JPS6333175B2 - - Google Patents
Info
- Publication number
- JPS6333175B2 JPS6333175B2 JP54137140A JP13714079A JPS6333175B2 JP S6333175 B2 JPS6333175 B2 JP S6333175B2 JP 54137140 A JP54137140 A JP 54137140A JP 13714079 A JP13714079 A JP 13714079A JP S6333175 B2 JPS6333175 B2 JP S6333175B2
- Authority
- JP
- Japan
- Prior art keywords
- operand
- data
- accumulator
- arithmetic
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Description
この発明は、プログラマブルな演算処理装置に
関する。 加減乗除を行う演算処理装置は、第１図に示す
如く、演算部（CPU）１、記憶部（メモリ）２
及び入出力部（Ｉ／Ｑ）３を有しており、演算部
（CPU）の算術演算処理部は、従来は、第２図に
示すように構成されていた。同図において、４は
算術論理部（ALU）、５は累算器（ACC）であ
る。算術論理部（ALU）４における演算項７及
び被演算項６に対しては夫々ソース８及び累算器
５が固定されており、常に、累算器５に記憶され
ているデータを被演算項とし、ソース８のデータ
を演算項として加算、減算、乗算及び除算の四則
演算が行われていた。第３図は下記式の如き四則
演算を実行させる為に、プログラム領域とデータ
領域を持つ記憶部２のプログラム領域に書込まれ
たプログラム（演算手順）である。 n1−（n2＋n3）／（n4＋n5） …… 第３図において、Ｌはロード命令、→はストア
命令、＋，−，÷は夫々加算命令、減算命令、除算
命令、M1，M2，M3は記憶部２の前記データ領
域における一時記憶部を示し、ストア命令により
累算器５の内容を一時格納する。n1〜n5はソース
８のアドレス或いは定数を示している。このプロ
グラムから明らかなように、除算を実行させるに
当つては、演算ステツプ〔＋n5〕の演算結果を一
旦一時記憶部M2に退避させ、一時記憶部M1に格
納されていたデータ“ｎ”2＋“ｎ”3をロード命令
Ｌを与えて累算器５に読込む。減算の場合にも、
演算ステツプ〔÷M2〕が終るとその結果を一時
記憶部M3に一旦格納しロード命令Ｌによりソー
ス８からデータ“ｎ”1を累算器５に読込む。 このように従来の場合には、減算及び除算を実
行させるに当つては、累算器５のデータの一時記
憶部への退避そして再ロードといつた手順を要す
る為、演算が複雑になると、プログラムが冗長で
扱いにくゝなり、演算処理時間が長くなるという
欠点があつた。 この発明は、上記した従来の欠点を除去する為
になされたもので、選択回路を設け、被演算項と
演算項に対して累算器とソースを置換することが
できる構成とすることにより、従来に比してプロ
グラムが単純化され、演算処理時間を大幅に短縮
することが可能なプログラム内蔵型の演算処理装
置を提供することを目的とする。 以下、この発明の一実施例を図について説明す
る。 第４図において、９は選択回路であつて、累算
器５と算術論理部４の被演算項６との間に設けら
れたゲート回路１０及び１１と、ソース８と演算
項７との間に設けられたゲート回路１２及び１３
を備えている。ゲート回路１０と１２は制御指令
Ｃとして通常論理指令〔１〕を受けた時にゲート
し、ゲート回路１１と１３は逆論理指令
関する。 加減乗除を行う演算処理装置は、第１図に示す
如く、演算部（CPU）１、記憶部（メモリ）２
及び入出力部（Ｉ／Ｑ）３を有しており、演算部
（CPU）の算術演算処理部は、従来は、第２図に
示すように構成されていた。同図において、４は
算術論理部（ALU）、５は累算器（ACC）であ
る。算術論理部（ALU）４における演算項７及
び被演算項６に対しては夫々ソース８及び累算器
５が固定されており、常に、累算器５に記憶され
ているデータを被演算項とし、ソース８のデータ
を演算項として加算、減算、乗算及び除算の四則
演算が行われていた。第３図は下記式の如き四則
演算を実行させる為に、プログラム領域とデータ
領域を持つ記憶部２のプログラム領域に書込まれ
たプログラム（演算手順）である。 n1−（n2＋n3）／（n4＋n5） …… 第３図において、Ｌはロード命令、→はストア
命令、＋，−，÷は夫々加算命令、減算命令、除算
命令、M1，M2，M3は記憶部２の前記データ領
域における一時記憶部を示し、ストア命令により
累算器５の内容を一時格納する。n1〜n5はソース
８のアドレス或いは定数を示している。このプロ
グラムから明らかなように、除算を実行させるに
当つては、演算ステツプ〔＋n5〕の演算結果を一
旦一時記憶部M2に退避させ、一時記憶部M1に格
納されていたデータ“ｎ”2＋“ｎ”3をロード命令
Ｌを与えて累算器５に読込む。減算の場合にも、
演算ステツプ〔÷M2〕が終るとその結果を一時
記憶部M3に一旦格納しロード命令Ｌによりソー
ス８からデータ“ｎ”1を累算器５に読込む。 このように従来の場合には、減算及び除算を実
行させるに当つては、累算器５のデータの一時記
憶部への退避そして再ロードといつた手順を要す
る為、演算が複雑になると、プログラムが冗長で
扱いにくゝなり、演算処理時間が長くなるという
欠点があつた。 この発明は、上記した従来の欠点を除去する為
になされたもので、選択回路を設け、被演算項と
演算項に対して累算器とソースを置換することが
できる構成とすることにより、従来に比してプロ
グラムが単純化され、演算処理時間を大幅に短縮
することが可能なプログラム内蔵型の演算処理装
置を提供することを目的とする。 以下、この発明の一実施例を図について説明す
る。 第４図において、９は選択回路であつて、累算
器５と算術論理部４の被演算項６との間に設けら
れたゲート回路１０及び１１と、ソース８と演算
項７との間に設けられたゲート回路１２及び１３
を備えている。ゲート回路１０と１２は制御指令
Ｃとして通常論理指令〔１〕を受けた時にゲート
し、ゲート回路１１と１３は逆論理指令
〔０〕が
入力された時にゲートする構成となつており、
夫々が所要ビツト数に相当するゲート素子を備え
ている。 この構成においては、加算及び乗算を行わせる
場合には、制御指令Ｃが通常論理指令〔１〕であ
つても、逆論理指令
入力された時にゲートする構成となつており、
夫々が所要ビツト数に相当するゲート素子を備え
ている。 この構成においては、加算及び乗算を行わせる
場合には、制御指令Ｃが通常論理指令〔１〕であ
つても、逆論理指令
〔０〕であつても演算結果は
同じであるが、減算及び除算の場合には、通常論
理指令〔１〕と逆論理指令
同じであるが、減算及び除算の場合には、通常論
理指令〔１〕と逆論理指令
〔０〕のいずれを選ぶ
かによつて、演算項７及び被演算項６に読込まれ
るデータがソース８又は累算器５のいずれか一方
からのデータとなるから演算結果が全く異なつた
ものとなる。従つて、(1)式の演算においては、減
算及び除算を行わせる場合に逆論理指令
かによつて、演算項７及び被演算項６に読込まれ
るデータがソース８又は累算器５のいずれか一方
からのデータとなるから演算結果が全く異なつた
ものとなる。従つて、(1)式の演算においては、減
算及び除算を行わせる場合に逆論理指令
〔０〕を
選び、（−）命令及び（÷）命令の逆論理を取る、
下記内容の命令及び命令を与える。 ……ACC−Ｓ （−）……Ｓ−ACC ……Ｓ／ACC （÷）……ACC／Ｓ 従つて、第３図のプログラムのうち一時記憶部
M2への格納→M2及び一時記憶部M1からの再ロ
ードＬ M1、演算ステツプを省き、演算ステツ
プ M1を与えることによつて直接に（n2＋
n3）／（n4＋n5）を演算させることができ、続い
て演算ステツプ n1を与えて直接にn1―（n2＋
n3）／（n4＋n5）を演算させることができ、演算
ステツプ→ M3，Ｌ n1を省くことができるの
で、プログラムは第５図に示す如く単純化され
る。 なお、上記実施例は、算術演算を行う場合につ
いて説明したが、論理演算を行う場合に実施して
同様の効果を得ることができる。 以上の如く、この発明によれば、累算器及びソ
ースと、被演算項及び演算項との間に選択回路を
設けたことにより、累算器及びソースが夫々被演
算項及び演算項に対して固定されず、累算器及び
ソースのデータを、必要に応じて、夫々被演算項
及び演算項或いは夫々演算項及び被演算項に読込
むことができるから、演算結果の累算器からの一
時退避格納そして格納先からの再ロードといつた
演算ステツプが不要となり、従来に比して、プロ
グラムが単純化され、演算処理速度を大幅に高め
ることができる。
選び、（−）命令及び（÷）命令の逆論理を取る、
下記内容の命令及び命令を与える。 ……ACC−Ｓ （−）……Ｓ−ACC ……Ｓ／ACC （÷）……ACC／Ｓ 従つて、第３図のプログラムのうち一時記憶部
M2への格納→M2及び一時記憶部M1からの再ロ
ードＬ M1、演算ステツプを省き、演算ステツ
プ M1を与えることによつて直接に（n2＋
n3）／（n4＋n5）を演算させることができ、続い
て演算ステツプ n1を与えて直接にn1―（n2＋
n3）／（n4＋n5）を演算させることができ、演算
ステツプ→ M3，Ｌ n1を省くことができるの
で、プログラムは第５図に示す如く単純化され
る。 なお、上記実施例は、算術演算を行う場合につ
いて説明したが、論理演算を行う場合に実施して
同様の効果を得ることができる。 以上の如く、この発明によれば、累算器及びソ
ースと、被演算項及び演算項との間に選択回路を
設けたことにより、累算器及びソースが夫々被演
算項及び演算項に対して固定されず、累算器及び
ソースのデータを、必要に応じて、夫々被演算項
及び演算項或いは夫々演算項及び被演算項に読込
むことができるから、演算結果の累算器からの一
時退避格納そして格納先からの再ロードといつた
演算ステツプが不要となり、従来に比して、プロ
グラムが単純化され、演算処理速度を大幅に高め
ることができる。
第１図は従来の演算処理装置のブロツク図、第
２図は演算処理装置の従来の演算処理部の構成
図、第３図は上記演算処理部のプログラムを示す
図、第４図はこの発明による演算処理装置の演算
処理部の一実施例を示す構成図及び第５図は上記
実施例に与えられるプログラムを示す図である。 図において、５……累算器、６……被演算項、
７……演算項、８……ソース、９……選択回路、
１０〜１３……ゲート回路。なお、図中、同一符
号は同一又は相当部分を示す。
２図は演算処理装置の従来の演算処理部の構成
図、第３図は上記演算処理部のプログラムを示す
図、第４図はこの発明による演算処理装置の演算
処理部の一実施例を示す構成図及び第５図は上記
実施例に与えられるプログラムを示す図である。 図において、５……累算器、６……被演算項、
７……演算項、８……ソース、９……選択回路、
１０〜１３……ゲート回路。なお、図中、同一符
号は同一又は相当部分を示す。
Claims (1)
- １ 制御指令により累算器からのデータとソース
からのデータを夫々演算器の演算項入力部と被演
算項入力部に入力するゲート回路を備えるプログ
ラム内蔵型の演算処理装置であつて、上記ゲート
回路は第１の制御指令によつて、累算器からデー
タを被演算項入力部に入力し且つソースからのデ
ータを演算項入力部に入力し、第２の制御指令に
よつて、累算器からのデータを演算項入力部に入
力し且つソースからのデータを被演算項入力部に
入力し、上記第１、第２の制御指令は演算命令の
種類に応じて選択されることを特徴とするプログ
ラム内蔵型の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13714079A JPS5660949A (en) | 1979-10-23 | 1979-10-23 | Arithmetic processor of program storing type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13714079A JPS5660949A (en) | 1979-10-23 | 1979-10-23 | Arithmetic processor of program storing type |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5660949A JPS5660949A (en) | 1981-05-26 |
| JPS6333175B2 true JPS6333175B2 (ja) | 1988-07-04 |
Family
ID=15191747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13714079A Granted JPS5660949A (en) | 1979-10-23 | 1979-10-23 | Arithmetic processor of program storing type |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5660949A (ja) |
-
1979
- 1979-10-23 JP JP13714079A patent/JPS5660949A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5660949A (en) | 1981-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5995660A (ja) | デ−タ処理装置 | |
| JPS6137654B2 (ja) | ||
| JPS6333175B2 (ja) | ||
| JPS6148174B2 (ja) | ||
| JPS63111535A (ja) | デ−タ処理装置 | |
| JPH0233173B2 (ja) | ||
| JPS6226730B2 (ja) | ||
| JPS60237503A (ja) | シ−ケンスコントロ−ラの高速処理方式 | |
| JPS5838815B2 (ja) | 情報処理装置 | |
| JP3088956B2 (ja) | 演算装置 | |
| JPH082727Y2 (ja) | プログラマブルシ−ケンサ | |
| JP2982129B2 (ja) | マイクロプログラム制御装置 | |
| JPS59223846A (ja) | 演算処理装置 | |
| JPS6028014B2 (ja) | マイクロプロセツサ | |
| JPH0234058B2 (ja) | ||
| JPS6129940A (ja) | 演算装置 | |
| JPS60225253A (ja) | 情報処理装置 | |
| JPS6111493B2 (ja) | ||
| JPS6126693B2 (ja) | ||
| JPS58155587A (ja) | 処理装置 | |
| JPS60114937A (ja) | マイクロプログラム処理装置 | |
| JPS6113612B2 (ja) | ||
| JPH0319570B2 (ja) | ||
| JPH0241522A (ja) | 関数演算処理装置 | |
| JPS6230649B2 (ja) |