JPH05108540A - 入出力処理装置 - Google Patents
入出力処理装置Info
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- JPH05108540A JPH05108540A JP27277691A JP27277691A JPH05108540A JP H05108540 A JPH05108540 A JP H05108540A JP 27277691 A JP27277691 A JP 27277691A JP 27277691 A JP27277691 A JP 27277691A JP H05108540 A JPH05108540 A JP H05108540A
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Abstract
(57)【要約】
【目的】 チャネルプログラムによるデータ転送の中断
時間を短縮する。 【構成】 入出力処理装置１０において、データチェイ
ニングしているチャネルコマンドを実行する場合、第一
アドレスカウント部１１には最初のチャネルコマンドの
データアドレスを設定し、第二アドレスカウント部１２
には次のデータアドレスを設定しておき、データ転送を
起動する。データ転送が進み、カウント部１１の値が零
になったとき、チャネル装置２０内にあるフラグ２１は
セットされ、カウント部１２のデータアドレスをカウン
ト部１１が取り込み、フラグ２１のセットを解除する。
カウント部１１への転送が終わったとき、チャネル装置
２０内にあるフラグ２２はセットされ、次のデータアド
レスがカウント部１２へセットされたらフラグ２２は解
除される。このフラグ２１，２２の状態により、割込み
発生回路２３は、割り込み優先順位を変換させてプロセ
ッサ１３に与える。
時間を短縮する。 【構成】 入出力処理装置１０において、データチェイ
ニングしているチャネルコマンドを実行する場合、第一
アドレスカウント部１１には最初のチャネルコマンドの
データアドレスを設定し、第二アドレスカウント部１２
には次のデータアドレスを設定しておき、データ転送を
起動する。データ転送が進み、カウント部１１の値が零
になったとき、チャネル装置２０内にあるフラグ２１は
セットされ、カウント部１２のデータアドレスをカウン
ト部１１が取り込み、フラグ２１のセットを解除する。
カウント部１１への転送が終わったとき、チャネル装置
２０内にあるフラグ２２はセットされ、次のデータアド
レスがカウント部１２へセットされたらフラグ２２は解
除される。このフラグ２１，２２の状態により、割込み
発生回路２３は、割り込み優先順位を変換させてプロセ
ッサ１３に与える。
Description
【０００１】
【産業上の利用分野】本発明は、チャネルプログラムに
従ってマイクロプログラムによりデータ転送制御する入
出力処理装置に係り、特にデータ転送の中断を入出力装
置内のマイクロプログラムへ割り込むことで通知する入
出力処理装置に関する。
従ってマイクロプログラムによりデータ転送制御する入
出力処理装置に係り、特にデータ転送の中断を入出力装
置内のマイクロプログラムへ割り込むことで通知する入
出力処理装置に関する。
【０００２】
【従来の技術】この種の入出力処理装置は、周知のとお
り、データの転送を制御する入出力装置およびチャネル
装置を有している。この入出力処理装置内蔵の入出力装
置には、データ転送用アドレスカウント情報を格納する
アドレスカウント部が一つ設けられている。そして、入
出力処理装置が、データチェイニング動作を実行した場
合であって、１チャネルコマンドアレイのカウントがつ
きたときに、実行中のマイクロプログラムへ割り込みを
かけることが実行されていた。この割り込みがかかる
と、入出力処理装置は、割り込む先の処理の中で次のア
レイのアドレスカウント情報をアドレスカウント部にセ
ットしていた。したがって、従来の入出力処理装置の場
合、次のアドレスカウント情報がアドレスカウント部に
セットされるまでデータ転送の中断を余儀なくされ、場
合によっては入出力動作性能に影響を与えることがあっ
た。
り、データの転送を制御する入出力装置およびチャネル
装置を有している。この入出力処理装置内蔵の入出力装
置には、データ転送用アドレスカウント情報を格納する
アドレスカウント部が一つ設けられている。そして、入
出力処理装置が、データチェイニング動作を実行した場
合であって、１チャネルコマンドアレイのカウントがつ
きたときに、実行中のマイクロプログラムへ割り込みを
かけることが実行されていた。この割り込みがかかる
と、入出力処理装置は、割り込む先の処理の中で次のア
レイのアドレスカウント情報をアドレスカウント部にセ
ットしていた。したがって、従来の入出力処理装置の場
合、次のアドレスカウント情報がアドレスカウント部に
セットされるまでデータ転送の中断を余儀なくされ、場
合によっては入出力動作性能に影響を与えることがあっ
た。
【０００３】そこで、二つのアドレスカウント部を設け
た入出力処理装置が開発された。この入出力処理装置に
は第一アドレスカウント部と第二アドレスカウント部と
が設けられており、第二アドレスカウント部に予め次の
アドレスカウント情報をセットしておき、第一アドレス
カウント部のカウントが零になったときに、第二アドレ
スカウント部にセットされているデータを第一アドレス
カウント部へ送るようにしてある。このような入出力処
理装置によれば、データ転送が中断されることなく続行
できると同時に、マイクロプログラムへ割り込みと、次
のデータを第二アドレスカウント部にセットすることと
が可能となる。
た入出力処理装置が開発された。この入出力処理装置に
は第一アドレスカウント部と第二アドレスカウント部と
が設けられており、第二アドレスカウント部に予め次の
アドレスカウント情報をセットしておき、第一アドレス
カウント部のカウントが零になったときに、第二アドレ
スカウント部にセットされているデータを第一アドレス
カウント部へ送るようにしてある。このような入出力処
理装置によれば、データ転送が中断されることなく続行
できると同時に、マイクロプログラムへ割り込みと、次
のデータを第二アドレスカウント部にセットすることと
が可能となる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記入
出力処理装置の場合、第一アドレスカウント部のカウン
トが零になったときでも、第二アドレスカウントへのア
ドレスカウント情報のセットが終了していない場合があ
った。このような状態にあって、入出力処理装置に内蔵
するチャネル装置がプロセッサへ同一の割り込みを要求
していることから、データ転送が長く中断され、ディス
ク装置のオーバーランなどが発生し、システム性能への
影響がかなりでてしまうことがあった。
出力処理装置の場合、第一アドレスカウント部のカウン
トが零になったときでも、第二アドレスカウントへのア
ドレスカウント情報のセットが終了していない場合があ
った。このような状態にあって、入出力処理装置に内蔵
するチャネル装置がプロセッサへ同一の割り込みを要求
していることから、データ転送が長く中断され、ディス
ク装置のオーバーランなどが発生し、システム性能への
影響がかなりでてしまうことがあった。
【０００５】本発明は、上述した問題点を解消し、チャ
ネルプログラムによるデータ転送の中断時間を短縮して
なる入出力処理装置を提供することを目的とする。
ネルプログラムによるデータ転送の中断時間を短縮して
なる入出力処理装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明による入出力処理装置は、チャ
ネルプログラムに従ってマイクロプログラムによりデー
タ転送を制御する入出力装置およびチャンネル装置を有
する入出力処理装置において、入出力処理装置は、デー
タ転送のアドレスカウントを格納する第一のアドレスカ
ウント部と、アドレスカウント部のカウントが零になっ
たとき、第一アドレスカウント部に送るべき次のデータ
を持つ第二のアドレスカウント部とから構成し、チャン
ネル装置は、第一アドレスカウント部のカウントが零で
あることを表示する第一表示手段と、第二アドレスカウ
ント部にデータがセットされていないことを表示する第
二表示手段と、二つの表示手段の組み合わせにより、通
常の優先順位と、より高い優先順位とを決定し、プロセ
ッサへの割り込み要求を発生させる割込み発生手段とで
構成したものである。
に、請求項１記載の発明による入出力処理装置は、チャ
ネルプログラムに従ってマイクロプログラムによりデー
タ転送を制御する入出力装置およびチャンネル装置を有
する入出力処理装置において、入出力処理装置は、デー
タ転送のアドレスカウントを格納する第一のアドレスカ
ウント部と、アドレスカウント部のカウントが零になっ
たとき、第一アドレスカウント部に送るべき次のデータ
を持つ第二のアドレスカウント部とから構成し、チャン
ネル装置は、第一アドレスカウント部のカウントが零で
あることを表示する第一表示手段と、第二アドレスカウ
ント部にデータがセットされていないことを表示する第
二表示手段と、二つの表示手段の組み合わせにより、通
常の優先順位と、より高い優先順位とを決定し、プロセ
ッサへの割り込み要求を発生させる割込み発生手段とで
構成したものである。
【０００７】ここで、第一アドレスカウント部は、デー
タ転送毎の残余バイト数を示すカウントレジスタと、デ
ータ転送する都度、カウントレジスタの残余バイト数を
減算する減算器と、減算器の減算結果からカウントレジ
スタの値が零のときにチャンネル装置の第一表示手段に
表示させる判定回路とから構成すればよい。
タ転送毎の残余バイト数を示すカウントレジスタと、デ
ータ転送する都度、カウントレジスタの残余バイト数を
減算する減算器と、減算器の減算結果からカウントレジ
スタの値が零のときにチャンネル装置の第一表示手段に
表示させる判定回路とから構成すればよい。
【０００８】請求項３記載の発明による入出力処理装置
は、チャネルプログラムに従ってマイクロプログラムに
よりデータ転送を制御する入出力装置およびチャンネル
装置を有する入出力処理装置において、入出力処理装置
は、データ転送のアドレスカウントを格納する第一のア
ドレスカウント部と、アドレスカウント部のカウントが
零になったとき、第一アドレスカウント部に送るべき次
のデータを持つ第二のアドレスカウント部とで構成し、
チャンネル装置は、第一アドレスカウント部のカウント
が零であることを表示する第一表示手段と、第二アドレ
スカウント部にデータがセットされていないことを表示
する第二表示手段と、二つの表示手段からの表示により
プロセッサへの割り込み要求を発生させる割込み発生手
段と、上記二つの表示手段の組み合わせにより、複数の
割り込みアドレスを発生させ、チャネル装置への割り込
み要求を発生させるパラメータ発生手段とで構成したも
のである。
は、チャネルプログラムに従ってマイクロプログラムに
よりデータ転送を制御する入出力装置およびチャンネル
装置を有する入出力処理装置において、入出力処理装置
は、データ転送のアドレスカウントを格納する第一のア
ドレスカウント部と、アドレスカウント部のカウントが
零になったとき、第一アドレスカウント部に送るべき次
のデータを持つ第二のアドレスカウント部とで構成し、
チャンネル装置は、第一アドレスカウント部のカウント
が零であることを表示する第一表示手段と、第二アドレ
スカウント部にデータがセットされていないことを表示
する第二表示手段と、二つの表示手段からの表示により
プロセッサへの割り込み要求を発生させる割込み発生手
段と、上記二つの表示手段の組み合わせにより、複数の
割り込みアドレスを発生させ、チャネル装置への割り込
み要求を発生させるパラメータ発生手段とで構成したも
のである。
【０００９】本発明では、二重化したアドレスカウント
部に転送すべきデータの蓄えがなくなったとき、それを
二重化した表示手段に表示し、その表示の状態の組み合
わせにより、判定回路により通常の優先順位か、より高
い優先順位かを決定でき、その決定に応じたプロセッサ
への割り込を発生させることができる。これにより、プ
ロセッサは、割り込み順位に応じてマイクロプログラム
による処理を行うことができるので、処理時間を短縮す
ることができる。
部に転送すべきデータの蓄えがなくなったとき、それを
二重化した表示手段に表示し、その表示の状態の組み合
わせにより、判定回路により通常の優先順位か、より高
い優先順位かを決定でき、その決定に応じたプロセッサ
への割り込を発生させることができる。これにより、プ
ロセッサは、割り込み順位に応じてマイクロプログラム
による処理を行うことができるので、処理時間を短縮す
ることができる。
【００１０】また、他の発明では、二重化した表示手段
の表示に応じて、パラメータ発生手段により固有の割り
込みアドレスを発生することができることになる。これ
により、割り込みレベルが単一のプロセッサであって
も、固有の割り込みアドレスに応じて処理順位を判定し
てマイクロプログラムによる処理を行うことができるの
で、マイクロプログラムによる処理を短縮することがで
きる。
の表示に応じて、パラメータ発生手段により固有の割り
込みアドレスを発生することができることになる。これ
により、割り込みレベルが単一のプロセッサであって
も、固有の割り込みアドレスに応じて処理順位を判定し
てマイクロプログラムによる処理を行うことができるの
で、マイクロプログラムによる処理を短縮することがで
きる。
【００１１】
【実施例】次に、本発明について図示の実施例を参照し
て説明する。
て説明する。
【００１２】図１は、本発明に係る入出力処理装置の実
施例を示すブロック図である。
施例を示すブロック図である。
【００１３】図１に示す入出力処理装置１は、上位処理
装置３と周辺制御装置５との間に設けられており、チャ
ネルプログラムに従ってマイクロプログラムによりデー
タ転送制御する。この入出力処理装置１は、入出力処理
装置１０と、チャネル装置２０とからなる。
装置３と周辺制御装置５との間に設けられており、チャ
ネルプログラムに従ってマイクロプログラムによりデー
タ転送制御する。この入出力処理装置１は、入出力処理
装置１０と、チャネル装置２０とからなる。
【００１４】ここで、入出力処理装置１０は、データ転
送アドレスおよびカウントを格納する第一アドレスカウ
ント部１１と、データ転送アドレスおよびカウントを格
納する第二アドレスカウント部１２と、マイクロプログ
ラムで動作し複数の割り込みレベルを有するプロセッサ
１３とからなる。チャネル装置２０は、第一アドレスカ
ウント部１１のカウントが零であるときにセットされ、
これを表示する第一表示手段としてのフラグ２１と、第
二アドレスカウント部１２にデータがセットされていな
いときセットされ、第二アドレスカウント部１２にデー
タが無いことを表示する第二表示手段としてのフラグ２
２と、この二つのフラグ２１，２２の状態により、割り
込みの優先順位を変換させる割込み発生回路２３とから
なる。この割込み発生回路２３からの割り込み信号ＩＮ
Ｔは、入出力処理装置１０のプロセッサ１３に入力され
る。
送アドレスおよびカウントを格納する第一アドレスカウ
ント部１１と、データ転送アドレスおよびカウントを格
納する第二アドレスカウント部１２と、マイクロプログ
ラムで動作し複数の割り込みレベルを有するプロセッサ
１３とからなる。チャネル装置２０は、第一アドレスカ
ウント部１１のカウントが零であるときにセットされ、
これを表示する第一表示手段としてのフラグ２１と、第
二アドレスカウント部１２にデータがセットされていな
いときセットされ、第二アドレスカウント部１２にデー
タが無いことを表示する第二表示手段としてのフラグ２
２と、この二つのフラグ２１，２２の状態により、割り
込みの優先順位を変換させる割込み発生回路２３とから
なる。この割込み発生回路２３からの割り込み信号ＩＮ
Ｔは、入出力処理装置１０のプロセッサ１３に入力され
る。
【００１５】図２は、アドレスカウント部の詳細を示す
ブロック図である。
ブロック図である。
【００１６】図２では、第一アドレスカウント部１１に
は、データアドレス部１１１と、加算器１１２と、カウ
ントレジスタ１１３と、減算器１１４と、判定回路１１
５とからなる。ここで、データアドレス部１１１は、転
送毎のデータアドレスを格納する。加算器１１２は、デ
ータアドレス部１１１の値の更新を行う。カウントレジ
スタ１１３は、転送毎の残余バイト数を示すレジスタで
ある。減算器１１４は、カウントレジスタ１１３の更新
を行う。また、判定回路１１５は、カウントレジスタ１
１３がオール零かどうかの判定をし、その判定結果をフ
ラグ２１にセットする。
は、データアドレス部１１１と、加算器１１２と、カウ
ントレジスタ１１３と、減算器１１４と、判定回路１１
５とからなる。ここで、データアドレス部１１１は、転
送毎のデータアドレスを格納する。加算器１１２は、デ
ータアドレス部１１１の値の更新を行う。カウントレジ
スタ１１３は、転送毎の残余バイト数を示すレジスタで
ある。減算器１１４は、カウントレジスタ１１３の更新
を行う。また、判定回路１１５は、カウントレジスタ１
１３がオール零かどうかの判定をし、その判定結果をフ
ラグ２１にセットする。
【００１７】第二アドレスカウント部１２には、データ
アドレス部１２１と、カウントレジスタ１２２と、判定
回路１２３とからなる。ここで、データアドレス部１２
１は、データアドレス部１１１に次に送るべきデータを
格納する。カウントレジスタ１２２は、カウントレジス
タ１１３に次に送るべきデータを格納する。判定回路１
２３は、データアドレス部１２１およびカウントレジス
タ１２２のデータを基にアドレスカウント部１２にデー
タがセットされているかを判定し、その判定結果をフラ
グ２２にセットする。
アドレス部１２１と、カウントレジスタ１２２と、判定
回路１２３とからなる。ここで、データアドレス部１２
１は、データアドレス部１１１に次に送るべきデータを
格納する。カウントレジスタ１２２は、カウントレジス
タ１１３に次に送るべきデータを格納する。判定回路１
２３は、データアドレス部１２１およびカウントレジス
タ１２２のデータを基にアドレスカウント部１２にデー
タがセットされているかを判定し、その判定結果をフラ
グ２２にセットする。
【００１８】次に、上述した実施例の作用を説明する。
【００１９】データチェイニングしているチャネルプロ
グラムを実行する場合、第一アドレスカウント部１１で
は、最初のチャネルコマンドのデータアドレスをデータ
アドレス部１１１に、最初のチャネルコマンドのカウン
トをカウントレジスタ１１３にそれぞれ設定する。ま
た、第二アドレスカウント部１２では、次のチャネルコ
マンドのデータアドレスをデータアドレス部１２１に、
次のチャネルコマンドのカウントをカウントレジスタ１
２２にそれぞれ設定する。
グラムを実行する場合、第一アドレスカウント部１１で
は、最初のチャネルコマンドのデータアドレスをデータ
アドレス部１１１に、最初のチャネルコマンドのカウン
トをカウントレジスタ１１３にそれぞれ設定する。ま
た、第二アドレスカウント部１２では、次のチャネルコ
マンドのデータアドレスをデータアドレス部１２１に、
次のチャネルコマンドのカウントをカウントレジスタ１
２２にそれぞれ設定する。
【００２０】この設定が終了した時点で、データ転送を
起動する。データ転送が進むと、第一アドレスカウント
部１１では、カウントレジスタ１１３を値を減算器１１
４で更新し、カウントレジスタ１１３のカウント値が零
になったことを判定回路１１５により判定したときに、
チャネル装置２０のフラグ２１はセットされる。フラグ
２１がセットされたことを割込み発生回路２３は受け
る。割込み発生回路２３は、フラグ２２がセットされて
いなければ、通常の割り込み要求信号をプロセッサ１３
へ発生させる。
起動する。データ転送が進むと、第一アドレスカウント
部１１では、カウントレジスタ１１３を値を減算器１１
４で更新し、カウントレジスタ１１３のカウント値が零
になったことを判定回路１１５により判定したときに、
チャネル装置２０のフラグ２１はセットされる。フラグ
２１がセットされたことを割込み発生回路２３は受け
る。割込み発生回路２３は、フラグ２２がセットされて
いなければ、通常の割り込み要求信号をプロセッサ１３
へ発生させる。
【００２１】また、フラグ２１がセットされたことによ
り、第二アドレスカウント部１２のデータを第一アドレ
スカウント部１１が取り込み、フラグ２１のセットは解
除される。第二アドレスカウント部１２から第一アドレ
スカウント部１１への転送が終わったとき、チャネル装
置２０にあるフラグ２２はセットされる。これにより、
プロセッサ１３は他の処理を終え、受付可能になりしだ
い、その割り込みを受付けて、その次に第一アドレスカ
ウント部１１へ転送されるべきアドレスカウントデータ
を第二アドレスカウント部１２にセットが終了すると、
フラグ２２のセットは解除される。
り、第二アドレスカウント部１２のデータを第一アドレ
スカウント部１１が取り込み、フラグ２１のセットは解
除される。第二アドレスカウント部１２から第一アドレ
スカウント部１１への転送が終わったとき、チャネル装
置２０にあるフラグ２２はセットされる。これにより、
プロセッサ１３は他の処理を終え、受付可能になりしだ
い、その割り込みを受付けて、その次に第一アドレスカ
ウント部１１へ転送されるべきアドレスカウントデータ
を第二アドレスカウント部１２にセットが終了すると、
フラグ２２のセットは解除される。
【００２２】上記フラグ２１およびフラグ２２の両方の
フラグが同時にセットされているとき、すなわち第一ア
ドレスカウント部１１のカウントが零になっているが、
第二アドレスカウント部１２にデータがセットされてい
ないときは、割込み発生回路２３は転出する優先順位を
通常の優先順位よりも高いものへ変換し、その変換した
優先順位をプロセッサ１３に送る。プロセッサ１３は、
他の処理よりも優先してこの割り込み処理を実行する。
フラグが同時にセットされているとき、すなわち第一ア
ドレスカウント部１１のカウントが零になっているが、
第二アドレスカウント部１２にデータがセットされてい
ないときは、割込み発生回路２３は転出する優先順位を
通常の優先順位よりも高いものへ変換し、その変換した
優先順位をプロセッサ１３に送る。プロセッサ１３は、
他の処理よりも優先してこの割り込み処理を実行する。
【００２３】このように動作してマイクロプログラムに
よる処理を短縮し、データ転送の中断時間を短くするこ
とができる。
よる処理を短縮し、データ転送の中断時間を短くするこ
とができる。
【００２４】図３は、本発明の他の実施例を示すブロッ
ク図である。
ク図である。
【００２５】図３に示す実施例において、図１の構成要
素と同一のものには同一の符号を付して説明する。
素と同一のものには同一の符号を付して説明する。
【００２６】図３に示す実施例では、プロセッサ１３が
単一の割り込みレベルしか持たないため、フラグ２１お
よびフラグ２２の状態に応じて複数を割込みアドレスＡ
ＤIN T を発生させるパラメータ発生回路２４を設けてい
る。このように、本実施例は、パラメータ発生回路２４
を設け、そのパラメータ発生回路２４の出力をプロセッ
サ１３に供給できるようにしたことを除けば、図１の構
成と全く同一であるので構成の説明を省略する。
単一の割り込みレベルしか持たないため、フラグ２１お
よびフラグ２２の状態に応じて複数を割込みアドレスＡ
ＤIN T を発生させるパラメータ発生回路２４を設けてい
る。このように、本実施例は、パラメータ発生回路２４
を設け、そのパラメータ発生回路２４の出力をプロセッ
サ１３に供給できるようにしたことを除けば、図１の構
成と全く同一であるので構成の説明を省略する。
【００２７】この実施例では、パラメータ発生回路２４
は、フラグ２１およびフラグ２２の両方のフラグの表示
状態により、複数の割込みアドレスＡＤINT を発生す
る。このアドレスＡＤINT は、プロセッサ１３に供給さ
れる。
は、フラグ２１およびフラグ２２の両方のフラグの表示
状態により、複数の割込みアドレスＡＤINT を発生す
る。このアドレスＡＤINT は、プロセッサ１３に供給さ
れる。
【００２８】ここで、上記と同様に、フラグ２１とフラ
グ２２の両方が同時にセットされているときは、パラメ
ータ発生回路２４は、通常の割込みアドレスとは異なる
固有の割込みアドレスＡＤINT を発生し、これをプロセ
ッサ１３に与える。これにより、プロセッサ１３では、
マイクロプログラムによる割り込みアドレスの種類の検
索をしなくてすみ、マイクロプログラムの処理時間が短
縮する。なお、割込み発生回路２３は、フラグ２１，２
２のセットにより、割込み信号ＩＮＴを発生する。
グ２２の両方が同時にセットされているときは、パラメ
ータ発生回路２４は、通常の割込みアドレスとは異なる
固有の割込みアドレスＡＤINT を発生し、これをプロセ
ッサ１３に与える。これにより、プロセッサ１３では、
マイクロプログラムによる割り込みアドレスの種類の検
索をしなくてすみ、マイクロプログラムの処理時間が短
縮する。なお、割込み発生回路２３は、フラグ２１，２
２のセットにより、割込み信号ＩＮＴを発生する。
【００２９】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、二重化したアドレスカウント部に転送する
べきデータの蓄えがなくなったとき、高優先の割り込み
を発生することにより、マイクロプログラムによる処理
を短縮でき、データ転送の中断時間を短縮できる。
明によれば、二重化したアドレスカウント部に転送する
べきデータの蓄えがなくなったとき、高優先の割り込み
を発生することにより、マイクロプログラムによる処理
を短縮でき、データ転送の中断時間を短縮できる。
【００３０】また、請求項３記載の発明によれば、固有
の割り込みアドレスを発生することにより、割り込みレ
ベルが単一のプロセッサを有するものであっても、マイ
クロプログラムによる処理を短縮でき、データ転送の中
断時間を短縮できる。
の割り込みアドレスを発生することにより、割り込みレ
ベルが単一のプロセッサを有するものであっても、マイ
クロプログラムによる処理を短縮でき、データ転送の中
断時間を短縮できる。
【図１】本発明に係る入出力処理装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】本発明の実施例で使用するアドレスカウント部
の詳細構成を示すブロック図である。
の詳細構成を示すブロック図である。
【図３】本発明に係る入出力処理装置の他の実施例を示
すブロック図である。
すブロック図である。
１ 入出力処理装置 ３ 上位処理装置 ５ 周辺制御装置 １０ 入出力処理装置 １１ 第一アドレスカウント部 １２ 第二アドレスカウント部 １３ プロセッサ ２０ チャネル装置 ２１ フラグ（第一表示手段） ２２ フラグ（第二表示手段） ２３ 割込み発生回路 ２４ パラメータ発生回路 １１１ データアドレス部 １１２ 加算器 １１３ カウントレジスタ １１４ 減算器 １１５ 判定回路 １２１ データアドレス部 １２２ カウントレジスタ １２３ 判定回路
Claims (3)
- 【請求項１】 チャネルプログラムに従ってマイクロプ
ログラムによりデータ転送を制御する入出力装置および
チャンネル装置を有する入出力処理装置において、 前記入出力処理装置は、データ転送のアドレスカウント
を格納する第一のアドレスカウント部と、前記アドレス
カウント部のカウントが零になったとき、前記第一アド
レスカウント部に送るべき次のデータを持つ第二のアド
レスカウント部とで構成し、 前記チャンネル装置は、前記第一アドレスカウント部の
カウントが零であることを表示する第一表示手段と、前
記第二アドレスカウント部にデータがセットされていな
いことを表示する第二表示手段と、前記二つの表示手段
の組み合わせにより、通常の優先順位と、より高い優先
順位とを決定し、プロセッサへの割り込み要求を発生さ
せる割込み発生手段とで構成したことを特徴とする入出
力処理装置。 - 【請求項２】 前記第一アドレスカウント部は、データ
転送毎の残余バイト数を示すカウントレジスタと、デー
タ転送する都度、前記カウントレジスタの残余バイト数
を減算する減算器と、前記減算器の減算結果から前記カ
ウントレジスタの値が零のときに前記チャンネル装置の
第一表示手段に表示させる判定回路とからなることを特
徴とする請求項１記載の入出力処理装置。 - 【請求項３】 チャネルプログラムに従ってマイクロプ
ログラムによりデータ転送を制御する入出力装置および
チャンネル装置を有する入出力処理装置において、 前記入出力処理装置は、データ転送のアドレスカウント
を格納する第一のアドレスカウント部と、前記アドレス
カウント部のカウントが零になったとき、前記第一アド
レスカウント部に送るべき次のデータを持つ第二のアド
レスカウント部とで構成し、 前記チャンネル装置は、前記第一アドレスカウント部の
カウントが零であることを表示する第一表示手段と、前
記第二アドレスカウント部にデータがセットされていな
いことを表示する第二表示手段と、前記二つの表示手段
からの表示によりプロセッサへの割り込み要求を発生さ
せる割込み発生手段と、上記二つの表示手段の組み合わ
せにより、複数の割り込みアドレスを発生させ、チャネ
ル装置への割り込み要求を発生させるパラメータ発生手
段とで構成したことを特徴とする入出力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27277691A JPH05108540A (ja) | 1991-10-21 | 1991-10-21 | 入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27277691A JPH05108540A (ja) | 1991-10-21 | 1991-10-21 | 入出力処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108540A true JPH05108540A (ja) | 1993-04-30 |
Family
ID=17518591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27277691A Pending JPH05108540A (ja) | 1991-10-21 | 1991-10-21 | 入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001209608A (ja) * | 2000-01-24 | 2001-08-03 | Sony Corp | 信号処理システム、信号処理回路および復調装置 |
-
1991
- 1991-10-21 JP JP27277691A patent/JPH05108540A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001209608A (ja) * | 2000-01-24 | 2001-08-03 | Sony Corp | 信号処理システム、信号処理回路および復調装置 |
| JP4534288B2 (ja) * | 2000-01-24 | 2010-09-01 | ソニー株式会社 | 信号処理システム、信号処理回路および復調装置 |
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