JPH0869382A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0869382A JPH0869382A JP6203445A JP20344594A JPH0869382A JP H0869382 A JPH0869382 A JP H0869382A JP 6203445 A JP6203445 A JP 6203445A JP 20344594 A JP20344594 A JP 20344594A JP H0869382 A JPH0869382 A JP H0869382A
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- cpu
- central processing
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Abstract
(57)【要約】
【目的】 複数のＣＰＵが独立したプログラムを並列実
行する半導体装置において、本来各ＣＰＵが実行すべき
プログラムの処理速度を損なうことなく即時に割り込み
処理をする。 【構成】 独立したプログラムを並列実行する複数のＣ
ＰＵ１１〜１３を集積した半導体装置において、各ＣＰ
Ｕが自らのＣＰＵに対する割り込みを許可するか否かを
選択する割り込み許可フラグ１６と、各ＣＰＵに対する
他のＣＰＵからの割り込み要求の有無を表示する割り込
み要求フラグ１７，１８を備えた割り込み制御レジスタ
１４と、このレジスタ１４の書き込み値において、割り
込み許可フラグ１６が有効で、かつ他のＣＰＵからの割
り込み要求フラグ１７，１８のうち少なくとも１つが有
効であれば、割り込み処理を起動する割り込み制御手段
とを有する。
行する半導体装置において、本来各ＣＰＵが実行すべき
プログラムの処理速度を損なうことなく即時に割り込み
処理をする。 【構成】 独立したプログラムを並列実行する複数のＣ
ＰＵ１１〜１３を集積した半導体装置において、各ＣＰ
Ｕが自らのＣＰＵに対する割り込みを許可するか否かを
選択する割り込み許可フラグ１６と、各ＣＰＵに対する
他のＣＰＵからの割り込み要求の有無を表示する割り込
み要求フラグ１７，１８を備えた割り込み制御レジスタ
１４と、このレジスタ１４の書き込み値において、割り
込み許可フラグ１６が有効で、かつ他のＣＰＵからの割
り込み要求フラグ１７，１８のうち少なくとも１つが有
効であれば、割り込み処理を起動する割り込み制御手段
とを有する。
Description
【０００１】
【産業上の利用分野】本発明は独立したプログラムを並
列処理する複数の中央演算装置（以下ＣＰＵという）を
有し、任意のＣＰＵにソフトウエア割り込みをかけるた
めの割り込み制御手段を有する半導体装置に関するもの
である。
列処理する複数の中央演算装置（以下ＣＰＵという）を
有し、任意のＣＰＵにソフトウエア割り込みをかけるた
めの割り込み制御手段を有する半導体装置に関するもの
である。
【０００２】
【従来の技術】近年、半導体装置には複数のＣＰＵが内
蔵されるようになり複数のプログラムを並列実行するこ
とが可能となってきた。
蔵されるようになり複数のプログラムを並列実行するこ
とが可能となってきた。
【０００３】図３は従来の半導体装置のブロック図であ
り、１はＣＰＵ（ａ）、２はＣＰＵ（ｂ）、３はＣＰＵ
（ｃ）、４はデータバス、５はＲＡＭ、６はＲＡＭ５の
任意のアドレスに設定されＣＰＵ（ａ）１に対する割り
込み要求があることを示す割り込み要求フラグａ、７は
ＲＡＭ５の任意のアドレスに設定されＣＰＵ（ｂ）２に
対する割り込み要求があることを示す割り込み要求フラ
グｂ、８はＲＡＭ５の任意のアドレスに設定されＣＰＵ
（ｃ）３に対する割り込み要求があることを示す割り込
み要求フラグｃである。
り、１はＣＰＵ（ａ）、２はＣＰＵ（ｂ）、３はＣＰＵ
（ｃ）、４はデータバス、５はＲＡＭ、６はＲＡＭ５の
任意のアドレスに設定されＣＰＵ（ａ）１に対する割り
込み要求があることを示す割り込み要求フラグａ、７は
ＲＡＭ５の任意のアドレスに設定されＣＰＵ（ｂ）２に
対する割り込み要求があることを示す割り込み要求フラ
グｂ、８はＲＡＭ５の任意のアドレスに設定されＣＰＵ
（ｃ）３に対する割り込み要求があることを示す割り込
み要求フラグｃである。
【０００４】この割り込み回路において、時分割に並列
実行している各ＣＰＵにおいて、ＣＰＵ（ａ）１からＣ
ＰＵ（ｂ）２に対してソフトウエア割り込みをかける場
合、ＣＰＵ（ｂ）２は、割り込み受理が可能であれば、
その実行中のプログラムの中で定期的に割り込み要求フ
ラグｂ７が有効状態かどうかを、ＲＡＭ５のデータを読
み出すことにより確認する。ＣＰＵ（ａ）１は、そのプ
ログラムの中で必要なときに、ＣＰＵ（ｂ）２に対する
割り込み要求フラグｂ７を有効にする。ＣＰＵ（ｂ）２
が割り込み要求フラグｂ７を確認したときに割り込み要
求フラグｂ７が有効であれば、ＣＰＵ（ｂ）２は割り込
み処理を起動する。
実行している各ＣＰＵにおいて、ＣＰＵ（ａ）１からＣ
ＰＵ（ｂ）２に対してソフトウエア割り込みをかける場
合、ＣＰＵ（ｂ）２は、割り込み受理が可能であれば、
その実行中のプログラムの中で定期的に割り込み要求フ
ラグｂ７が有効状態かどうかを、ＲＡＭ５のデータを読
み出すことにより確認する。ＣＰＵ（ａ）１は、そのプ
ログラムの中で必要なときに、ＣＰＵ（ｂ）２に対する
割り込み要求フラグｂ７を有効にする。ＣＰＵ（ｂ）２
が割り込み要求フラグｂ７を確認したときに割り込み要
求フラグｂ７が有効であれば、ＣＰＵ（ｂ）２は割り込
み処理を起動する。
【０００５】なおこの例では、ＣＰＵ（ａ）１からＣＰ
Ｕ（ｂ）２への割り込み発生の動作を説明したが、任意
のどのＣＰＵからも、他のＣＰＵへ割り込みをかけるこ
とが可能である。
Ｕ（ｂ）２への割り込み発生の動作を説明したが、任意
のどのＣＰＵからも、他のＣＰＵへ割り込みをかけるこ
とが可能である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の構成において割り込み要求フラグを定期的に確認す
るためには、本来のプログラム中の数カ所に割り込み要
求フラグを確認する命令を記述しなければならない。こ
のためプログラムを実行すると、本来のプログラムの実
行動作を中断し、ＲＡＭデータの読み出しによる割り込
み要求フラグを確認のために一定の時間を費やすので、
プログラムの実行速度を落とす要因となっていた。この
ようにプログラムの実行速度が落ちると、ＣＰＵ間のデ
ータ受け渡しや、同期実行が効率的にできなくなるとい
う問題がある。
来の構成において割り込み要求フラグを定期的に確認す
るためには、本来のプログラム中の数カ所に割り込み要
求フラグを確認する命令を記述しなければならない。こ
のためプログラムを実行すると、本来のプログラムの実
行動作を中断し、ＲＡＭデータの読み出しによる割り込
み要求フラグを確認のために一定の時間を費やすので、
プログラムの実行速度を落とす要因となっていた。この
ようにプログラムの実行速度が落ちると、ＣＰＵ間のデ
ータ受け渡しや、同期実行が効率的にできなくなるとい
う問題がある。
【０００７】本発明は上記課題を解決するもので、本来
の実行プログラムの実行速度を損なうことなく、割り込
み要求が発生すると即時に割り込みを受理し、割り込み
プログラムを実行できる半導体装置を提供することを目
的とする。
の実行プログラムの実行速度を損なうことなく、割り込
み要求が発生すると即時に割り込みを受理し、割り込み
プログラムを実行できる半導体装置を提供することを目
的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、請求項１記載の発明の半導体装置では、独立したプ
ログラムを並列実行する複数のＣＰＵの各々に設けられ
た割り込み許可フラグと複数のＣＰＵの各々に他のＣＰ
Ｕの数だけ設けられた割り込み要求フラグとを有する割
り込み制御レジスタと、この割り込み制御レジスタに接
続されて割り込み許可フラグが有効で、かつ他のＣＰＵ
からの割り込み要求フラグのうち少なくとも一つが有効
であれば、ＣＰＵに対して割り込み処理を起動する割り
込み制御手段とを有した構成であって、割り込み許可フ
ラグは各ＣＰＵの命令に従って他のＣＰＵの割り込みを
許可するか否かを表示し、また割り込み要求フラグは各
ＣＰＵの命令に従って複数のＣＰＵの各々へ他のＣＰＵ
からの割り込み要求の有無を表示するものである。
に、請求項１記載の発明の半導体装置では、独立したプ
ログラムを並列実行する複数のＣＰＵの各々に設けられ
た割り込み許可フラグと複数のＣＰＵの各々に他のＣＰ
Ｕの数だけ設けられた割り込み要求フラグとを有する割
り込み制御レジスタと、この割り込み制御レジスタに接
続されて割り込み許可フラグが有効で、かつ他のＣＰＵ
からの割り込み要求フラグのうち少なくとも一つが有効
であれば、ＣＰＵに対して割り込み処理を起動する割り
込み制御手段とを有した構成であって、割り込み許可フ
ラグは各ＣＰＵの命令に従って他のＣＰＵの割り込みを
許可するか否かを表示し、また割り込み要求フラグは各
ＣＰＵの命令に従って複数のＣＰＵの各々へ他のＣＰＵ
からの割り込み要求の有無を表示するものである。
【０００９】また、請求項２記載の発明の半導体装置で
は、請求項１記載の割り込み制御手段を他のＣＰＵから
の複数の割り込み要求フラグを入力とした論理和回路と
この論理和回路の出力と割り込み許可フラグとを入力と
した論理積回路により構成し、論理積回路の出力をＣＰ
Ｕへの入力とするものである。
は、請求項１記載の割り込み制御手段を他のＣＰＵから
の複数の割り込み要求フラグを入力とした論理和回路と
この論理和回路の出力と割り込み許可フラグとを入力と
した論理積回路により構成し、論理積回路の出力をＣＰ
Ｕへの入力とするものである。
【００１０】また、請求項３記載の発明の半導体装置で
は、請求項１記載の発明の半導体装置において、複数の
ＣＰＵが独立したプログラムを時分割でなく並列実行す
る場合に、あらかじめ決定しているＣＰＵの優先順位に
従い、複数のＣＰＵが順に割り込み制御レジスタへの書
き込みあるいは読み出し動作を行うように制御するＣＰ
Ｕ調停手段を有するものである。
は、請求項１記載の発明の半導体装置において、複数の
ＣＰＵが独立したプログラムを時分割でなく並列実行す
る場合に、あらかじめ決定しているＣＰＵの優先順位に
従い、複数のＣＰＵが順に割り込み制御レジスタへの書
き込みあるいは読み出し動作を行うように制御するＣＰ
Ｕ調停手段を有するものである。
【００１１】
【作用】請求項１または２記載の発明の構成により、割
り込み受理可能なＣＰＵがその割り込み許可フラグを有
効にしておけば、他のいずれかのＣＰＵからの割り込み
要求フラグが有効になったとき、即時に割り込み処理を
起動することができる。
り込み受理可能なＣＰＵがその割り込み許可フラグを有
効にしておけば、他のいずれかのＣＰＵからの割り込み
要求フラグが有効になったとき、即時に割り込み処理を
起動することができる。
【００１２】また、請求項３記載の構成により、時分割
でない並列処理の場合でも割り込み制御レジスタへの書
き込みや読み出しを円滑に行うことができる。
でない並列処理の場合でも割り込み制御レジスタへの書
き込みや読み出しを円滑に行うことができる。
【００１３】
【実施例】本発明の実施例について図面を参照しながら
説明する。図１は各ＣＰＵがそれぞれの独立したプログ
ラムを時分割で並列実行することが可能な半導体装置の
機能ブロック図である。１１はＣＰＵ（Ａ）、１２はＣ
ＰＵ（Ｂ）、１３はＣＰＵ（Ｃ）、１４は割り込み制御
レジスタ、１５は各ＣＰＵ１１〜１３と割り込み制御レ
ジスタ１４との間でデータ転送を行うためのデータバス
である。１６はＣＰＵ（Ａ）１１の割り込み許可フラグ
Ａ、１７はＣＰＵ（Ｂ）１２からＣＰＵ（Ａ）１１に対
する割り込み要求フラグＡＢ、１８はＣＰＵ（Ｃ）１３
からＣＰＵ（Ａ）１１に対する割り込み要求フラグＡ
Ｃ、１９はＣＰＵ（Ｂ）１２の割り込み許可フラグＢ、
２０はＣＰＵ（Ａ）１１からＣＰＵ（Ｂ）１２に対する
割り込み要求フラグＢＡ、２１はＣＰＵ（Ｃ）１３から
ＣＰＵ（Ｂ）１２に対する割り込み要求フラグＢＣ、２
２はＣＰＵ（Ｃ）１３の割り込み許可フラグＣ、２３は
ＣＰＵ（Ａ）１１からＣＰＵ（Ｃ）１３に対する割り込
み要求フラグＣＡ、２４はＣＰＵ（Ｂ）１２からＣＰＵ
（Ｃ）１３に対する割り込み要求フラグＣＢであり、こ
れらは１４割り込み制御レジスタに設けられている。２
５はＣＰＵ（Ａ）１１に対する割り込み受理信号Ａ、２
６はＣＰＵ（Ｂ）１２に対する割り込み受理信号Ｂ、２
７はＣＰＵ（Ｃ）１３に対する割り込み受理信号Ｃであ
る。２８は割り込み制御レジスタに対する読み出し許可
信号で、いずれかのＣＰＵが読み出し信号を発行したと
きに有効となる。２９は割り込み制御レジスタに対する
書き込み許可信号で、いずれかのＣＰＵが書き込み信号
を発行したときに有効となる。
説明する。図１は各ＣＰＵがそれぞれの独立したプログ
ラムを時分割で並列実行することが可能な半導体装置の
機能ブロック図である。１１はＣＰＵ（Ａ）、１２はＣ
ＰＵ（Ｂ）、１３はＣＰＵ（Ｃ）、１４は割り込み制御
レジスタ、１５は各ＣＰＵ１１〜１３と割り込み制御レ
ジスタ１４との間でデータ転送を行うためのデータバス
である。１６はＣＰＵ（Ａ）１１の割り込み許可フラグ
Ａ、１７はＣＰＵ（Ｂ）１２からＣＰＵ（Ａ）１１に対
する割り込み要求フラグＡＢ、１８はＣＰＵ（Ｃ）１３
からＣＰＵ（Ａ）１１に対する割り込み要求フラグＡ
Ｃ、１９はＣＰＵ（Ｂ）１２の割り込み許可フラグＢ、
２０はＣＰＵ（Ａ）１１からＣＰＵ（Ｂ）１２に対する
割り込み要求フラグＢＡ、２１はＣＰＵ（Ｃ）１３から
ＣＰＵ（Ｂ）１２に対する割り込み要求フラグＢＣ、２
２はＣＰＵ（Ｃ）１３の割り込み許可フラグＣ、２３は
ＣＰＵ（Ａ）１１からＣＰＵ（Ｃ）１３に対する割り込
み要求フラグＣＡ、２４はＣＰＵ（Ｂ）１２からＣＰＵ
（Ｃ）１３に対する割り込み要求フラグＣＢであり、こ
れらは１４割り込み制御レジスタに設けられている。２
５はＣＰＵ（Ａ）１１に対する割り込み受理信号Ａ、２
６はＣＰＵ（Ｂ）１２に対する割り込み受理信号Ｂ、２
７はＣＰＵ（Ｃ）１３に対する割り込み受理信号Ｃであ
る。２８は割り込み制御レジスタに対する読み出し許可
信号で、いずれかのＣＰＵが読み出し信号を発行したと
きに有効となる。２９は割り込み制御レジスタに対する
書き込み許可信号で、いずれかのＣＰＵが書き込み信号
を発行したときに有効となる。
【００１４】以上の構成の半導体装置についてその動作
を説明する。たとえば、ＣＰＵ（Ａ）１１と、ＣＰＵ
（Ｂ）１２、ＣＰＵ（Ｃ）１３がそれぞれ時分割で並列
実行しているとき、ＣＰＵ（Ｂ）１２がＣＰＵ（Ａ）１
１からの割り込み要求を受理する場合の動作について説
明する。この場合には、まずＣＰＵ（Ｂ）１２により割
り込み制御レジスタ書き込み信号２９を発行し、割り込
み許可フラグＢ１９を有効にしておく。次に割り込み要
求を発生させるＣＰＵ（Ａ）１１は同様にしてＣＰＵ
（Ｂ）１２に対する割り込み要求フラグＢＡ２０を有効
にする。割り込み許可フラグＢ１９と割り込み要求フラ
グＢＡ２０が有効になることにより、図１中のＯＲ（論
理和）回路とＡＮＤ（論理積）回路を介して割り込み受
理信号Ｂ２６が発生し、ＣＰＵ（Ｂ）１２はこの信号を
受けて割り込みを受理し、割り込み処理を優先実行す
る。これらのＯＲ回路とＡＮＤ回路の組合せが割り込み
制御手段として機能している。
を説明する。たとえば、ＣＰＵ（Ａ）１１と、ＣＰＵ
（Ｂ）１２、ＣＰＵ（Ｃ）１３がそれぞれ時分割で並列
実行しているとき、ＣＰＵ（Ｂ）１２がＣＰＵ（Ａ）１
１からの割り込み要求を受理する場合の動作について説
明する。この場合には、まずＣＰＵ（Ｂ）１２により割
り込み制御レジスタ書き込み信号２９を発行し、割り込
み許可フラグＢ１９を有効にしておく。次に割り込み要
求を発生させるＣＰＵ（Ａ）１１は同様にしてＣＰＵ
（Ｂ）１２に対する割り込み要求フラグＢＡ２０を有効
にする。割り込み許可フラグＢ１９と割り込み要求フラ
グＢＡ２０が有効になることにより、図１中のＯＲ（論
理和）回路とＡＮＤ（論理積）回路を介して割り込み受
理信号Ｂ２６が発生し、ＣＰＵ（Ｂ）１２はこの信号を
受けて割り込みを受理し、割り込み処理を優先実行す
る。これらのＯＲ回路とＡＮＤ回路の組合せが割り込み
制御手段として機能している。
【００１５】このように本実施例によれば、他のＣＰＵ
からの割り込み要求があるかどうかを定期的に確認をし
なくても、割り込み制御レジスタに保持したフラグによ
り割り込み処理を行うことができるので、プログラム中
に割り込み要求確認のための命令を記述する必要がな
く、ＣＰＵの動作効率を上げることができる。
からの割り込み要求があるかどうかを定期的に確認をし
なくても、割り込み制御レジスタに保持したフラグによ
り割り込み処理を行うことができるので、プログラム中
に割り込み要求確認のための命令を記述する必要がな
く、ＣＰＵの動作効率を上げることができる。
【００１６】次に、図２を用いて各ＣＰＵが時分割でな
く並列実行する場合の実施例を説明する。時分割でなく
並列実行する場合には、複数のＣＰＵが同時に割り込み
制御レジスタに対して書き込みや読み出し動作を行うこ
とがあり得るので、これを回避するために、本実施例で
は、ＣＰＵ調停手段を設けている。
く並列実行する場合の実施例を説明する。時分割でなく
並列実行する場合には、複数のＣＰＵが同時に割り込み
制御レジスタに対して書き込みや読み出し動作を行うこ
とがあり得るので、これを回避するために、本実施例で
は、ＣＰＵ調停手段を設けている。
【００１７】図２は各ＣＰＵがそれぞれの独立したプロ
グラムを並列実行することが可能な半導体装置の機能ブ
ロック図である。６０はデータバスを使用するＣＰＵを
決定するＣＰＵ調停手段、６１はＣＰＵ（Ａ）１１から
ＣＰＵ調停手段６０に対するデータバス使用要求信号
Ａ、６２はＣＰＵ（Ａ）１１に対するデータバス使用許
可信号Ａ、６３はＣＰＵ（Ｂ）１２からＣＰＵ調停手段
６０に対するデータバス使用要求信号Ｂ、６４はＣＰＵ
（Ｂ）１２に対するデータバス使用許可信号Ｂ、６５は
ＣＰＵ（Ｃ）１３からＣＰＵ調停手段に対するデータバ
ス使用要求信号Ｃ、６６はＣＰＵ（Ｃ）１３に対するデ
ータバス使用許可信号Ｃである。その他の構成は、図１
に示した構成と同様であるので同一の符号を付けて説明
を省略する。
グラムを並列実行することが可能な半導体装置の機能ブ
ロック図である。６０はデータバスを使用するＣＰＵを
決定するＣＰＵ調停手段、６１はＣＰＵ（Ａ）１１から
ＣＰＵ調停手段６０に対するデータバス使用要求信号
Ａ、６２はＣＰＵ（Ａ）１１に対するデータバス使用許
可信号Ａ、６３はＣＰＵ（Ｂ）１２からＣＰＵ調停手段
６０に対するデータバス使用要求信号Ｂ、６４はＣＰＵ
（Ｂ）１２に対するデータバス使用許可信号Ｂ、６５は
ＣＰＵ（Ｃ）１３からＣＰＵ調停手段に対するデータバ
ス使用要求信号Ｃ、６６はＣＰＵ（Ｃ）１３に対するデ
ータバス使用許可信号Ｃである。その他の構成は、図１
に示した構成と同様であるので同一の符号を付けて説明
を省略する。
【００１８】本実施例のＣＰＵ調停手段６０では、あら
かじめデータバスを使用できる優先度をＣＰＵ（Ａ）１
１が１番高く、ＣＰＵ（Ｃ）１３が１番低いと設定して
いる。割り込み制御レジスタ１４にＣＰＵ（Ａ）１１と
ＣＰＵ（Ｂ）１２が同時に読み書きしようとしたとき、
ＣＰＵ（Ａ）１１はＣＰＵ調停手段６０に対してデータ
バス使用要求信号Ａ６１を、ＣＰＵ（Ｂ）１２はＣＰＵ
調停手段６０に対してデータバス使用要求信号Ｂ６３を
それぞれ発行する。ＣＰＵ調停手段６０はデータバス使
用の優先度に従い、ＣＰＵ（Ａ）１１にのみデータバス
使用許可信号Ａ６２を発行する。ＣＰＵ（Ａ）１１は、
データバス使用許可信号Ａ６２を受理してから割り込み
制御レジスタ１４に対する割り込み制御レジスタ読み出
し信号２８、あるいは割り込み制御レジスタ書き込み信
号２９を発行し、割り込み制御レジスタ１４に対する読
み書きを行う。ＣＰＵ（Ｂ）１２がＣＰＵ（Ａ）１１か
らの割り込み要求を受理するには、ＣＰＵ（Ｂ）１２に
より割り込み制御レジスタ書き込み信号２９を発行し、
割り込み許可フラグＢ１９を有効にしておく。割り込み
要求を発生させるＣＰＵ（Ａ）１１は同様にしてＣＰＵ
（Ｂ）１２に対する割り込み要求フラグＢＡ２０を有効
にする。割り込み許可フラグＢ１９と割り込み要求フラ
グＢＡ２０が有効になることにより、割り込み受理信号
Ｂ２６が発生し、ＣＰＵ（Ｂ）１２はこの信号を受けて
割り込みを受理し、割り込み処理を優先実行する。
かじめデータバスを使用できる優先度をＣＰＵ（Ａ）１
１が１番高く、ＣＰＵ（Ｃ）１３が１番低いと設定して
いる。割り込み制御レジスタ１４にＣＰＵ（Ａ）１１と
ＣＰＵ（Ｂ）１２が同時に読み書きしようとしたとき、
ＣＰＵ（Ａ）１１はＣＰＵ調停手段６０に対してデータ
バス使用要求信号Ａ６１を、ＣＰＵ（Ｂ）１２はＣＰＵ
調停手段６０に対してデータバス使用要求信号Ｂ６３を
それぞれ発行する。ＣＰＵ調停手段６０はデータバス使
用の優先度に従い、ＣＰＵ（Ａ）１１にのみデータバス
使用許可信号Ａ６２を発行する。ＣＰＵ（Ａ）１１は、
データバス使用許可信号Ａ６２を受理してから割り込み
制御レジスタ１４に対する割り込み制御レジスタ読み出
し信号２８、あるいは割り込み制御レジスタ書き込み信
号２９を発行し、割り込み制御レジスタ１４に対する読
み書きを行う。ＣＰＵ（Ｂ）１２がＣＰＵ（Ａ）１１か
らの割り込み要求を受理するには、ＣＰＵ（Ｂ）１２に
より割り込み制御レジスタ書き込み信号２９を発行し、
割り込み許可フラグＢ１９を有効にしておく。割り込み
要求を発生させるＣＰＵ（Ａ）１１は同様にしてＣＰＵ
（Ｂ）１２に対する割り込み要求フラグＢＡ２０を有効
にする。割り込み許可フラグＢ１９と割り込み要求フラ
グＢＡ２０が有効になることにより、割り込み受理信号
Ｂ２６が発生し、ＣＰＵ（Ｂ）１２はこの信号を受けて
割り込みを受理し、割り込み処理を優先実行する。
【００１９】この実施例においては、時分割でない並列
実行を行う場合でも、あらかじめ割り込み処理内容を決
めて優先順位を付けておけばＣＰＵ間での効率的なデー
タの受け渡し、ＣＰＵの同期実行が行える。
実行を行う場合でも、あらかじめ割り込み処理内容を決
めて優先順位を付けておけばＣＰＵ間での効率的なデー
タの受け渡し、ＣＰＵの同期実行が行える。
【００２０】尚、以上２つの実施例では、３つのプログ
ラムを並列実行できるＣＰＵの場合について説明した
が、本発明は、割り込み要求信号と割り込み要求フラグ
の数を変更することにより、２つ以上のプログラムを並
列実行できるＣＰＵを所有している半導体装置すべてに
適応できる。
ラムを並列実行できるＣＰＵの場合について説明した
が、本発明は、割り込み要求信号と割り込み要求フラグ
の数を変更することにより、２つ以上のプログラムを並
列実行できるＣＰＵを所有している半導体装置すべてに
適応できる。
【００２１】
【発明の効果】本発明によれば、他のＣＰＵからの割り
込み要求があるかどうかを定期的に確認をしなくても、
割り込み制御レジスタに保持したフラグの判定により割
り込み処理を行うことができるので、プログラム中に割
り込み要求確認のための命令を記述する必要がなく、効
率的にＣＰＵ間のソフトウエア割り込みを発生し、デー
タの受け渡しや、同期実行を可能にする半導体装置を実
現することができる。
込み要求があるかどうかを定期的に確認をしなくても、
割り込み制御レジスタに保持したフラグの判定により割
り込み処理を行うことができるので、プログラム中に割
り込み要求確認のための命令を記述する必要がなく、効
率的にＣＰＵ間のソフトウエア割り込みを発生し、デー
タの受け渡しや、同期実行を可能にする半導体装置を実
現することができる。
【００２２】また、ＣＰＵが時分割でない並列実行を行
う場合でも、あらかじめ割り込み処理内容を決めて優先
順位を付けることによりＣＰＵ間での効率的なデータの
受け渡し、ＣＰＵの同期実行を行うことができる。
う場合でも、あらかじめ割り込み処理内容を決めて優先
順位を付けることによりＣＰＵ間での効率的なデータの
受け渡し、ＣＰＵの同期実行を行うことができる。
【図１】本発明の一実施例における半導体装置の機能ブ
ロック図
ロック図
【図２】本発明の他の実施例における半導体装置の機能
ブロック図
ブロック図
【図３】従来の半導体装置の機能ブロック図
１ 中央演算装置（ＣＰＵ）（ａ） ２ 中央演算装置（ＣＰＵ）（ｂ） ３ 中央演算装置（ＣＰＵ）（ｃ） ４ データバス ５ ＲＡＭ ６ 割り込み要求フラグａ ７ 割り込み要求フラグｂ ８ 割り込み要求フラグｃ １１ 中央演算装置（ＣＰＵ）（Ａ） １２ 中央演算装置（ＣＰＵ）（Ｂ） １３ 中央演算装置（ＣＰＵ）（Ｃ） １４ 割り込み制御レジスタ １５ データバス １６ 割り込み許可フラグＡ １７ 割り込み要求フラグＡＢ １８ 割り込み要求フラグＡＣ １９ 割り込み許可フラグＢ ２０ 割り込み要求フラグＢＡ ２１ 割り込み要求フラグＢＣ ２２ 割り込み許可フラグＣ ２３ 割り込み要求フラグＣＡ ２４ 割り込み要求フラグＣＢ ２５ 割り込み受理信号Ａ ２６ 割り込み受理信号Ｂ ２７ 割り込み受理信号Ｃ ２８ 割り込み制御レジスタ読み出し信号 ２９ 割り込み制御レジスタ書き込み信号 ６０ ＣＰＵ（中央演算装置）調停手段 ６１ データバス使用要求信号Ａ ６２ データバス使用許可信号Ａ ６３ データバス使用要求信号Ｂ ６４ データバス使用許可信号Ｂ ６５ データバス使用要求信号Ｃ ６６ データバス使用許可信号Ｃ
Claims (3)
- 【請求項１】 独立したプログラムを並列実行する複数
の中央演算装置を備えた半導体装置であって、前記複数
の中央演算装置の各々に対して設けられた割り込み許可
フラグ、および前記複数の中央演算装置の各々に対して
他の中央演算装置の数だけ設けられた割り込み要求フラ
グを有する割り込み制御レジスタと、前記割り込み制御
レジスタに接続されて前記割り込み許可フラグが有効
で、かつ他の中央演算装置からの前記割り込み要求フラ
グのうち少なくとも一つが有効であれば、前記中央演算
装置に対して割り込み処理を起動する割り込み制御手段
とを有し、前記割り込み許可フラグは各中央演算装置の
命令に従って他の中央演算装置の割り込みを許可するか
否かを表示し、また前記割り込み要求フラグは各中央演
算装置の命令に従って前記複数の中央演算装置の各々へ
他の中央演算装置からの割り込み要求の有無を表示する
ことを特徴とする半導体装置。 - 【請求項２】 割り込み制御手段は、他の中央演算装置
からの複数の割り込み要求フラグを入力とした論理和回
路と、前記論理和回路の出力および割り込み許可フラグ
を入力とした論理積回路とで構成し、前記論理積回路の
出力を中央演算装置への入力とする請求項１記載の半導
体装置。 - 【請求項３】 請求項１記載の半導体装置において、複
数の中央演算装置が独立したプログラムを時分割でなく
並列実行する場合には、あらかじめ決定している中央演
算装置の優先順位に従い、前記複数の中央演算装置が順
に割り込み制御レジスタへの書き込みあるいは読み出し
動作を行うように制御する中央演算装置調停手段を有す
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203445A JPH0869382A (ja) | 1994-08-29 | 1994-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203445A JPH0869382A (ja) | 1994-08-29 | 1994-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0869382A true JPH0869382A (ja) | 1996-03-12 |
Family
ID=16474238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6203445A Pending JPH0869382A (ja) | 1994-08-29 | 1994-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0869382A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085153A (ja) * | 2001-09-13 | 2003-03-20 | Mitsubishi Electric Corp | 制御レジスタ及びプロセッサ |
-
1994
- 1994-08-29 JP JP6203445A patent/JPH0869382A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085153A (ja) * | 2001-09-13 | 2003-03-20 | Mitsubishi Electric Corp | 制御レジスタ及びプロセッサ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040120 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040525 |