JPS58151661A

JPS58151661A - メモリ装置

Info

Publication number: JPS58151661A
Application number: JP3477182A
Authority: JP
Inventors: Haruo Takagi; 高木　治夫
Original assignee: Tateisi Electronics Co; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1982-03-04
Filing date: 1982-03-04
Publication date: 1983-09-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、複数のプロセッサや縮装値等から複数の入
出力ハスを経て共通的にアクセス可能なメモリ装置に関
する。

従来、マイクロＣＰＵに接続されるＩＣチップメモリそ
の他のメモリ装置は単１の入出力バスを有するのみであ
った。一方近年におけるマイクロプロセッサの低価格化
にょＶ、大量のデータ処理全行なう場合に単１０入出力
バヌに多数のプロセッサを組み合わせて処理を分散させ
る方式が採用されるようになった。しかしながら」−記
した従来の単１人出力バス・多プロセッサ使用の方式で
は。

プロセッサの台数が増加し、あるいは共有メモリへのア
クセス頻度が増加するとメモリアクセスの待時間か増加
し、プロセッザ数を増加させた割には処理能力がそれに
比例して向上しないという問題があった。

捷だ大容量のデータを処理するために従来は。

多数の１０セツザにそれぞれローカルメモリを備え、共
有メモリデータを各ローカルメモリニ転送し、ローカル
メモリ上で処理全行なうという方式ケとっていた。しか
しこの方式では、転送時開が必要であり、システム全体
としてのメモリ答Ｍが犬きくなるという欠点があった。

この発明の目的は」二記した従来方式の欠点を解消し、
プロセッサ、Ｉ／１０装置等の複数の装置から複数の入
出力バスを介してアクセスする場庁に待時間の少ないメ
モリ装置を提供するにある。

以」−の目的を達成するために、この発明のメモリ装置
は、メモリが各々個別にアクセス可能な複数のセグメン
トに分割されるとともに、複数の入ｉ−１’＋　カバス
の任意のバスより任芭のメモリセグメントに対しアクセ
ス可能がなされたとき、所定の優先順位により他の入出
力バスの妨害を受けることなく、そのメモリセフメン１
−に対しアクセス可能とするアービタを備え、任意の入
出力バスからこの入出力バス線数の範囲内でｓｌ記分割
されたメモリセフメン１−のいずれにもアクセスできる
ようにしている。

以下図面に示す実施例によりこの発明の詳細な説明する
。

第１図はこの発明のメモリ装置が実施されるシステム］
ヤｊＪＲｋ示すブロック図である。同図において、１−
１・１−２・　・・１−ｎは複数のプロセッサユニツ１
〜であって各プロセッサユニツ１１−１　・１−２・・
　・ｉ−ｎは、それぞれ人出力バス２−１　・２−２・
・・２−ｎｆ有している。Ｎ１・Ｎ２・Ｎ３はメモリ装
置乙の入出力バスであってプロセッサユニツ１゛１−１
　・１−２・・・・ｉ−ｎの入出力バス２−１　・２−
２・・・・・２−ｎとマトリクス状に配されとのマトリ
クスの各交点にはバススイッチ４−１１・４−２１・−
ｍ−４−３１カ接続されている。バススイッチ４−１１
・４−２１・−ｍ＝・４−３ｎがオンするとそのバスス
イッチに接続される両バスが結合される。各バススイッ
チ４−ＩＴ・４−２１・＝　−＋・４−ｊ７１のオン・
オフは、各プロセッサユニット１−１　・１−２・・・
・・１−ｎからのバス使用要求と予め定める優先順位に
より入出力バス管理用のアービタ５で管理される。した
がってアービタ５は、プロセッサユニット１−１　・１
−２・・・・１−ｎがメモリ装置乙の入出力バスＮ１・
Ｎ２・Ｎ６を競合なく使用できるように設けられている
。

メモリ装置６のメモリはに個のセグメントに分割さ４１
．この分割されたメモリセグメントは入出力パスＮ１・
Ｎ２・Ｎ３の任意のものからいずれもそれぞれ独立にア
クセス可能なように構成されている。分割されたメモリ
セグメントの大きさを。

どの程度のものにするかは、プロセッサユニットの持つ
ワーク領域やテーブル領域、さらにはプログラムカウン
タのセグメンＩ−単位、オペレーションシステムに割当
てられる物理的なセグメント領域、処理データの単位等
を考慮して最も効率の良い単位に選定される。

この発明の一実施例のメモリ装置のブロック図を第２図
に示している。ここに示したメモリ装置は第１図に示し
たメモリ装置乙の具体的な回路構成図に相当する。

第２図において、６−１・６−２・・・・・６−１（は
分割され：欠メモリセグメン１−である。メモリ装置乙
の入出力ハヌＮ１・Ｎ２・Ｎ３は、バッファ回路７−１
・７−２・７−３　に接続されている。このバッファ回
路７１・７２・７３の入出カラインＬ１・Ｌ２・Ｌ３と
メモリセグメント６−１　・６−２・・・・６−１（の
入出カライン８−１　・８−２・・・・８−にでマトリ
クスを形成しこのマトリクスの各交点にセグメンｌ−Ｍ
択スイッチ９−１１・９−２１・−−−・ＱＫ３が接続
されている。このセグメント選択スイッチ９−１１・９
−２１・−ｍ＝・デーに３がオンするとそのセグメント
選択スイッチに接続されるバッファ回路の入出カライン
とメモリセグメントの入出カラインが結合される。いず
れのセグメントスイッチ９−１１・９−２１・−・９−
と３をオンさせるかは各バッファ回路７−１　・７−２
・７−３に加えられるセグメント使用要求信号が、デコ
ーダ１〇−１・１０−２・１０−３　ｋ介してメモリセ
グメント管理用のアービタ１１−１　・１１−２・・・
・１１−ｋに加えられることにより、予め定める優先順
位を考慮してアービタ１１−１　・１１−２　・・・・
１１−ｋが管理するようになっている。すなわちアービ
タ１１−１・１１−２・・・・１１−には入出力バスＮ
１・Ｎ２・Ｎ３がメモリセグメント６−１・６−２・・
・・・６−１（を競合なく使用できるように管理するた
めに設けられている。

次に以上のように構成される装置の動作について説明す
る。

たとえば、プロセッサユニツ１１−１よりメモリセグメ
ント６−１をアクセスする場自を想定すると。

先ずプロセッサユニツ１１−１からアービタ５に対し入
出力バスＮ１・Ｎ２・Ｎ３使用の要求が出される。この
使用要求信号けたアービタ５は、他の１０セツザユニツ
Ｉ・１−２・１−ろ・・・１−ｎからの要求と競合をＪ
ドけるために１愛先権処理全行ない、空いている任意の
入出力バスからとれか１つを割りあてる。たとえは入出
力バスＮ１を割当てる場合にはノ（ススイッチ４−ＩＴ
ｉオンする。そしてプロセッサユニット１１に入出力ハ
ス使用の許可信号を送る。

アービタ５からの入出力ハス使用許可信号を受けたプロ
セツザユニツ＋−１−ｉｕ、入出力バスＮ１にメモリア
ドレス情報を送出する。入出力バスＮ１に送出されたア
ドレス情報（はバッファ回路７−１ヲ介してバッファ回
路７−１の入出カラインド１に専用される。壕だバッフ
ァ回路７−１にス１−アさ扛た情報中の選択すべきメモ
リセグメント６−１の要求信号がデコーダ１ｏ−ｉ　　
２介してアービータ１１−１１１−２・・１１−ｋに送
出される。この要求信号を受けたアービタ１１−１は、
他の入出力バスＮ２・Ｎ３がメモリセグメント６−１ヲ
使用していないときメモリセグメント６−１の使用許可
を与える。すなわちセグメン１−選択ヌイツチ９−１７
ｉオンする。これによジアクセスが可能となる。

もし同時に入出力バスＮ２・Ｎろからもメモリセグメン
ト６−１アクセスの要求があったときはアービタ１１−
１　　で優先権処理が行なわフル競合が回避される。入
出力バスＮ１の優先度が低く、入出力バスＮ２もしくは
Ｎ３が許可されると、入出力ハスＮ１よりのアクセス要
求は入出力バスＮ２やＮ３使用のプロセツザユニツ１−
がメモリセフメン１−６−１の使用を放棄するまで待た
されることになる。

次にプロセッサユニツｌ−１−１がメモリセフメン１−
６−１　ヲアクセスしているとキＶＣ，プロセツザユニ
ツＩ−１−２カメモリセフメンｌ−６−２にアクセスを
なす場合を考えると、プロセッサユニット１−２からア
ービタ５に対し、入出力バスＮ１・Ｎ２・Ｎ３の使用要
求信号を出力する。入出力バスＮ１がすでに使用されて
いるのでアービタ５の優先権処理によジ他の空入出力ハ
スたとえは入出力バスＮ２か害（１当てられる。′−！
たアービタ５からは入出力バス許可信号が］゛ロセツザ
ユニツト１−２に送うレるので、プロセッサユニット１
−２ｉ人出力バヌＮ２にメモリアドレス情報を送出する
。このメモリアドレス情報はバッファ回路７−２ヲ介し
てメモリ装置内に伝送される。またデコーダ１０−２’
ｉ介してアービタ１１−２にメモリセフメンｌ−６−２
の使用要求信号が加えられる。アービタ１１−２　　の
優先権処理により、入出力バスＮ３がメモリセフメンＩ
−６−２ｋ使用していなければ、セグメント選択ヌイツ
チ９−２２ヲオンするとともに入出力バスＮ２に列して
メモリセグメント６−２の使用許可信号が送出されブロ
セツザユニツｌ−１−２（ｄ、メモリセフメン１−６−
２をアクセスすることができる。

また他の）゛ロセツザユニツトよりＩ他のメモリセグメ
ントを使用する場きも上記した動作に準じてアクセスす
ることかできる。

なお上記した実施例において入出力バスはＮ１・Ｎ２・
Ｎ６の６不承しているがこれに限ることなく他の腹数本
に選定できるこという捷でもない。

入出力バスをβ本設けるとすれは、β個のメモリセグメ
ント捷では同時に使用することができる。

また上記実施例において複数のプロセッサユニットはア
ービタ５により複数の入１４１１カバスＮ１・Ｎ２・Ｎ
３ｉ任意に使用できるようにしているが。

入出力バスＮ１・Ｎ２・Ｎ３は、プロセッサユニット１
−１・１−２・１−３に固定対応して接続されるもので
あってもよい。

さらにまた上記実施例において入出力バスに接続される
装置としてプロセッサユニットを示したがこれに限るこ
となく他の装置たとえは陥装置が接続されるものであっ
てもよい。

以。」ユのようにこの発明のメモリ装置によれば。

メモリを複数のセグメントに分割するとともに。

複数の入出力バスを設けこれら複数の入出力パスヨリ各
メモリセグメン１−をアービタの管理下に任芭にアクセ
スできるようにしたものであるから。

同一時間に処理するデータ群を異るセフメン１−に分割
して配置することにより複数のデータ処坤全同時に行う
ことができ、従来の単一パス使用のｍ合に比して処理能
力（待時間か小となる）が向−１−する。また、従来プ
ロセッザユニッＩ・に持たしていたデータ処理用のロー
カルメモリケ処理速度の低下をきたさないでメモリセグ
メントに集約でき。

共有データをローカルメモリに転送する必要がなくなる
のでこの点からも処理能力を向−１−できる。

さらＶＣまた情報の高精度をはかるために従来方式のロ
ーカルメモリを持つ方式では各ローカルメモリ容量を大
きくしなけれはならず、Ｉ−ラブルの発生、夫装の困難
さ等のためビルドアップが答易でなかったか、この発明
ＶＣよればメモリセグメン１−を大きくするのみでビル
ドアップを簡単に行なうことができる。

【図面の簡単な説明】

第１図はこの発明のメモリ装置が実施されるシステム前
成ケ示すブロック図、第２図はこの発明の一実施例を示
すメモリ装置のブロック図である。１−１・１−２・・・・１−ｒｌ：プロセッサユ＝　ツ
ｌ−。２−１・２−２・・・・２−１１：プロセッサユニット
の人出力バス、　　６：メモリ装置、　　　４−Ｈ・４
−２１・−＝−＝４−３ｎ：バ７．　ツイツチ、　　、
Ｎ１−Ｎ２・Ｎ３：メモリ装置の入出力ハス、　　５：
人出力バス管理用アービタ、６−１・６−２・・・・・
６−ｋ　：メモリセフメンｌ−，７−１・７−２・７−
３＝バッソフ回路、　　Ｌｌ・Ｌ２・Ｌ３＝バッファ回
路の入出カライン、　　８−１　・８−２・・・・８１
＜　：メモリセグメントの入出カライン、　　　９−１
１・９−２１・−ｍ−・９に３：セクメンＩ−選択スイ
ッチ。１０−１・１０−２・１０−３：デコーダ、　　１１−
１・１１−２・・　・１ｉ−に：メモリセグメント管理
用アービタ。特許出願人　　　　　立石軍機株式会社代理人　　弁理
士　　中　村　茂　倍述　　　ぐ　　　２

Claims

【特許請求の範囲】

（１）プロセッサ、し０装置等の複数の装置から複数の
入出力バスを経てアクセス可能なメモリ装置であって、
各々が個別にアクセス可能な複数のセグメントに分割さ
れるメモリと、＠記複数の入出力バスの任意のバスより
前記分割された任意のメモリセグメントに対しアクセス
要求がなされたとき所定の優先順位により他の入出力バ
スよりの妨害を受けることなくそのメモリセグメン１−
に対しアクセス可能とするアービタとを備え、任意の入
出力ハスからこの入出力バス線数の範囲内で＠記分割さ
れたセグメンＩ−のいずれにもアクセスできるようにし
たことを特徴とするメモリ装置。