JPH1040209A - 電子装置 - Google Patents
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- JPH1040209A JPH1040209A JP20769896A JP20769896A JPH1040209A JP H1040209 A JPH1040209 A JP H1040209A JP 20769896 A JP20769896 A JP 20769896A JP 20769896 A JP20769896 A JP 20769896A JP H1040209 A JPH1040209 A JP H1040209A
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Abstract
(57)【要約】
【課題】コネクタに接続されていないフラッシュＲＯＭ
を電子装置に実装したままでホスト装置からコネクタを
介してプログラムを書き込む。 【解決手段】電子装置１のバス制御部６はＦＲＯＭ３に
書き込みをすることを示す切換信号を受けると、アドレ
スバス信号選択部６１でＦＲＯＭアドレスバスの接続を
ＣＰＵアドレスバスからホストアドレスバスに切り換
え、デ−タバス信号選択部６２でＦＲＯＭデ−タバスの
接続をＣＰＵデ−タバスからホストデ−タバスに切り換
え、制御バス信号選択部６３でＦＲＯＭ制御バスの接続
をＣＰＵ制御バスからホスト制御バスに切り換えて、ホ
スト装置２０のＣＰＵ２１とＦＲＯＭ３を接続する。
を電子装置に実装したままでホスト装置からコネクタを
介してプログラムを書き込む。 【解決手段】電子装置１のバス制御部６はＦＲＯＭ３に
書き込みをすることを示す切換信号を受けると、アドレ
スバス信号選択部６１でＦＲＯＭアドレスバスの接続を
ＣＰＵアドレスバスからホストアドレスバスに切り換
え、デ−タバス信号選択部６２でＦＲＯＭデ−タバスの
接続をＣＰＵデ−タバスからホストデ−タバスに切り換
え、制御バス信号選択部６３でＦＲＯＭ制御バスの接続
をＣＰＵ制御バスからホスト制御バスに切り換えて、ホ
スト装置２０のＣＰＵ２１とＦＲＯＭ３を接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＰＵとプログ
ラムを記憶するフラッシュＲＯＭとホスト装置に接続す
るためのコネクタとを有し、ホスト装置とはデュアルポ
−トメモリによりインタフェ−スされる電子装置に関す
るものである。
ラムを記憶するフラッシュＲＯＭとホスト装置に接続す
るためのコネクタとを有し、ホスト装置とはデュアルポ
−トメモリによりインタフェ−スされる電子装置に関す
るものである。
【０００２】
【従来の技術】近年、フラッシュＲＯＭをプログラムの
記憶手段として使用する電子装置が増えている。フラッ
シュＲＯＭにプログラムを書き込むには、単体で書き込
んでから実装する場合と、フラッシュＲＯＭを実装した
状態で書き込む場合とがある。フラッシュＲＯＭを実装
した状態でプログラムを書き込むためには、フラッシュ
ＲＯＭと同じバスに接続されたコネクタ等から内部ＣＰ
Ｕがデ−タをリ−ドしながら書き込む方法や、コネクタ
から外部ＣＰＵによりフラッシュＲＯＭにデ−タを書き
込む方法等がある。
記憶手段として使用する電子装置が増えている。フラッ
シュＲＯＭにプログラムを書き込むには、単体で書き込
んでから実装する場合と、フラッシュＲＯＭを実装した
状態で書き込む場合とがある。フラッシュＲＯＭを実装
した状態でプログラムを書き込むためには、フラッシュ
ＲＯＭと同じバスに接続されたコネクタ等から内部ＣＰ
Ｕがデ−タをリ−ドしながら書き込む方法や、コネクタ
から外部ＣＰＵによりフラッシュＲＯＭにデ−タを書き
込む方法等がある。
【０００３】
【発明が解決しようとする課題】しかしながら、ＣＰＵ
とプログラムを記憶するフラッシュＲＯＭとホスト装置
に接続するためのコネクタとを有し、ホスト装置とはデ
ュアルポ−トメモリ（ＤＰ−ＲＡＭ）によりインタフェ
−スされる電子装置において、電子装置のコネクタには
ＤＰ−ＲＡＭの制御バスが接続されているがフラッシュ
ＲＯＭの制御バスは接続されず、このためフラッシュＲ
ＯＭを電子装置に実装したままでホスト装置からコネク
タを介してプログラムを書き込んだり消去することはで
きず単体で書き込むか、別のコネクタを設けなければな
らなかった。
とプログラムを記憶するフラッシュＲＯＭとホスト装置
に接続するためのコネクタとを有し、ホスト装置とはデ
ュアルポ−トメモリ（ＤＰ−ＲＡＭ）によりインタフェ
−スされる電子装置において、電子装置のコネクタには
ＤＰ−ＲＡＭの制御バスが接続されているがフラッシュ
ＲＯＭの制御バスは接続されず、このためフラッシュＲ
ＯＭを電子装置に実装したままでホスト装置からコネク
タを介してプログラムを書き込んだり消去することはで
きず単体で書き込むか、別のコネクタを設けなければな
らなかった。
【０００４】この発明はかかる短所を解消するためにな
されたものであり、フラッシュＲＯＭを実装した状態
で、ホスト基板に接続するためのコネクタを介してフラ
ッシュＲＯＭの書き込みと消去をすることができる電子
装置を得ることを目的とするものである。
されたものであり、フラッシュＲＯＭを実装した状態
で、ホスト基板に接続するためのコネクタを介してフラ
ッシュＲＯＭの書き込みと消去をすることができる電子
装置を得ることを目的とするものである。
【０００５】
【課題を解決するための手段】この発明に係る電子装置
は、ＣＰＵとプログラムを記憶するフラッシュＲＯＭと
ホスト基板に接続するためのコネクタとを有し、ホスト
装置とはデュアルポ−トメモリによりインタフェ−スさ
れる電子装置において、コネクタを介してホスト装置か
らフラッシュＲＯＭへ書き込みをするときに、フラッシ
ュＲＯＭアドレスバスをＣＰＵアドレスバスからホスト
アドレスバスに切り換え、フラッシュＲＯＭデ−タバス
をＣＰＵデ−タバスからホストデ−タバスに切り換え、
フラッシュＲＯＭ制御アスをＣＰＵ制御バスからホスト
制御バスに切り換えるバス制御手段を有することを特徴
とする。
は、ＣＰＵとプログラムを記憶するフラッシュＲＯＭと
ホスト基板に接続するためのコネクタとを有し、ホスト
装置とはデュアルポ−トメモリによりインタフェ−スさ
れる電子装置において、コネクタを介してホスト装置か
らフラッシュＲＯＭへ書き込みをするときに、フラッシ
ュＲＯＭアドレスバスをＣＰＵアドレスバスからホスト
アドレスバスに切り換え、フラッシュＲＯＭデ−タバス
をＣＰＵデ−タバスからホストデ−タバスに切り換え、
フラッシュＲＯＭ制御アスをＣＰＵ制御バスからホスト
制御バスに切り換えるバス制御手段を有することを特徴
とする。
【０００６】上記フラッシュＲＯＭへ書き込みをすると
きに、コネクタに接続されている信号線をフラッシュＲ
ＯＭへのアドレス信号線に切換る機能信号切換手段を有
すると良い。
きに、コネクタに接続されている信号線をフラッシュＲ
ＯＭへのアドレス信号線に切換る機能信号切換手段を有
すると良い。
【０００７】また、ホスト装置からコネクタを介して制
御可能なバンクレジスタを持ち、フラッシュＲＯＭの書
き換えのときに、ホスト装置はバンクレジスタに上位ア
ドレスを書き込むようにすると良い。
御可能なバンクレジスタを持ち、フラッシュＲＯＭの書
き換えのときに、ホスト装置はバンクレジスタに上位ア
ドレスを書き込むようにすると良い。
【０００８】さらに、ＤＲＡＭ用インタフェ−ス信号を
通常バスインタフェ−ス信号に変換するＤＲＡＭ用イン
タフェ−ス手段を有し、フラッシュＲＯＭへ書き込みを
するときにＤＲＡＭインタフェ−スを用い上位アドレス
と下位アドレスをマルチプレクスすると良い。
通常バスインタフェ−ス信号に変換するＤＲＡＭ用イン
タフェ−ス手段を有し、フラッシュＲＯＭへ書き込みを
するときにＤＲＡＭインタフェ−スを用い上位アドレス
と下位アドレスをマルチプレクスすると良い。
【０００９】
【発明の実施の形態】この発明の電子装置には、ＣＰＵ
とプログラムを記憶するフラッシュＲＯＭ（ＦＲＯＭ）
とＲＡ４とデュアルポ−トＲＡＭ（ＤＰ−ＲＡＭ）とバ
ス制御部及びホスト装置に接続するためのコネクタとを
有し、ホスト装置のＣＰＵによりＦＲＯＭにプログラム
が書き込まれたり書き換えられる。バス制御部はコネク
タで電気的に接続されたホスト装置からコネクタを介し
て送られる切換信号によりＤＰ−ＲＡＭをアクセスする
かＦＲＯＭに書込みをするかを選択するものであり、ア
ドレスバス信号選択部とデ−タバス信号選択部及び制御
バス信号選択部を有する。
とプログラムを記憶するフラッシュＲＯＭ（ＦＲＯＭ）
とＲＡ４とデュアルポ−トＲＡＭ（ＤＰ−ＲＡＭ）とバ
ス制御部及びホスト装置に接続するためのコネクタとを
有し、ホスト装置のＣＰＵによりＦＲＯＭにプログラム
が書き込まれたり書き換えられる。バス制御部はコネク
タで電気的に接続されたホスト装置からコネクタを介し
て送られる切換信号によりＤＰ−ＲＡＭをアクセスする
かＦＲＯＭに書込みをするかを選択するものであり、ア
ドレスバス信号選択部とデ−タバス信号選択部及び制御
バス信号選択部を有する。
【００１０】そして電子装置のＦＲＯＭにＣＰＵのプロ
グラムを書き込むとき、ホスト装置のＣＰＵはＦＲＯＭ
に書き込みをすることを示す切換信号を電子装置に送
る。電子装置はＦＲＯＭに書き込みをすることを示す切
換信号を受けると、バス制御部のアドレスバス信号選択
部はＦＲＯＭアドレスバスの接続をＣＰＵアドレスバス
からホストアドレスバスに切り換え、デ−タバス信号選
択部はＦＲＯＭデ−タバスの接続をＣＰＵデ−タバスか
らホストデ−タバスに切り換え、制御バス信号選択部は
ＦＲＯＭ制御バスの接続をＣＰＵ制御バスからホスト制
御バスに切り換えて、ホスト装置のＣＰＵとＦＲＯＭを
接続し、ホスト装置のＣＰＵにより電子装置のＦＲＯＭ
にプログラムを書き込む。
グラムを書き込むとき、ホスト装置のＣＰＵはＦＲＯＭ
に書き込みをすることを示す切換信号を電子装置に送
る。電子装置はＦＲＯＭに書き込みをすることを示す切
換信号を受けると、バス制御部のアドレスバス信号選択
部はＦＲＯＭアドレスバスの接続をＣＰＵアドレスバス
からホストアドレスバスに切り換え、デ−タバス信号選
択部はＦＲＯＭデ−タバスの接続をＣＰＵデ−タバスか
らホストデ−タバスに切り換え、制御バス信号選択部は
ＦＲＯＭ制御バスの接続をＣＰＵ制御バスからホスト制
御バスに切り換えて、ホスト装置のＣＰＵとＦＲＯＭを
接続し、ホスト装置のＣＰＵにより電子装置のＦＲＯＭ
にプログラムを書き込む。
【００１１】また、電子装置に機能信号切換部を設け、
通常はホスト装置から電子装置に送る機能信号用の信号
線をＦＲＯＭに書き込みをするときに上位アドレス信号
用として切り換え、機能信号用の信号線から送られる上
位アドレス信号をバス制御部に入力し、ホストアドレス
バスで送られる下位アドレス信号をバス制御部に入力す
ることによりコネクタの信号線を少なくする。
通常はホスト装置から電子装置に送る機能信号用の信号
線をＦＲＯＭに書き込みをするときに上位アドレス信号
用として切り換え、機能信号用の信号線から送られる上
位アドレス信号をバス制御部に入力し、ホストアドレス
バスで送られる下位アドレス信号をバス制御部に入力す
ることによりコネクタの信号線を少なくする。
【００１２】また、電子装置にバンクレジスタを設け、
バンクレジスタで不足する上位アドレス信号を発生させ
た後に、直接アクセス可能な下位アドレス信号と組み合
わせてＦＲＯＭに書込みを行なうようにしても、コネク
タの信号線を少なくすることができる。
バンクレジスタで不足する上位アドレス信号を発生させ
た後に、直接アクセス可能な下位アドレス信号と組み合
わせてＦＲＯＭに書込みを行なうようにしても、コネク
タの信号線を少なくすることができる。
【００１３】さらに、電子装置にＤＲＡＭインタフェ−
ス変換部を設け、ＦＲＯＭに書き込みをするときにはＤ
ＲＡＭインタフェ−スを用い、上位アドレス信号と下位
アドレス信号をマルチプレクスすることにより、アドレ
ス信号数が不足することを防ぐこともできる。
ス変換部を設け、ＦＲＯＭに書き込みをするときにはＤ
ＲＡＭインタフェ−スを用い、上位アドレス信号と下位
アドレス信号をマルチプレクスすることにより、アドレ
ス信号数が不足することを防ぐこともできる。
【００１４】
【実施例】図１はこの発明の一実施例の構成を示すブロ
ック図である。図に示すように、電子装置１はＣＰＵ２
と、ＣＰＵ２のプログラムを記憶するフラッシュＲＯＭ
（ＦＲＯＭ）３とＲＡＭ４とデュアルポ−トＲＡＭ（Ｄ
Ｐ−ＲＡＭ）５とバス制御部６及びホスト装置２０に接
続するためのコネクタ７とを有し、ホスト装置２０のＣ
ＰＵ２１によりＦＲＯＭ３にプログラムが書き込まれた
り書き換えられる。ホスト装置２０にはＣＰＵ２１とＲ
ＯＭ２２とＲＡＭ２３及び電子装置１のコネクタ７と接
続するコネクタ２４を有する。そして電子装置１のコネ
クタ７にはＤＰ−ＲＡＭ５の制御バス信号が接続されて
おり、電子装置１のＣＰＵ２とホスト装置２０のＣＰＵ
２１はＤＰ−ＲＡＭ５を介してインタ−フェイスされ
る。
ック図である。図に示すように、電子装置１はＣＰＵ２
と、ＣＰＵ２のプログラムを記憶するフラッシュＲＯＭ
（ＦＲＯＭ）３とＲＡＭ４とデュアルポ−トＲＡＭ（Ｄ
Ｐ−ＲＡＭ）５とバス制御部６及びホスト装置２０に接
続するためのコネクタ７とを有し、ホスト装置２０のＣ
ＰＵ２１によりＦＲＯＭ３にプログラムが書き込まれた
り書き換えられる。ホスト装置２０にはＣＰＵ２１とＲ
ＯＭ２２とＲＡＭ２３及び電子装置１のコネクタ７と接
続するコネクタ２４を有する。そして電子装置１のコネ
クタ７にはＤＰ−ＲＡＭ５の制御バス信号が接続されて
おり、電子装置１のＣＰＵ２とホスト装置２０のＣＰＵ
２１はＤＰ−ＲＡＭ５を介してインタ−フェイスされ
る。
【００１５】バス制御部６はコネクタ７とコネクタ２４
で電気的に接続されたホスト装置２０からコネクタ７を
介して送られる切換信号によりＤＰ−ＲＡＭ５をアクセ
スするかＦＲＯＭ３に書込みをするかを選択するもので
あり、図２のブロック図に示すようにアドレスバス信号
選択部６１とデ−タバス信号選択部６２と制御バス信号
選択部６３を有する。アドレスバス信号選択部６１はＣ
ＰＵ２のアドレスバスとホスト装置２０のアドレスバス
のどちらをＦＲＯＭ３のアドレスバスに接続するかを選
択するするものであり、通常ＣＰＵアドレスバスが選択
されてＦＲＯＭ３のアドレスバスに接続され、ホスト装
置２０からの切換信号によりコネクタ７からのホストア
ドレスバスが選択されてＦＲＯＭ３のアドレスバスに接
続される。デ−タバス信号選択部６２はＣＰＵ２のデ−
タバスとホスト装置２０のデ−タバスのどちらをＦＲＯ
Ｍ３のデ−タバスに接続するかを選択するするものであ
り、通常ＣＰＵデ−タバスが選択されてＦＲＯＭ３のデ
−タバスに接続され、ホスト装置２０からの切換信号に
よりコネクタ７からのホストデ−タバスが選択されてＦ
ＲＯＭ３のデ−タバスに接続される。制御バス信号選択
部６３はＣＰＵ２の制御バスとホスト装置２０の制御バ
スのどちらをＦＲＯＭ３の制御バスとＤＰ−ＲＡＭ５の
制御バスに接続するかを選択するするものであり、通常
はＣＰＵ制御バスが選択されているが、切換信号により
コネクタからのホスト制御バスが選択されてＦＲＯＭ制
御バスに接続される。また、ＦＲＯＭ３にプログラムを
書き込むときにデ−タバス信号選択部６２に方向制御入
力信号ＤＩＲを送り、書込み時にはホスト装置２０から
ＦＲＯＭ３方向に、ベリファイ時にはＦＲＯＭ３からホ
スト装置２０方向にデ−タバスを切り換える。
で電気的に接続されたホスト装置２０からコネクタ７を
介して送られる切換信号によりＤＰ−ＲＡＭ５をアクセ
スするかＦＲＯＭ３に書込みをするかを選択するもので
あり、図２のブロック図に示すようにアドレスバス信号
選択部６１とデ−タバス信号選択部６２と制御バス信号
選択部６３を有する。アドレスバス信号選択部６１はＣ
ＰＵ２のアドレスバスとホスト装置２０のアドレスバス
のどちらをＦＲＯＭ３のアドレスバスに接続するかを選
択するするものであり、通常ＣＰＵアドレスバスが選択
されてＦＲＯＭ３のアドレスバスに接続され、ホスト装
置２０からの切換信号によりコネクタ７からのホストア
ドレスバスが選択されてＦＲＯＭ３のアドレスバスに接
続される。デ−タバス信号選択部６２はＣＰＵ２のデ−
タバスとホスト装置２０のデ−タバスのどちらをＦＲＯ
Ｍ３のデ−タバスに接続するかを選択するするものであ
り、通常ＣＰＵデ−タバスが選択されてＦＲＯＭ３のデ
−タバスに接続され、ホスト装置２０からの切換信号に
よりコネクタ７からのホストデ−タバスが選択されてＦ
ＲＯＭ３のデ−タバスに接続される。制御バス信号選択
部６３はＣＰＵ２の制御バスとホスト装置２０の制御バ
スのどちらをＦＲＯＭ３の制御バスとＤＰ−ＲＡＭ５の
制御バスに接続するかを選択するするものであり、通常
はＣＰＵ制御バスが選択されているが、切換信号により
コネクタからのホスト制御バスが選択されてＦＲＯＭ制
御バスに接続される。また、ＦＲＯＭ３にプログラムを
書き込むときにデ−タバス信号選択部６２に方向制御入
力信号ＤＩＲを送り、書込み時にはホスト装置２０から
ＦＲＯＭ３方向に、ベリファイ時にはＦＲＯＭ３からホ
スト装置２０方向にデ−タバスを切り換える。
【００１６】上記のように構成された電子装置１のＦＲ
ＯＭ３にＣＰＵ２のプログラムを書き込むときは、電子
装置１のコネクタ７とホスト装置２０のコネクタ２４を
接続し、電子装置１とホスト装置２０を電気的に接続す
る。この状態でホスト装置２０のＣＰＵ２１は電子装置
１にＦＲＯＭ３に書き込みをすることを示す切換信号を
送る。電子装置１のバス制御部６はＦＲＯＭ３に書き込
みをすることを示す切換信号を受けると、アドレスバス
信号選択部６１はＦＲＯＭアドレスバスの接続をＣＰＵ
アドレスバスからホストアドレスバスに切り換え、デ−
タバス信号選択部６２はＦＲＯＭデ−タバスの接続をＣ
ＰＵデ−タバスからホストデ−タバスに切り換え、制御
バス信号選択部６３はＦＲＯＭ制御バスの接続をＣＰＵ
制御バスからホスト制御バスに切り換え、ＤＰ−ＲＡＭ
５に書き込みを行なわないように、通常はホスト制御バ
スに接続されているＤＰ−ＲＡＭ制御バスを非アクティ
ブにする。また、制御バス信号選択部６３はデ−タバス
信号選択部６２に方向制御入力信号ＤＩＲを送り、ホス
ト装置２０からＦＲＯＭ３方向にデ−タバスを切り換え
る。このようにしてホスト装置２０のＣＰＵ２１とＦＲ
ＯＭ３を接続することができ、ホスト装置２０のＣＰＵ
２１により電子装置１のＦＲＯＭ３にプログラムを書き
込むことができる。
ＯＭ３にＣＰＵ２のプログラムを書き込むときは、電子
装置１のコネクタ７とホスト装置２０のコネクタ２４を
接続し、電子装置１とホスト装置２０を電気的に接続す
る。この状態でホスト装置２０のＣＰＵ２１は電子装置
１にＦＲＯＭ３に書き込みをすることを示す切換信号を
送る。電子装置１のバス制御部６はＦＲＯＭ３に書き込
みをすることを示す切換信号を受けると、アドレスバス
信号選択部６１はＦＲＯＭアドレスバスの接続をＣＰＵ
アドレスバスからホストアドレスバスに切り換え、デ−
タバス信号選択部６２はＦＲＯＭデ−タバスの接続をＣ
ＰＵデ−タバスからホストデ−タバスに切り換え、制御
バス信号選択部６３はＦＲＯＭ制御バスの接続をＣＰＵ
制御バスからホスト制御バスに切り換え、ＤＰ−ＲＡＭ
５に書き込みを行なわないように、通常はホスト制御バ
スに接続されているＤＰ−ＲＡＭ制御バスを非アクティ
ブにする。また、制御バス信号選択部６３はデ−タバス
信号選択部６２に方向制御入力信号ＤＩＲを送り、ホス
ト装置２０からＦＲＯＭ３方向にデ−タバスを切り換え
る。このようにしてホスト装置２０のＣＰＵ２１とＦＲ
ＯＭ３を接続することができ、ホスト装置２０のＣＰＵ
２１により電子装置１のＦＲＯＭ３にプログラムを書き
込むことができる。
【００１７】しかし、一般的にＤＰ−ＲＡＭ５の容量は
ＦＲＯＭ３の容量と比較して圧倒的に小さいためにアド
レスバス信号数も少ない。したがってＦＲＯＭ３の全領
域を書込むためには、もともとのＤＰ−ＲＡＭ５の制御
のための信号数では足りず、不足する上位アドレス分の
信号をコネクタ７，２４に用意しなければならずコネク
タ７，２４のピン数が増加してしまう。
ＦＲＯＭ３の容量と比較して圧倒的に小さいためにアド
レスバス信号数も少ない。したがってＦＲＯＭ３の全領
域を書込むためには、もともとのＤＰ−ＲＡＭ５の制御
のための信号数では足りず、不足する上位アドレス分の
信号をコネクタ７，２４に用意しなければならずコネク
タ７，２４のピン数が増加してしまう。
【００１８】そこで、図３のブロック図に示すように、
電子装置１にＤＰ−ＲＡＭ５や制御回路９に送る機能信
号とＦＲＯＭ３に書き込みをするときの上位アドレス信
号を切り換える機能信号切換部８を設ける。そしてホス
ト装置２０のＣＰＵ２１はＦＲＯＭ３に書き込みをする
ことを示す切換信号を電子装置１に送ったときに、機能
信号を上位アドレス信号に切り換え、ホストアドレスバ
スを下位アドレス信号用とする。電子装置１の機能信号
切換部８はＦＲＯＭ３に書き込みをすることを示す切換
信号が送られると、通常は機能信号用の信号線を上位ア
ドレス信号用として切り換え、機能信号用の信号線から
送られる上位アドレス信号をバス制御部６に入力する。
そしてホストアドレスバスで送られる下位アドレス信号
をバス制御部６に入力する。
電子装置１にＤＰ−ＲＡＭ５や制御回路９に送る機能信
号とＦＲＯＭ３に書き込みをするときの上位アドレス信
号を切り換える機能信号切換部８を設ける。そしてホス
ト装置２０のＣＰＵ２１はＦＲＯＭ３に書き込みをする
ことを示す切換信号を電子装置１に送ったときに、機能
信号を上位アドレス信号に切り換え、ホストアドレスバ
スを下位アドレス信号用とする。電子装置１の機能信号
切換部８はＦＲＯＭ３に書き込みをすることを示す切換
信号が送られると、通常は機能信号用の信号線を上位ア
ドレス信号用として切り換え、機能信号用の信号線から
送られる上位アドレス信号をバス制御部６に入力する。
そしてホストアドレスバスで送られる下位アドレス信号
をバス制御部６に入力する。
【００１９】このようにして、もともとコネクタ７，２
４にアサインされている信号、例えばＤＰ−ＲＡＭ５の
割り込み要求信号やビジ−信号等に注目し、これらの信
号線を不足する上位アドレス用に切り換えて使用するこ
とにより、コネクタ７，２４のピン数を増加しないで済
ませることができる。
４にアサインされている信号、例えばＤＰ−ＲＡＭ５の
割り込み要求信号やビジ−信号等に注目し、これらの信
号線を不足する上位アドレス用に切り換えて使用するこ
とにより、コネクタ７，２４のピン数を増加しないで済
ませることができる。
【００２０】上記のように機能信号をアドレス信号に切
換て使用するためにホスト装置２０側の対応も大変であ
り、また必要なアドレス信号数よりも機能信号が少ない
場合は不足するアドレス信号用の信号線をコネクタ７，
２４に用意する必要がある。
換て使用するためにホスト装置２０側の対応も大変であ
り、また必要なアドレス信号数よりも機能信号が少ない
場合は不足するアドレス信号用の信号線をコネクタ７，
２４に用意する必要がある。
【００２１】そこで、図４に示すように、電子装置１に
バンクレジスタ１０を設け、バンクレジスタ１０で不足
する上位アドレス信号を発生させるようにしても良い。
この実施例の場合、ホスト装置２０はバンクレジスタ１
０に発生させたい上位アドレス値をライトしてバンクレ
ジスタ１０に上位アドレス信号を発生させてた後に、直
接アクセス可能な下位アドレス信号と組み合わせてＦＲ
ＯＭ３に書込みを行なう。また、上位アドレスを変更し
たい場合には、ホスト装置２０がバンクレジスタ１０に
デ−タを再セットすれば良い。
バンクレジスタ１０を設け、バンクレジスタ１０で不足
する上位アドレス信号を発生させるようにしても良い。
この実施例の場合、ホスト装置２０はバンクレジスタ１
０に発生させたい上位アドレス値をライトしてバンクレ
ジスタ１０に上位アドレス信号を発生させてた後に、直
接アクセス可能な下位アドレス信号と組み合わせてＦＲ
ＯＭ３に書込みを行なう。また、上位アドレスを変更し
たい場合には、ホスト装置２０がバンクレジスタ１０に
デ−タを再セットすれば良い。
【００２２】このように電子装置１にバンクレジスタ１
０を設けた場合、ホスト装置２０からバンクレジスタ１
０を制御しなければならないためにファ−ムウェアが複
雑になってしまう。そこで電子装置１に、図５に示すよ
うに、ＤＲＡＭインタフェ−ス変換部１１を設け、ＦＲ
ＯＭ３に書き込みをするときにはＤＲＡＭインタフェ−
スを用い、上位アドレス信号と下位アドレス信号をマル
チプレクスするようにするとアドレス信号数が不足する
ことを防ぐことができる。
０を設けた場合、ホスト装置２０からバンクレジスタ１
０を制御しなければならないためにファ−ムウェアが複
雑になってしまう。そこで電子装置１に、図５に示すよ
うに、ＤＲＡＭインタフェ−ス変換部１１を設け、ＦＲ
ＯＭ３に書き込みをするときにはＤＲＡＭインタフェ−
スを用い、上位アドレス信号と下位アドレス信号をマル
チプレクスするようにするとアドレス信号数が不足する
ことを防ぐことができる。
【００２３】なお、上記各実施例は電子装置１のＣＰＵ
２とホスト装置２０のＣＰＵ２１をＤＰ−ＲＡＭ５を介
してインタ−フェイスする場合について説明したが、デ
ュアルポ−トのレジスタでも良く、またＤＰ−ＲＡＭと
レジスタがＬＳＩに内蔵されていても良い。
２とホスト装置２０のＣＰＵ２１をＤＰ−ＲＡＭ５を介
してインタ−フェイスする場合について説明したが、デ
ュアルポ−トのレジスタでも良く、またＤＰ−ＲＡＭと
レジスタがＬＳＩに内蔵されていても良い。
【００２４】
【発明の効果】この発明は以上説明したように、電子装
置のＦＲＯＭにＣＰＵのプログラムを書き込むとき、電
子装置のバス制御部はＦＲＯＭアドレスバスの接続をＣ
ＰＵアドレスバスからホストアドレスバスに切り換え、
ＦＲＯＭデ−タバスの接続をＣＰＵデ−タバスからホス
ト装置デ−タバスに切り換え、ＦＲＯＭ制御バスの接続
をＣＰＵ制御バスからホスト装置制御バスに切り換え
て、ホスト装置のＣＰＵとＦＲＯＭを接続するようにし
たから、電子装置に実装したＦＲＯＭにホスト装置のＣ
ＰＵでプログラムを書き込んだり書き換えたりすること
ができる。
置のＦＲＯＭにＣＰＵのプログラムを書き込むとき、電
子装置のバス制御部はＦＲＯＭアドレスバスの接続をＣ
ＰＵアドレスバスからホストアドレスバスに切り換え、
ＦＲＯＭデ−タバスの接続をＣＰＵデ−タバスからホス
ト装置デ−タバスに切り換え、ＦＲＯＭ制御バスの接続
をＣＰＵ制御バスからホスト装置制御バスに切り換え
て、ホスト装置のＣＰＵとＦＲＯＭを接続するようにし
たから、電子装置に実装したＦＲＯＭにホスト装置のＣ
ＰＵでプログラムを書き込んだり書き換えたりすること
ができる。
【００２５】また、電子装置に機能信号切換部を設け、
通常はホスト装置から電子装置に送る機能信号用の信号
線をＦＲＯＭに書き込みをするときに上位アドレス信号
用として切り換え、機能信号用の信号線から送られる上
位アドレス信号をバス制御部に入力し、ホストアドレス
バスで送られる下位アドレス信号をバス制御部に入力す
ることにより、コネクタの信号線を少なくすることがで
きる。
通常はホスト装置から電子装置に送る機能信号用の信号
線をＦＲＯＭに書き込みをするときに上位アドレス信号
用として切り換え、機能信号用の信号線から送られる上
位アドレス信号をバス制御部に入力し、ホストアドレス
バスで送られる下位アドレス信号をバス制御部に入力す
ることにより、コネクタの信号線を少なくすることがで
きる。
【００２６】また、電子装置にバンクレジスタを設け、
バンクレジスタで不足する上位アドレス信号を発生させ
た後に、直接アクセス可能な下位アドレス信号と組み合
わせてＦＲＯＭに書込みを行なうようにしても、コネク
タの信号線を少なくすることができる。
バンクレジスタで不足する上位アドレス信号を発生させ
た後に、直接アクセス可能な下位アドレス信号と組み合
わせてＦＲＯＭに書込みを行なうようにしても、コネク
タの信号線を少なくすることができる。
【００２７】さらに、電子装置にＤＲＡＭインタフェ−
ス変換部を設け、ＦＲＯＭに書き込みをするときにはＤ
ＲＡＭインタフェ−スを用い、上位アドレス信号と下位
アドレス信号をマルチプレクスすることにより、アドレ
ス信号数が不足することを防ぐこともできる。
ス変換部を設け、ＦＲＯＭに書き込みをするときにはＤ
ＲＡＭインタフェ−スを用い、上位アドレス信号と下位
アドレス信号をマルチプレクスすることにより、アドレ
ス信号数が不足することを防ぐこともできる。
【図１】この発明の実施例の構成を示すブロック図であ
る。
る。
【図２】上記実施例のバス制御部の構成を示すブロック
図である。
図である。
【図３】第２の実施例の構成を示すブロック図である。
【図４】第３の実施例の構成を示すブロック図である。
【図５】第４の実施例の構成を示すブロック図である。
１ 電子装置 ２ ＣＰＵ ３ フラッシュＲＯＭ（ＦＲＯＭ） ４ ＲＡＭ ５ デュアルポ−トＲＡＭ（ＤＰ−ＲＡＭ） ６ バス制御部 ７ コネクタ ８ 機能信号切換部 １０ バンクレジスタ １１ ＤＲＡＭインタフェ−ス変換部 ２０ ホスト装置 ２１ ＣＰＵ ２２ ＲＯＭ ２３ ＲＡＭ ２４ コネクタ
Claims (4)
- 【請求項１】 ＣＰＵとプログラムを記憶するフラッシ
ュＲＯＭとホスト装置に接続するためのコネクタとを有
し、ホスト装置とはデュアルポ−トメモリによりインタ
フェ−スされる電子装置において、コネクタを介してホ
スト装置からフラッシュＲＯＭへ書き込みをするとき
に、フラッシュＲＯＭアドレスバスをＣＰＵアドレスバ
スからホストアドレスバスに切り換え、フラッシュＲＯ
Ｍデ−タバスをＣＰＵデ−タバスからホストデ−タバス
に切り換え、フラッシュＲＯＭ制御アスをＣＰＵ制御バ
スからホスト制御バスに切り換えるバス制御手段を有す
ることを特徴とする電子装置。 - 【請求項２】 フラッシュＲＯＭへ書き込みをするとき
に、上記コネクタに接続されている信号線をフラッシュ
ＲＯＭへのアドレス信号線に切換る機能信号切換手段を
有する請求項１記載の電子装置。 - 【請求項３】 上記ホスト装置からコネクタを介して制
御可能なバンクレジスタを持ち、フラッシュＲＯＭの書
き換えのときに、ホスト装置はバンクレジスタに上位ア
ドレスを書き込む請求項１記載の電子装置。 - 【請求項４】 ＤＲＡＭ用インタフェ−ス信号を通常バ
スインタフェ−ス信号に変換するＤＲＡＭ用インタフェ
−ス手段を有し、フラッシュＲＯＭを書き換えるときに
ＤＲＡＭインタフェ−スを用い、上位アドレスと下位ア
ドレスをマルチプレクスする請求項１記載の電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20769896A JPH1040209A (ja) | 1996-07-19 | 1996-07-19 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20769896A JPH1040209A (ja) | 1996-07-19 | 1996-07-19 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1040209A true JPH1040209A (ja) | 1998-02-13 |
Family
ID=16544094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20769896A Pending JPH1040209A (ja) | 1996-07-19 | 1996-07-19 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1040209A (ja) |
-
1996
- 1996-07-19 JP JP20769896A patent/JPH1040209A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041012 |