KR102306084B1 - 클럭 디바이더 디바이스 및 그 방법 - Google Patents

클럭 디바이더 디바이스 및 그 방법 Download PDF

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Abstract

클럭 디바이더를 실행하기 위한 방법은, 프로세서 코어[114]에서 전압 강하를 검출하는 것에 응답하여[408], 전송 게이트 멀티플렉서[210]에 입력 클럭 신호를 제공하여 2개의 스트레치-인에이블 신호 중 하나를 선택하는 단계를 포함한다. 일부 실시예에서, 2개의 스트레치-인에이블 신호 중 하나를 선택하는 단계는 코어 클럭 인에이블 신호의 세트를 클럭 디바이더 회로[202]에 입력하는 단계, 및 스트레치-인에이블 신호를 생성하기 위해 코어 클럭 인에이블 신호의 세트를 변경하는 단계를 포함한다. 출력 클럭 신호는 선택된 스트레치-인에이블 신호에 기초하여 생성된다.

Description

클럭 디바이더 디바이스 및 그 방법
집적 회로(IC) 마이크로 프로세서 디바이스와 같은 데이터 프로세싱 디바이스는 단일 반도체 다이에서 제조된 다수의 데이터 서브시스템을 포함할 수 있다. 예를 들어, IC 마이크로 프로세서 디바이스는 중앙 처리 유닛 외에 메모리 인터페이스 서브시스템 및 그래픽 가속 서브시스템을 포함할 수 있다. 각각의 데이터 서브시스템은 데이터 프로세서로 동작할 수 있으며, 이질적인 작동 주파수 제한을 포함할 수 있다. 그러므로, 각각의 데이터 서브시스템이 다른 데이터 서브시스템의 주파수와 다를 수 있는 각각의 주파수에서 동작하도록 구성되면, 마이크로 프로세서 디바이스의 계산 성능이 전형적으로 향상된다. 또한, 특정 데이터 서브시스템의 동작 주파수가 데이터 서브시스템이 계속 동작하는 동안 효율적으로 변경될 수 있으면 유익할 수 있다. 예를 들어, 마이크로 프로세서는 데이터 서브시스템에 제공되는 클럭 신호의 주파수를 변경하는 것에 의해 능동 또는 공칭 전력 동작 모드와 저전력 동작 모드 사이에서 데이터 서브시스템을 전환할 수 있다.
본 발명은 첨부된 도면을 참조하여 당업자에게 더욱 잘 이해될 수 있고, 그 많은 특징 및 이점이 명백해질 수 있다. 상이한 도면에서 동일한 도면 부호의 사용은 유사하거나 동일한 항목을 나타낸다.
도 1은 적어도 일부 실시예에 따른 클럭 디바이더(clock divider)를 이용하는 프로세싱 시스템의 블록도.
도 2는 일부 실시예에 따른 도 1의 프로세서 코어의 일부의 블록도.
도 3은 일부 실시예에 따른 다양한 클럭 신호의 파형도.
도 4는 일부 실시예에 따른 클럭 신호를 생성하도록 사용되는 인에이블 신호(enable signal)를 조정하는 것에 의해 전압 드룹(voltage droop)에 응답하여 프로세서에서 클럭 신호를 조정하는 방법의 흐름도.
도 1 내지 도 4는 예를 들어 프로세서에서 전력 모드에서의 변화와 관련된 클럭 램프 업 및 다운(clock ramp up and down)을 지원하기 위한 클럭 디바이더를 실행하기 위한 기술을 개시한다. 클럭 디바이더는 클럭 램프 업/다운을 위해 분주된 클럭을 제어하도록 멀티플렉서와 함께 캐스케이드된 플립 플롭(cascaded flip flop)을 사용하여 구축될 수 있다. 그러나, 클럭 경로에서 플롭의 추가는 지터(jitter)를 증가시킬 수 있으며, 이러한 것은 프로세서의 적어도 하나의 모듈에 인가될 수 있는 최대 클럭 주파수(Fmax)에 영향을 미칠 것이다. 따라서, 일부 실시예에서, 클럭 디바이더 회로는 클럭 신호(ClkIn)가 2개의 인에이블(CKGEN_EnableA 및 CKGEN_EnableB) 입력 사이를 고르는 선택 신호로서 작용하는 전송 게이트 멀티플렉서(mux)를 포함한다. 클럭 제수(clock divisor)는 인에이블 입력에 인가된 CKGEN_EnableA 및 CKGEN_EnableB 비트를 변조하는 것에 의해 예를 들어 0.5 디바이더 증분(예를 들어, 1.0, 1.5, 2.0, 2.5 등)으로 조정될 수 있다. 클럭 디바이더는 임계 그래뉼래리티(threshold granularity)(예를 들어, 0.5 디바이더 증분)로 클럭 분주(clock divide)를 수행하는 것에 의해, 클럭 디바이더는 CC6 진입/퇴장(entry/exit) 및 스캔 시프트 리셋 진입/퇴장 동안 보다 느린 클럭 램프 업/다운을 지원한다. 클럭 디바이더에 의해 인에이블되는 클럭 주파수의 느린 램프 업/다운은 차례로 종종 di/dt로서 본 명세서에서 언급되는 공급 전류의 급격한 변화와 연관된 문제점의 완화를 제공한다.
클럭 디바이더는 또한 전력 공급 드룹을 검출하는 것에 의해 트리거되는 스트레치 어서트 상태 신호(stretch assertion signal)(즉, StretchEn)를 수신할 때 코어 클럭 인에이블 신호의 기존의 인에이블 스트림을 변경하는 것에 감소된 대기 시간으로 클럭 스트레칭을 인에이블한다. 동작시에, CKGEN_EnableA 및 CKGEN_EnableB 비트는 클럭 주파수에서의 스트레치를 강제하기 위해 StrEn 어서트 상태(전원 공급 드룹에 의해 트리거되는)에 의해 오버라이드될 수 있다. 또한, 일부 실시예에서, 클럭 디바이더는 듀티 사이클 조정을 가능하게 하기 위해 mux 내에 듀티 사이클 조정기를 포함한다. 듀티 사이클 조정기를 클럭 디바이더 내에 제공하는 것은 듀티 사이클 조정을 지원하도록 추가 단계를 추가하는 것을 피하고, 이에 의해 지터를 감소시킨다.
도 1은 적어도 일부 실시예에 따른 클럭 디바이더를 이용하는 프로세싱 시스템(100)의 블록도를 도시한다. 도시된 예에서, 프로세싱 시스템(100)은 컴퓨터 컴플렉스(102)(또한 "코어 컴플렉스"로 공지됨), 캐시 계층(104), 메모리 컨트롤러(106), 및 사우스 브리지(southbridge)(108)를 포함한다. 컴퓨터 컴플렉스(102)는 예를 들어 도 1의 예에 도시된 4개의 프로세서 코어(111, 112, 113, 114)와 같은 복수의 프로세서 코어를 포함한다. 프로세서 코어는 중앙 처리 유닛(CPU) 코어, 그래픽 처리 유닛(GPU) 코어, 디지털 신호 프로세서(DSP) 코어, 또는 그 조합을 포함할 수 있다. 컴퓨터 컴플렉스(102)의 프로세서 코어의 수는 4보다 적거나 많을 수 있다는 것을 이해할 것이다.
메모리 컨트롤러(106)는 캐시 계층(104)과 시스템 메모리(110) 사이의 인터페이스로서 동작한다. 그러므로, 캐시 계층(104)에서 캐시될 데이터는, 전형적으로 "캐시 라인(cache line)"으로서 지칭되고 시스템 메모리(110)의 물리적 주소를 사용하여 어드레스되거나 또는 그렇지 않으면 메모리 계층에 위치되는 데이터의 블록으로서 조작된다. 캐시 라인은 캐시 계층(104)으로부터의 메모리 요청에 응답하여 메모리 컨트롤러(106)에 의해 시스템 메모리(110)로부터 액세스된다. 유사하게, 변형된 데이터를 포함하는 캐시 라인이 캐시 계층(104)으로부터 퇴거되고, 그러므로 시스템 메모리(110)에서 업데이트될 필요가 있을 때, 메모리 컨트롤러(106)는 이러한 라이트-백 프로세스(write-back process)를 관리한다. 사우스 브리지(108)는 캐시 계층(104), 메모리 컨트롤러(106), 및 프로세싱 시스템(100)의 하나 이상의 주변 장치(도시되지 않음)(예를 들어, 네트워크 인터페이스, 키보드, 마우스, 디스플레이 및 다른 입/출력 디바이스) 사이의 인터페이스로서 동작한다.
캐시 계층(104)은 캐시의 2개 이상의 레벨을 포함한다. 도시된 예에서, 캐시 계층(104)은 레벨 1(L1), 레벨 2(L2) 및 레벨 3(L3)의 3개의 캐시 레벨을 포함한다. L1에 대하여, 코어 컴플렉스(102)는 각각의 프로세싱 코어에 대해, 도 1에 도시된 바와 같이 프로세서 코어(111-114) 중 대응하는 프로세서 코어와 각각 연관된 L1 캐시(121, 122, 123, 124)로서 도시된 작은 프라이빗 캐시(private cache)를 시행한다. L2에 대하여, 코어 컴플렉스(102)는 각각의 프로세서 코어에 대해, 도 1에 또한 도시된 바와 같이 프로세서 코어(111-114)에 대응하는 L2 캐시(131, 132, 133, 134)로서 도시된 큰 프라이빗 캐시를 시행한다. L2 캐시(131-134)의 각각은 그 대응하는 프로세서 코어에 속하지만, 캐시 계층(104)은 L2 캐시(131-134) 사이의 일관성을 유지하도록 동작한다. L2 캐시(131-134)는 일부 실시예에서 직접 매핑되거나 또는 n-웨이 세트 연관 캐시일 수 있다. L3 캐시 레벨에 대해, 캐시 계층(104)은, 코어 컴플렉스(102)의 프로세서 코어에 의해 공유되고, 그러므로 적어도 L2 캐시(131-134)에 의해 공유되는 L3 캐시(140)를 시행한다. L3 캐시(140)의 컴포넌트는 적어도 하나의 레벨 시프터(142)를 포함하지만 이에 한정되지 않는다. 일부 실시예에서, 도 3에 도시된 바와 같이, L3 캐시(140)는 프로세서 코어(111-114)가 상이한 주파수 및/또는 전압을 가질 때와 같이, 프로세싱 코어 당 하나의 레벨 시프터(142)를 포함한다.
도 1에 도시된 바와 같이, 4개의 프로세서 코어(111, 112, 113, 114)(예를 들어, 프로세서 코어(114))는 클럭 메시(154)(또한 "메시 클럭(mesh clock)" 또는 "클럭 트리(clock tree)"), 디지털 주파수 합성 로직(DFS)(164), CKGEN 로직(174) 및 이산 푸리에 변환(DFT) 로직(184)을 포함한다. 프로세서 코어(114)는 일반적으로 전자 디바이스를 대신하여 동작을 수행하기 위한 명령의 세트(예를 들어, 컴퓨터 프로그램)를 실행하도록 구성된다. 명령의 세트를 실행하기 위해, 프로세서 코어는 각각 동기 로직 요소, 로직 게이트, 및 다른 컴포넌트로 구성되는, 패치 상태, 디스패치 스테이지, 실행 유닛, 메모리 컨트롤러, 입력/출력 인터페이스, 캐시 등과 같은 하나 이상의 모듈을 포함한다. 프로세서 코어(114)는 하나 이상의 클럭 신호를 사용하여 이들 컴포넌트의 동작을 동기화한다. 일부 실시예에서, 프로세서 코어(114)는 L3 캐시로부터 클럭 신호의 동기화된 버전을 수신하고, 클럭 메시(154)는 클럭 신호의 다양한 버전을 프로세서 코어(114)의 다양한 컴포넌트에 분배한다.
L3 캐시(140)의 레벨 시프터(142)는 P-상태 클럭을 CKGEN 로직(174)에 제공한다. CKGEN 로직(174)은 프로세서 코어(114)의 클럭 속도 및 전력 모드 변경(예를 들어, C-상태 변화)으로부터 초래되는 공급 전류의 급격한 변화(즉, di/dt 이벤트)와 연관된 문제를 관리한다. 일부 실시예에서, DFS(164)는 C-상태 및 스캔 시프트 리셋 거동을 관리하기 위한 2-상 DFS이다. DFS(164)는 C-상태 진입 및 퇴장을 위한 클럭 램프 업 또는 다운, 스캔 시프트 리셋을 위한 클럭 분할 및 드룹을 위한 2-상 스트레치와 같은 동작을 포함하는 프로세서 코어(114)의 다양한 모듈에 대한 클럭 분주를 수행한다. 도 2와 관련하여 더 논의된 바와 같이, 각각의 DFS(164)는 각각의 프로세서 코어에 클럭 램프, 제산 및 스트레치의 독립적인 제어를 제공하는 클럭 디바이더 회로 및 듀티 사이클 조정기를 더 포함한다.
적어도 하나의 실시예에서, 프로세서 코어(111, 112, 113, 114)는 클럭 주파수를 부드럽게 램프 업시켜, 스캔 시프트 리셋 동안 및 C-상태에 진입 및 퇴장 시에 di/dt 문제를 방지한다. 고주파수로 직접 스위칭하는 것은 전력 드로우 및 연관된 di/dt 문제에서 큰 변화를 유발할 것이다. 특히, 프로세서 코어(114)를 파워 업할 때, 스캔 시프트 주파수 전력은 전력 접속이 부드러워야 하는 정도이다(예를 들어, 오프 전력으로부터 최대 전력까지 100㎱ 이상). 예를 들어, CC6 퇴장(즉, 주어진 저전력 모드로부터 퇴장) 동안, 코어 클럭은 오프(OFF) 상태로부터 최대 주파수로 스위칭된다. DFS(164)에서의 클럭 디바이더 회로는 큰 제수로 시작하여 제수를 점차적으로 감소시키는 것에 의해 클럭 주파수를 느리게 램프 업시킨다. 따라서, 출력 클럭 신호의 주파수는 제수에 따라 변한다. 유사하게, CC6 진입 동안, DFS(164)는 낮은 제수로 시작하여 제수를 점차적으로 램핑(ramping)시킴으로써 유사한 방식으로 코어 클럭을 램핑시킨다. 다른 실시예에서, 스캔 시프트 리셋으로 스위칭하는 것은 또한 CC6 진입 및 퇴장과 유사한 방식으로 코어 클럭을 램프 다운/업한다.
일부 실시예에서, 전력 공급으로부터의 전력 드로우에서의 변화에 의해 생성된 전력 공급 드룹은 특정 주파수에 대해 요구되는 프로세서(111, 112, 113, 114)를 동작 시키는데 필요한 최대 클럭 주파수(Fmax)의 저하 또는 전압(예를 들어, 전압 식별, Vid)의 증가를 야기한다. 전압 드룹의 영향은 전력 공급 드룹의 검출시에 클럭을 스트레칭하는 것에 의해 감소될 수 있다. 따라서, 특정 임계 양만큼 강하된 프로세서 코어(114)에서의 하나 이상의 위치에서의 공급 전압을 검출하는 것에 응답하여, 스트레치 제어 모듈(도시되지 않음)은, 클럭 신호가 "스트레칭"되어야 하거나 또는 전압 드룹에 응답하여 감소된 그 주파수를 가지는 신호로 생성되는 스트레치 신호를 생성한다. 예를 들어, 드룹 검출기 회로로부터 스트레치 어서트 상태 신호(즉, StretchEn)를 수신할 때, DFS(164)는 클럭 신호를 스트레칭하고, 이에 의해 검출된 전압 드룹에 응답하여 클럭 신호의 주파수를 변화시킨다. 수행된 클럭 스트레칭은 전력 드로우를 감소시키고, 이에 의해 드룹을 감소시키며, 프로세서에서의 로직이 다음 클럭 에지 전에 더욱 많은 시간 안정화되는 것을 가능하게 한다. 클럭 경로에서 프로세스 변화에 의해 도입된 듀티 사이클 압축은 Fmax에 영향을 미친다. 따라서, 위상 타이밍 경로는 클럭의 듀티 사이클에 민감하다. 일부 실시예에서, DFS(164)는 실리콘에서 듀티 사이클을 변조하는 퓨즈-제어 듀티 사이클 조정기(fuse-controlled duty cycle adjuster)를 더 포함한다.
도 2는 일부 실시예에 따른, 도 1의 프로세서 코어(114)의 일부(200)의 블록도를 도시한다. 부분(200)은, 듀티 사이클 조정기(204), 및 클럭 신호(ClkIn)가 2개의 인에이블 입력 사이를 고르는 선택 신호로서 작용하는 전송 게이트 멀티플렉서(mux)(210)를 더 포함하는 클럭 디바이더 회로(202)를 포함한다. 클럭 디바이더 회로(202)는 래치(212, 222, 232), OR 게이트(242, 252), AND 게이트(262, 272), 듀티 사이클 조정기(204), 및 전송 게이트 멀티플렉서(mux)(210)를 포함한다. 도 1에 대해 전술한 바와 같이, 프로세서 코어(114)는 L3 캐시(140)의 레벨 시프터(142)로부터 P-상태 클럭 주파수(예를 들어, ClkIn 및 ClkX)를 수신한다. 코어 클럭(CCLK) 인에이블 신호(CKGEN_EnableA 및 CKGEN_EnableB)는 DFS(164)에서의 상승 에지 플롭에 대한 셋업 시간을 충족시키도록 CKGEN(예를 들어, 도 1의 CKGEN(174))에서의 상승 에지 플롭으로부터 구동된다. DFS(164)의 래치(206, 208)는 각각 CKGEN_EnableA 및 CKGEN_EnableB 신호를 수신하고 이에 작용한다. 래치(206)는 인에이블 신호(CKGEN_EnableA)를 수신하기 위한 데이터 입력, 클럭 신호(ClkX)를 수신하기 위한 클럭 입력, 및 출력을 포함한다. 래치(208)는 인에이블 신호(CKGEN_EnableB)를 수신하는 데이터 입력, 클럭 신호(ClkX)를 수신하기 위한 클럭 입력, 및 출력을 포함한다.
동작시에, 스트레치 어서트 상태 신호(즉, StretchEn)는 2개의 스트레치-인에이블(stretch-enable) EN 신호(즉, Str_ENA, Str_ENB) 사이를 고르는 클럭 스트레칭을 인에이블하기 위해 전력 공급 드룹의 검출시에 어서트된다. 0.5 증분(예를 들어, 1.0, 1.5, 2.0, 2.5 등)으로의 임의의 클럭 분할은 EN 비트를 변조하는 것에 의해 달성될 수 있다. StretchEn 신호를 수신하면, StrEn 어서트 상태는 CKGEN_EnableA 및 CKGEN_EnableB 비트를 오버라이드하여 단일 사이클 동안 100% 스트레치를 강제한다. 시스템은 StretchEn이 높아질 때 CKGEN_EnableA = 1 및 CKGEN_EnableB = 0이도록 설계된다. 클럭 디바이더 회로(202)는 0.5 그래뉼래리티(1.0, 1.5, 2.0, 2.5 등)로 클럭 분주를 수행하는 것에 의해 CC6 진입/퇴장 및 스캔 시프트 리셋 진입/퇴장 동안 클럭 램프 업/램프 다운을 지원한다. 따라서, 클럭 디바이더 회로(202)는 클럭(즉, ClkX)이 2개의 EN 입력(및 2개의 EN 입력을 제어하는 연관 로직) 사이를 고르는 선택으로서 작용하는 전송 게이트 mux(210)를 구성한다. 클럭 디바이더 회로(202)에 의해 인에이블된 클럭 주파수의 느린 램프 업/다운은 di/dt 완화를 제공한다.
클럭 디바이더 회로(202)는 최종 EN 입력을 mux(210)에 제공하는 듀티 사이클 조정기(204)를 또한 포함한다. 출력(즉, ClkOutX)에서의 상승 에지 레이트(rising edge rate) 및 하강 에지 레이트(falling edge rate)는 전송 게이트를 구동하는 인버터의 p-채널 전계-효과 트랜스미션 게이트(pFET) 및 n-채널 전계-효과 트랜지스터(pFET) 세기를 독립적으로 변화시키는 것에 의해 동작 동안 조정될 수 있다. 퓨즈/JTAG 비트(즉, ENN[6:0], ENP[6:0])를 사용하는 pFET 및 nFET 세기의 독립적인 제어는 실리콘 주파수를 향상시키거나 실리콘에서의 위상 경로 여백(phase path margin)을 테스트하기 위해 듀티 사이클 변조를 가능하게 한다. 듀티 사이클 조정기(204)를 클럭 디바이더 회로(202) 내에 위치시키는 것은 듀티 사이클 조정을 지원하는 스테이지를 추가하는 것을 피하고, 이에 의해 지터를 감소시킨다.
도 3은 일부 실시예에 따른 다양한 클럭 신호의 파형도(300)를 도시한다. 특히, 파형도(300)는 1만큼 클럭 분할을 위한 파형을 나타내며 그 다음에 스트레칭된다. 도시된 예에서, 시간(302)과 후속 시간(304) 사이에, StrEn 신호는 무효 상태에 있으며, 프로세서 코어(114)에서 전압 드룹이 검출되지 않았다는 것을 나타낸다. 따라서, 시간(302)과 시간(304) 사이에, 클럭 신호 출력(ClkOutX)의 주파수는 클럭 디바이더 회로(202)에 의해서만 결정되며, 클럭 디바이더 회로는 1만큼 분주된 입력 클럭 신호(즉, CLK)의 주파수와 동일한 주파수를 가지도록 ClkOutX를 생성한다.
시간(304)에서, StrEn 신호가 어서트되어, 프로세서 코어(114)에서의 전압 드룹을 나타낸다. 이에 응답하여, ClkOutX의 주파수는 2개의 인에이블(EN) 입력(즉, Str_ENA, Str_ENB)에 의해 제어된다. 클럭 디바이더 회로(202)는 시간(304) 전에 그 주파수에 비해 ClkOutX의 주파수를 100%만큼 감소시키고, 이에 의해 전압 드룹에 대해 조정한다. 도 3에 도시된 ClkOutX에 대한 단일의 감소된 클럭 주기 후에, StrEn이 높게 유지될 수 있더라도 ClkOutX는 CLK와 동일한 주파수로 복귀한다. 일부 실시예에서, CLK 입력은 StrEn이 높게 유지되면 본 발명에 포함되지 않은 다른 수단에 의해 스트레칭된다. 이러한 방식으로, ClkOutX는 CLK를 스트레칭하는 시스템에서 제공될 수 있는 것보다 더욱 신속하게 스트레칭된다.
도 4는 적어도 하나의 실시예에 따른 프로세서 코어에서 전압 드룹을 검출하는 것에 응답하여 클럭 신호의 주파수를 조정하는 방법(400)의 흐름도를 도시한다. 설명의 목적을 위해, 방법(400)은 도 1의 프로세서 코어(114) 및 도 2의 클럭 디바이더 회로(202)에서의 예시적인 시행에 대해 관련하여 설명된다. 블록(402)에서, L3 캐시(140)에서 레벨 시프터(142)는 클럭 신호(ClkX)에 대한 공칭 주파수 설정을 제공한다. 블록(404)에서, CKGEN(174)은 DFS(164)에서 상승 에지 플롭에 대한 셋업 시간을 충족시키도록 CCLK 인에이블 신호(CKGEN_EnableA 및 CKGEN_EnableB)를 구동한다. 블록(406)에서, 드룹 검출기 회로는 그 공칭 주파수에 대해 낮은 주파수로 ClkX 클럭 신호를 설정하기 위한 스트레치 어서트 상태 신호(StretchEn)를 생성한다.
블록(408)에서, 드룹 검출기 회로는 전압 드룹이 존재하는지를 식별하도록 프로세서 코어(114)의 하나 이상의 포인트에서 전압을 모니터링한다. 그렇지 않으면, 드룹 검출기 회로는 무효 상태에서 StretchEn 신호를 유지한다. 이에 응답하여, 방법 흐름은 블록(410)으로 이동하고, DFS(164)는 CCLK 인에이블 신호(즉, CKGEN_EnableA 및 CKGEN_EnableB)에 기초하여 출력 클럭 신호를 생성한다. 방법 흐름은 그런 다음 드룹 검출기 회로가 프로세서 코어(114)에서 전압을 계속 모니터링함에 따라서 블록(408)으로 복귀한다.
블록(408)으로 돌아가서, 전압 드룹을 검출하는 것에 응답하여, 드룹 검출기 회로는 StretchEn 신호를 어서트한다. 이에 응답하여, 방법 흐름은 블록(412)으로 이동하고, 클럭 분주 회로(202)는 2개의 스트레치-인에이블 EN 신호(즉, Str_ENA, Str_ENB)에 기초하여 출력 클럭 신호를 생성하고, 그러므로 더욱 느린 주파수에서 출력 클럭 신호를 생성한다. 입력 클럭 신호는 EN 비트들을 변조하는 것에 의해 0.5 증분(예를 들어, 1.0, 1.5, 2.0, 2.5 등)의 그래뉼래리티로 분주될 수 있다. 하나의 예에서, StretchEn 어서트 상태는 EN 비트를 오버라이드하여 단일 사이클 동안 100% 스트레치를 강제한다. 따라서, 클럭 디바이더 회로(202)는 클럭(즉, ClkX)이 2개의 EN 입력(및 2개의 EN 입력을 제어하는 연관된 로직) 사이를 고르는 선택으로서 작용하는 전송 게이트 mux로서 동작한다. 클럭 디바이더 회로(202)에 의해 인에이블된 클럭 주파수의 느린 램프 업/다운은 dI/dT 완화를 제공한다.
방법 흐름은 블록(414 및 416)으로 진행하고, 드룹 검출기 회로는 프로세서 코어(114)에서의 전압이 그 공칭 레벨 또는 범위로 복귀되었는지 여부를 모니터링한다. 그렇지 않으면, 방법은 클럭 디바이더 회로(202)가 ClkIn 주파수에서 출력 클럭 신호(ClkOut)를 유지함에 따라서 블록(414)으로 복귀한다(ClkIn 자체는 블록(412)으로부터의 초기 클럭 스트레치가 효과를 가진 후에 클럭 디바이더 회로(202) 외부의 메커니즘에 의해 스트레칭될 수 있다). 블록(416)에서, 모니터링된 전압이 그 공칭 레벨 또는 범위로 복귀했다는 것을 드룹 검출기 회로가 식별하면, 방법 흐름은, 드룹 검출기 회로가 StretchEn 신호를 무효화하여, DFS(164)로 하여금 그 공칭 입력 주파수에서 출력 클럭 신호를 생성하도록 하는 블록(410)으로 진행한다.
일부 실시예에서, 전술한 기술의 특정 양태는 소프트웨어를 실행하는 프로세싱 시스템의 하나 이상의 프로세서에 의해 시행될 수 있다. 소프트웨어는 비일시적 컴퓨터 판독 가능 저장 매체에 저장되거나 그렇지 않으면 명백히 구현된 실행 가능 명령의 하나 이상의 세트를 포함한다. 소프트웨어는 하나 이상의 프로세서에 의해 실행될 때, 전술한 기술의 하나 이상의 양태를 수행하기 위해 하나 이상의 프로세서를 조작하는 명령 및 특정 데이터를 포함할 수 있다. 비일시적 컴퓨터 판독 가능 저장 매체는 예를 들어 자기 또는 광학 디스크 저장 디바이스, 플래시 메모리, 캐시, RAM(random access memory) 또는 다른 비휘발성 메모리 디바이스 또는 디바이스들과 같은 고체 상태 저장 디바이스를 포함할 수 있다. 비일시적 컴퓨터 판독 가능 저장 매체에 저장된 실행 가능 명령은 소스 코드, 어셈블리 언어 코드, 오브젝트 코드, 또는 하나 이상의 프로세서에 의해 해석되거나 또는 그렇지 않으면 실행 가능한 다른 명령 포맷일 수 있다.
일반적인 설명에서 위에 설명된 모든 활동 또는 요소가 요구되는 것은 아니며, 특정 활동이나 디바이스의 일부가 필요하지 않을 수 있으며, 전술한 것들에 추가하여 하나 이상의 추가 활동이 수행되거나 요소가 포함될 수 있다는 것에 유의하여야 한다. 또한, 활동이 나열되는 순서가 반드시 수행되는 순서와 다를 수 있다. 또한, 개념은 특정 실시예를 참조하여 기술되었다. 그러나, 당업자는 다음의 청구범위에 제시된 바와 같이 본 발명의 범위를 벗어남이 없이 다양한 변형 및 변경이 만들어질 수 있다는 것을 이해할 것이다. 따라서, 상세한 설명 및 도면은 제한적인 의미라기보다는 예시적인 것으로 간주되어야 하며, 이러한 모든 변경은 본 발명의 범위 내에 포함되는 것으로 의도된다.
이익, 다른 이점 및 문제에 대한 해결책이 특정 실시예들과 관련하여 상술되었다. 그러나 임의의 이익, 이점, 또는 문제에 대한 해결책이 일어나게 하거나 또는 더욱 현저하게 되는 이익, 이점, 문제에 대한 해결책, 및 임의의 특징(들)은 청구항의 일부 또는 전부의 중요하거나, 요구되거나, 또는 필수적인 요소로 해석되어서는 안된다. 아울러, 전술한 특정 실시예는, 개시된 요지가 본 발명의 교시의 이익을 갖는 당업자에게 자명한 상이하지만 등가의 방식으로 변경되고 실시될 수 있음에 따라서 단지 예시적인 것이다. 다음의 청구 범위에 기술된 것 이외의 본 명세서에 도시된 구성 또는 설계의 상세에 제한은 의도되지 않는다. 그러므로, 상기 개시된 특정 실시예는 변경되거나 변형될 수 있으며, 모든 이러한 변화는 개시된 요지의 범위 내에서 고려되는 것이 명백하다. 따라서, 본 명세서에서 추구되는 보호는 다음의 청구범위에 설명된 바와 같다.

Claims (18)

  1. 방법으로서,
    코어 클럭 인에이블 신호들의 세트를 클럭 디바이더 회로(clock divider circuit)에 입력하고 그리고 입력 클럭 신호를 상기 클럭 디바이더 회로의 전송 게이트 멀티플렉서에 입력하는 단계;
    프로세서 코어에서의 전압 강하를 검출하는 것에 응답하여, 2개의 스트레치-인에이블 신호들(stretch-enable signals) 중 하나를 선택하기 위한 선택 신호로서 작용하도록 상기 입력 클럭 신호에 시그널링하는 스트레치 어서트 신호(stretch assertion signal)를 클럭 디바이더 회로에 제공하는 단계; 및
    선택된 스트레치-인에이블 신호에 기초하여 출력 클럭 신호를 생성하는 단계를 포함하며,
    상기 선택된 스트레치-인에이블 신호는 코어 클럭 인에이블 신호들의 세트를 오버라이드(override)하여 출력 클럭 신호의 클럭 주파수에서 스트레치를 강제하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 스트레치-인에이블 신호들을 생성하도록 상기 코어 클럭 인에이블 신호들의 세트를 변경하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 코어 클럭 인에이블 신호들의 세트를 변경하는 단계는,
    상기 스트레치-인에이블 신호들을 생성하도록 클럭 디바이더 회로에서 상기 코어 클럭 인에이블 신호들의 세트를 논리적으로 조합하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제2항에 있어서,
    상기 프로세서 코어에서의 전압 강하를 검출한 후에, 상기 프로세서 코어에서 전압 증가를 검출하는 것에 응답하여, 상기 코어 클럭 인에이블 신호들의 세트에 기초하여 상기 출력 클럭 신호를 생성하도록 상기 스트레치 어서트 신호를 디어서트하는(deasserting) 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 출력 클럭 신호를 생성하는 단계는,
    제 1 주파수로부터 제 2 주파수로 상기 출력 클럭 신호의 주파수를 변화시키는 단계를 포함하며, 상기 제 2 주파수는 상기 제 1 주파수보다 작은 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    상기 프로세서 코어의 전압 강하를 검출한 후에, 상기 프로세서 코어에서 전압 증가를 검출하는 것에 응답하여, 상기 제 2 주파수로부터 제 3 주파수로 출력 클럭 신호의 주파수를 변경하는 단계를 더 포함하며, 상기 제 3 주파수는 상기 제 2 주파수보다 큰 것을 특징으로 하는 방법.
  7. 방법으로서,
    코어 클럭 인에이블 신호들의 세트를 생성하는 단계;
    상기 코어 클럭 인에이블 신호들의 세트를 클럭 디바이더 회로에 입력하는 단계;
    상기 코어 클럭 인에이블 신호들의 세트에 기초하여 제 1 주파수에서 제 1 출력 클럭 신호를 생성하는 단계;
    프로세서 코어에서 전압 강하를 검출하는 것에 응답하여, 2개의 스트레치-인에이블 신호들 중 하나를 선택하기 위한 선택 신호로서 작용하도록 입력 클럭 신호에 시그널링하는 스트레치 어서트 신호를 전송 게이트 멀티플렉서에 제공하는 단계; 및
    선택된 스트레치-인에이블 신호에 기초하여 제 2 출력 클럭 신호를 생성하는 단계를 포함하며,
    상기 선택된 스트레치-인에이블 신호는 코어 클럭 인에이블 신호들의 세트를 오버라이드(override)하여 제 2 출력 클럭 신호의 클럭 주파수에서 스트레치를 강제하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    상기 스트레치-인에이블 신호들을 생성하도록 상기 코어 클럭 인에이블 신호들의 세트를 변경하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제7항에 있어서,
    상기 프로세서 코어에서 전압 강하를 검출하는 것에 응답하여, 제 1 주파수로부터 제 2 주파수로 상기 제 2 출력 클럭 신호의 주파수를 변화시키는 단계를 더 포함하며, 상기 제 2 주파수는 상기 제 1 주파수보다 작은 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 전압 강하 이후에 프로세서 코어에서 전압 증가를 검출하는 것에 응답하여, 제 2 주파수로부터 제 3 주파수로 상기 제 2 출력 클럭 신호의 주파수를 변화시키는 단계를 더 포함하며, 상기 제 3 주파수는 상기 제 3 주파수보다 큰 것을 특징으로 하는 방법.
  11. 제7항에 있어서,
    상기 프로세서 코어에서의 전압 강하를 검출한 후에, 상기 프로세서 코어에서 전압 증가를 검출하는 것에 응답하여, 상기 코어 클럭 인에이블 신호들의 세트에 기초하여 상기 제 2 출력 클럭 신호를 생성하도록 상기 스트레치 어서트 신호를 디어서트하는(deasserting) 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 프로세서로서,
    프로세서 코어;
    상기 프로세서 코어에서 전압 강하를 검출하는 드룹 검출기 회로; 및
    코어 클럭 인에이블 신호들의 세트와 입력 클럭 신호를 수신하는 클럭 디바이더 회로를 포함하고,
    상기 클럭 디바이더 회로는 전압 강하를 검출하는 것에 응답하여, 2개의 스트레치-인에이블 신호들 중 하나를 선택하기 위한 선택 신호로서 작용하도록 상기 입력 클럭 신호에 시그널링하는 스트레치 어서트 신호를 수신하고,
    상기 클럭 디바이더 회로는 클럭 주파수에서 스트레치를 강제하도록 코어 클럭 인에이블 신호들의 세트를 오버라이딩함으로써, 선택된 스트레치-인에이블 신호에 기초하여 출력 클럭 신호를 생성하는 것을 특징으로 하는 프로세서.
  13. 제12항에 있어서,
    상기 클럭 디바이더 회로는, 2개의 스트레치-인에이블 신호들 중 하나를 선택하기 위한 전송 게이트 멀티플렉서를 더 포함하는 것을 특징으로 하는 프로세서.
  14. 제13항에 있어서,
    상기 클럭 디바이더 회로는 또한, 2개의 스트레치-인에이블 신호들을 생성하도록 상기 클럭 디바이더 회로에서 상기 코어 클럭 인에이블 신호들의 세트를 논리적으로 조합하는 것을 특징으로 하는 프로세서.
  15. 제12항에 있어서,
    상기 클럭 디바이더 회로는 또한, 상기 드룹 검출기 회로가 프로세서 코어에서 전압 강하를 검출하는 것에 응답하여 제 1 주파수로부터 제 2 주파수로 상기 출력 클럭 신호의 주파수를 변경하며, 상기 제 2 주파수는 상기 제 1 주파수보다 작은 것을 특징으로 하는 프로세서.
  16. 제15항에 있어서,
    상기 클럭 디바이더 회로는 또한,
    상기 드룹 검출기 회로가 전압 강하를 검출하는 것에 후속하여, 상기 프로세서 코어에서 전압 증가를 검출하는 것에 응답하여 제 2 주파수로부터 제 3 주파수로 출력 클럭 신호의 주파수를 변경하며, 상기 제 3 주파수는 상기 제 2 주파수 보다 큰 것을 특징으로 하는 프로세서.
  17. 제12항에 있어서,
    상기 클럭 디바이더 회로는, 상기 출력 클럭 신호의 상승 에지 레이트 또는 하강 에지 레이트 중 적어도 하나를 변화시키도록 구성된 듀티 사이클 조정기를 더 포함하는 것을 특징으로 하는 프로세서.
  18. 제17항에 있어서,
    상기 듀티 사이클 조정기는 적어도 하나의 세기 제어 인버터(strength controller inverter)를 포함하는 것을 특징으로 하는 프로세서.
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