CN110226148B - 时钟分频器装置及其方法 - Google Patents

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Abstract

一种用于实施时钟分频器的方法包括：响应于检测到处理器核心[114]处的电压降[408]，将输入时钟信号提供至传输门多路复用器[210]，用于在两个拉伸‑启用信号中的一个拉伸‑启用信号之间进行选择。在一些实施方案中，在两个拉伸‑启用信号中的所述一个拉伸‑启用信号之间进行选择包括将一组核心时钟启用信号输入至时钟分频器电路[202]中，并修改所述一组核心时钟启用信号以生成所述拉伸‑启用信号。基于所述所选择的拉伸‑启用信号生成输出时钟信号。

Description

时钟分频器装置及其方法
背景技术
相关技术的描述
例如集成电路(IC)微处理器装置的数据处理装置可以包括在单个半导体裸片处制造的大量数据子系统。例如，除了中央处理单元之外，IC微处理器装置还可以包括存储器接口子系统和图形加速子系统。每个数据子系统可以作为数据处理器操作，并且可以包括不同的操作频率限制。因此，如果每个数据子系统被配置成以可以与另一数据子系统的频率不同的相应频率操作，则通常会提高微处理器装置的计算性能。此外，如果在数据子系统继续操作的同时可以有效地改变特定数据子系统的操作频率，则会是有利的。例如，通过改变提供给所述数据子系统的时钟信号的频率，微处理器可以在有效或标称功率操作模式与低功率操作模式之间转换数据子系统。
附图说明
通过参考附图，可以更好地理解本公开，并且本公开的众多特征和优点对于本领域技术人员而言是显而易见的。在不同附图中使用相同的附图标记表示相似或相同的项目。
图1示出根据至少一些实施方案的利用时钟分频器的处理系统的框图。
图2示出根据一些实施方案的图1的处理器核心的一部分的框图。
图3示出根据一些实施方案的各种时钟信号的波形图。
图4是根据一些实施方案通过调节用于生成时钟信号的启用信号而响应于电压衰减来调节处理器处的时钟信号的方法的流程图。
具体实施方式
图1至图4公开了用于实施时钟分频器的技术，用于支持与例如处理器处的功率模式的变化相关联的时钟斜升和斜降。时钟分频器可以使用级联触发器和多路复用器构建，以控制时钟斜升/斜降的分频时钟。然而，在时钟路径中添加触发器可能会增加抖动，这将对可应用于处理器的至少一个模块的最大时钟频率(Fmax)产生影响。因此，在一些实施方案中，时钟分频器电路包括传输门多路复用器(mux)，其中时钟信号(ClkIn)用作在两个启用(CKGEN_EnableA和CKGEN_EnableB)输入之间进行挑选的选择信号。通过调制施加到启用输入的CKGEN_EnableA和CKGEN_EnableB位，可以例如0.5分频器增量(例如，1.0、1.5、2.0、2.5等)调节时钟因子。通过以阈值粒度(例如，0.5分频器增量)执行时钟分频，时钟分频器在CC6进入/退出和扫描移位复位进入/退出期间支持较慢的时钟斜升/斜降。由时钟分频器启用的时钟频率的缓慢斜升/斜降反过来能缓解与有时在本文中称为di/dt的电源电流的快速变化相关的问题。
在接收到通过检测到电源衰减触发的拉伸断言信号(即，StretchEn)后，时钟分频器还通过修改核心时钟启用信号的现有启用流来启用具有减少的等待时间的时钟拉伸。在操作中，CKGEN_EnableA和CKGEN_EnableB位可以被StrEn断言(由电源衰减触发)覆盖，以强制拉伸时钟频率。此外，在一些实施方案中，时钟分频器包括mux内的占空比调节器，以实现占空比调节。在时钟分频器内提供占空比调节器能避免增加额外的级来支持占空比调节，从而减少抖动。
图1示出根据至少一些实施方案的利用时钟分频器的处理系统100的框图。在所描绘的实例中，处理系统100包括计算复合体102(也称为“核心复合体”)、高速缓存层次结构104、存储器控制器106和南桥108。计算复合体102包括多个处理器核心，例如，图1的实例中描绘的四个处理器核心111、112、113、114。处理器核心可以包括中央处理单元(CPU)核心、图形处理单元(GPU)核心、数字信号处理器(DSP)核心或其组合。应理解，计算复合体102的处理器核心的数量可以少于或多于四个。
存储器控制器106作为高速缓存层次结构104与系统存储器110之间的接口操作。因此，要高速缓存在高速缓存层次结构104中的数据通常被操作为数据块，所述数据块被称为“高速缓存行”，并且使用系统存储器110的物理地址进行寻址或者以另外的方式位于存储器层次结构中。存储器控制器106响应于来自高速缓存层次结构104的存储器请求而从系统存储器110存取高速缓存行。同样，当含有修改数据的高速缓存行从高速缓存层次结构104中被逐出并因此需要在系统存储器110中更新时，存储器控制器106管理此回写过程。南桥108作为高速缓存层次结构104、存储器控制器106和处理系统100的一个或多个外围设备(未示出)之间的接口操作(例如，网络接口、键盘、鼠标、显示器和其它输入/输出装置)。
高速缓存层次结构104包括两个或更多个高速缓存级别。在所示实例中，高速缓存层次结构104包括三个高速缓存级别：1级(L1)、2级(L2)和3级(L3)。对于L1，核心复合体102为每个处理核心实施小的私有高速缓存，其被描绘为L1高速缓存121、122、123、124，每个高速缓存与如图1描绘的处理器核心111至114中的对应一个相关联。对于L2，核心复合体102为每个处理器核心实施更大的私有高速缓存，其分别被描绘为对应于处理器核心111至114的L2高速缓存131、132、133、134，也如图1所示。L2高速缓存131至134中的每一个对于其对应的处理器核心是私有的，但是高速缓存层次结构104操作用于维持L2高速缓存131至134之间的一致性。L2高速缓存131至134可以是直接映射的，或者在一些实施方案中是n路组关联高速缓存。对于L3高速缓存级别，高速缓存层次结构104实施L3高速缓存140，所述L3高速缓存由核心复合体102的处理器核心共享，并且因此至少由L2高速缓存131至134共享。L3高速缓存140的组件包括但不限于至少一个电平位移器142。在一些实施方案中，例如图3中所示，L3高速缓存140包括每个处理核心一个电平位移器142，例如当处理器核心111至114具有不同的频率和/或电压时。
如图1所示，四个处理器核心111、112、113、114中的每一个(例如，处理器核心114)包括时钟网154(也称为“网状时钟”或“时钟树”)、数字频率合成逻辑(DFS)164、CKGEN逻辑174和离散傅里叶变换(DFT)逻辑184。处理器核心114通常被配置成执行指令集(例如，计算机程序)以代表电子装置执行操作。为了执行指令集，处理器核心包括一个或多个模块，例如提取状态、调度级、执行单元、存储器控制器、输入/输出接口、高速缓存等，所述模块各自由同步逻辑元件、逻辑门和其它组件组成。处理器核心114使用一个或多个时钟信号来同步这些组件的操作。在一些实施方案中，处理器核心114从L3高速缓存接收时钟信号的同步版本，并且时钟网154将各种版本的时钟信号分配至处理器核心114的各种组件。
L3高速缓存140的电平位移器142向CKGEN逻辑174提供P-状态时钟。CKGEN逻辑174管理与由处理器核心114的时钟速度和功率模式改变(例如，C-状态改变)导致的供电电流快速改变(即，di/dt事件)相关联的问题。在一些实施方案中，DFS 164是用于管理C状态和扫描-位移复位行为的2相DFS。DFS 164对处理器核心114的各种模块执行时钟分频，包括例如用于C状态进入和退出的时钟斜升或斜降、用于扫描位移复位的时钟分频和用于衰减的两相拉伸的操作。如关于图2进一步讨论，每个DFS 164还包括时钟分频器电路和占空比调节器，所述DFS为每个处理器核心提供对时钟斜坡、分频和拉伸的独立控制。
在至少一个实施方案中，处理器核心111、112、113、114平缓地斜升时钟频率以防止在扫描位移复位期间以及进入和退出C-状态时的di/dt问题。直接切换到高频将导致功耗的大幅变化和相关的di/dt问题。具体地，当给处理器核心114加电时，扫描位移频率功率使得功率附着应该是平缓的(例如，从关闭到全功率为100ns或更多)。例如，在CC6退出(即，从给定的低功率模式退出)期间，核心时钟从OFF状态切换到全频率。DFS 164中的时钟分频器电路通过以大因子开始并逐渐减小因子来缓慢斜升时钟频率。因此，输出时钟信号的频率随着因子而改变。类似地，在CC6进入期间，DFS 164以类似的方式通过以低因子开始并逐渐斜升因子来斜升核心时钟。在其它实施方案中，切换到扫描位移复位还以与CC6进入和退出类似的方式斜降/斜升核心时钟。
在一些实施方案中，由电源的功耗改变产生的电源衰减导致最大时钟频率(Fmax)的降级或针对特定频率要求操作处理器111、112、113、114所需的电压的增加(例如，电压识别Vid)。通过在检测到电源衰减时拉伸时钟，可以降低电源衰减的影响。因此，响应于检测到处理器核心114中的一个或多个位置处的电源电压下降了指定的阈值量，拉伸控制模块(未示出)生成拉伸信号，生成拉伸信号是为了用信号表示时钟信号应该被“拉伸”，或其频率响应于电压衰减而降低。例如，在从衰减检测器电路接收到拉伸断言信号(即，StretchEn)后，DFS 164拉伸时钟信号，从而响应于检测到的电压衰减而改变时钟信号的频率。执行的时钟拉伸降低功耗，从而减少衰减，并允许处理器中的逻辑在下一个时钟沿之前有更多时间稳定。由时钟路径上的过程变化引入的占空比压缩会影响Fmax。因此，相位定时路径对时钟的占空比敏感。在一些实施方案中，DFS 164还包括熔丝控制的占空比调节器，所述占空比调节器调制硅中的占空比。
图2示出根据一些实施方案的图1的处理器核心114的部分200的框图。部分200包括时钟分频器电路202，所述时钟分频器电路还包括占空比调节器204和传输门多路复用器(mux)210，其中时钟信号(ClkIn)用作在两个启用输入之间进行挑选的选择信号。时钟分频器电路202包括锁存器212、222、232；或门242、252；与门262、272；占空比调节器204和传输门多路复用器(mux)210。如上文关于图1讨论，处理器核心114从L3高速缓存140的电平位移器142接收P状态时钟频率(例如，ClkIn和ClkX)。核心时钟(CCLK)启用信号(CKGEN_EnableA和CKGEN_EnableB)由CKGEN(例如，图1的CKGEN 174)中的上升沿触发器驱动，以满足DFS164中的上升沿触发器的设置时间。DFS 164的锁存器206和208分别接收CKGEN_EnableA和CKGEN_EnableB信号并作用于CKGEN_EnableA和CKGEN_EnableB信号。锁存器206包括用于接收启用信号CKGEN_EnableA的数据输入、用于接收时钟信号ClkX的时钟输入，以及输出。锁存器208包括用于接收启用信号CKGEN_EnableB的数据输入、用于接收时钟信号ClkX的时钟输入，以及输出。
在操作中，在检测到电源衰减时断言拉伸断言信号(即，StretchEn)以实现在两个拉伸-启用EN信号(即，Str_ENA、Str_ENB)之间进行挑选的时钟拉伸。可以通过调制EN位来实现以0.5增量(例如，1.0、1.5、2.0、2.5等)的任何时钟分频。在接收到StretchEn信号之后，StrEn断言会覆盖CKGEN_EnableA和CKGEN_EnableB位，以强制单循环拉伸100％。设计系统使得当StretchEn可以变高时，CKGEN_EnableA＝1并且CKGEN_EnableB＝0。通过以0.5粒度(1.0、1.5、2.0、2.5等)执行时钟分频，在CC6进入/退出期间和扫描位移复位进入/退出期间，时钟分频器电路202支持时钟斜升/斜降。因此，时钟分频器电路202配置传输门mux210，其中时钟(即，ClkX)用作在两个EN输入(以及控制两个EN输入的相关逻辑)之间进行挑选的选择。由时钟分频器电路202启用的时钟频率的缓慢斜升/斜降能提供di/dt缓解。
时钟分频器电路202还包括占空比调节器204，所述占空比调节器向mux 210提供最终的EN输入。在操作期间，通过独立地改变驱动传输门的逆变器的p沟道场效应晶体管(pFET)和n沟道场效应晶体管(nFET)的强度，可以调节输出处的上升和下降沿速率(即，ClkOutX)。使用熔丝/JTAG位(即，ENN[6：0]、ENP[6：0])独立控制pFET和nFET强度实现占空比调制，以改善硅频率或测试硅中的相位路径裕度。将占空比调节器204定位在时钟分频器电路202内能避免增加级来支持占空比调节，从而减少抖动。
图3示出根据一些实施方案的各种时钟信号的波形图300。具体地，波形图300示出了时钟除以1然后拉伸的波形。在所示的实例中，在时间302与随后的时间304之间，StrEn信号处于否定状态，指示在处理器核心114处未检测到电压衰减。因此，在时间302与时间304之间，仅通过时钟分频器电路202确定时钟信号输出ClkOutX的频率，其中所述时钟分频器电路生成频率等于输入时钟信号(即，CLK)除以1的频率的ClkOutX。
在时间304，断言StrEn信号，指示处理器核心114处的电压衰减。作为响应，通过两个启用EN)输入(即，Str_ENA、Str_ENB)控制ClkOutX的频率。时钟分频器电路202将ClkOutX的频率相对于其在时间304之前的频率减小100％，从而调节电压衰减。在图3中所示的ClkOutX的单个减少的时钟周期之后，即使StrEn可能保持为高，ClkOutX也会返回与CLK相同的频率。在一些实施方案中，如果StrEn保持为高，则通过本公开中未包括的其它方式来拉伸CLK输入。通过这种方式，ClkOutX的拉伸速度可以比拉伸CLK的系统所能提供的拉伸速度更快。
图4示出根据至少一个实施方案的响应于检测到处理器核心处的电压衰减来调节时钟信号的频率的方法400的流程图。出于描述的目的，关于图1的处理器核心114和图2的时钟分频器电路202处的实例实施来描述方法400。在框402处，L3高速缓存140处的电平位移器142提供时钟信号ClkX的标称频率设置。在框404处，CKGEN174驱动CCLK启用信号(CKGEN_EnableA和CKGEN_EnableB)以满足DFS 164中的上升沿触发器的设置时间。在框406处，衰减检测器电路生成拉伸断言信号StretchEn，用于将ClkX时钟信号设置为相对于其标称频率更低的频率。
在框408处，衰减检测器电路监视处理器核心114的一个或多个点处的电压，以识别是否存在电压衰减。如果不存在，则衰减检测器电路将StretchEn信号保持在否定状态。作为响应，方法流程移动到框410，并且DFS 164基于CCLK启用信号(即，CKGEN_EnableA和CKGEN_EnableB)生成输出时钟信号。接着，随着衰减检测器电路继续监视处理器核心114处的电压，方法流程返回到框408。
返回到框408，响应于检测到电压衰减，衰减检测器电路断言StretchEn信号。作为响应，方法流程移动到框412，并且时钟分频电路202基于两个拉伸-启用EN信号(即，Str_ENA、Str_ENB)生成输出时钟信号，从而以较慢频率生成输出时钟信号。通过调制EN位，可以0.5增量(例如，1.0、1.5、2.0、2.5等)的粒度对输入时钟信号进行分频。在一个实例中，StretchEn断言覆盖EN位以在单个循环中强制100％拉伸。因此，时钟分频器电路202作为传输门mux操作，其中时钟(即，ClkX)用作在两个EN输入(以及控制两个EN输入的相关逻辑)之间进行挑选的选择。由时钟分频器电路202启用的时钟频率的缓慢斜升/斜降能提供dI/dT缓解。
方法流程进行到框414和416，并且衰减检测器电路监视处理器核心114处的电压是否已经返回到其标称电平或范围。如果不是，则随着时钟分频器电路202将输出时钟信号ClkOut保持在ClkIn频率上(在来自框412的初始时钟拉伸已产生效果之后，ClkIn本身可以由时钟分频器电路202外部的机制拉伸)，所述方法返回到框414。如果在框416处，衰减检测器电路识别出所监视的电压已经返回到其标称电平或范围，则方法流程进行到框410，其中衰减检测器电路否定StretchEn信号，使得DFS 164返回到以其标称输入频率生成输出时钟信号。
在一些实施方案中，上文描述的技术的某些方面可以由执行软件的处理系统的一个或多个处理器实施。软件包括存储或以其它方式有形地体现在非暂时性计算机可读存储介质上的一个或多个可执行指令集。软件可以包括指令和某些数据，当由一个或多个处理器执行时，所述指令和数据操纵一个或多个处理器以执行上文描述的技术的一个或多个方面。非暂时性计算机可读存储介质可以包括例如磁盘或光盘存储装置，例如闪存的固态存储装置、高速缓存、随机存取存储器(RAM)，或其它一个或多个非易失性存储器装置等。存储在非暂时性计算机可读存储介质上的可执行指令可以呈源代码、汇编语言代码、目标代码或由一个或多个处理器解释或以其它方式可执行的其它指令格式。
应注意，并非需要一般描述中的上述所有动作或元素，可能不需要特定活动或装置的一部分，并且除了所描述的那些之外，还可以执行一个或多个其它活动或包括其它元素。此外，列出活动的顺序不一定是这些活动的执行顺序。而且，已经参考特定实施方案描述了这些概念。然而，本领域普通技术人员应认识到，在不脱离如所附权利要求所阐述的本公开的范围的情况下，可以进行各种修改和改变。因此，说明书和附图应视为说明性而非限制性意义，并且所有这些修改意图包括在本公开的范围内。
上文已经相对于特定实施方案描述了益处、其它优点和问题的解决方案。然而，益处、优点、问题的解决方案以及可能使任何益处、优点或解决方案发生或变得更加明显的任何特征不应被解释为任何或所有权利要求的关键、必需或必要特征。此外，上文公开的特定实施方案仅是说明性的，因为所公开的主题可以以受益于本文教导的本领域技术人员显而易见的不同但等效方式进行修改和实践。除了在所附权利要求中描述的之外，预期对于本文中所示的结构或设计的细节没有限制。因此显而易见的是，可以改变或修改上文公开的特定实施方案，并且所有这些变化都被认为在所公开的主题的范围内。因此，本文寻求的保护如所附权利要求中所阐述。

Claims (18)

1.一种方法，包括：
将一组核心时钟启用信号输入至时钟分频器电路中并且将输入时钟信号输入到所述时钟分频器电路的传输门多路复用器；
响应于检测到处理器核心处的电压降，将拉伸断言信号提供至所述时钟分频器电路，该拉伸断言信号向所述输入时钟信号发信号，以充当用于在两个拉伸-启用信号中的一个拉伸-启用信号之间进行选择的选择信号；以及
基于所述所选择的拉伸-启用信号生成输出时钟信号，其中所选择的拉伸-启用信号覆盖所述一组核心时钟启用信号，以强制拉伸所述输出时钟信号的时钟频率。
2.如权利要求1所述的方法，还包括：
修改所述一组核心时钟启用信号以生成所述拉伸-启用信号。
3.如权利要求2所述的方法，其中修改所述一组核心时钟启用信号包括：
在所述时钟分频器电路中逻辑组合所述一组核心时钟启用信号以生成所述拉伸-启用信号。
4.如权利要求2所述的方法，还包括：
在检测到所述处理器核心处的所述电压降之后，响应于检测到所述处理器核心处的电压增加，解除断言所述拉伸断言信号以基于所述一组核心时钟启用信号生成所述输出时钟信号。
5.如权利要求1所述的方法，其中生成所述输出时钟信号包括：
将所述输出时钟信号的频率从第一频率改变至第二频率，其中所述第二频率小于所述第一频率。
6.如权利要求5所述的方法，还包括：
在检测到所述处理器核心处的所述电压降之后，响应于检测到所述处理器核心处的电压增加，将所述输出时钟信号从所述第二频率修改至第三频率，其中所述第三频率大于所述第二频率。
7.一种方法，包括：
生成一组核心时钟启用信号；
将所述一组核心时钟启用信号输入至时钟分频器电路；
基于所述一组核心时钟启用信号生成第一频率的第一输出时钟信号；以及
响应于检测到处理器核心处的电压降，提供拉伸断言信号，该拉伸断言信号向传输门多路复用器处的输入时钟信号发信号，以充当用于在两个拉伸-启用信号中的一个拉伸-启用信号之间进行选择的选择信号；以及基于所述所选择的拉伸-启用信号生成第二输出时钟信号，其中所选择的拉伸-启用信号覆盖所述一组核心时钟启用信号，以强制拉伸所述输出时钟信号的时钟频率。
8.如权利要求7所述的方法，还包括：
修改所述一组核心时钟启用信号以生成拉伸-启用信号。
9.根据权利要求7所述的方法，还包括：
响应于检测到所述处理器核心处的所述电压降，将所述第二输出时钟信号的频率从所述第一频率改变为第二频率，其中，所述第二频率小于所述第一频率。
10.根据权利要求9所述的方法，其进一步包含：
响应于在所述电压降之后检测到所述处理器核心处的电压增加，将所述第二输出时钟信号的频率从所述第二频率改变为第三频率，其中所述第三频率大于所述第二频率。
11.根据权利要求7所述的方法，其进一步包含：
在检测到所述处理器核心处的所述电压降之后，响应于检测到所述处理器核心处的电压增加，解除断言所述拉伸断言信号以基于所述一组核心时钟启用信号生成所述第二输出时钟信号。
12.一种处理器，包括：
处理器核心；
衰减检测器电路，用于检测所述处理器核心处的电压降；
时钟分频器电路，用于接收一组核心时钟启用信号和输入时钟信号，所述时钟分频器电路用于响应于检测到所述电压降，接收拉伸断言信号，该拉伸断言信号向输入时钟信号发信号，以充当用于在两个拉伸-启用信号中的一个拉伸-启用信号之间进行选择的选择信号，其中所述时钟分频器电路还基于所选择的拉伸-启用信号通过覆盖所述一组核心时钟启用信号以强制拉伸时钟频率来生成输出时钟信号生成输出时钟信号。
13.如权利要求12所述的处理器，其中所述时钟分频器电路还包括：
传输门多路复用器，用于在所述两个拉伸-启用信号中的一个拉伸-启用信号之间进行选择。
14.如权利要求13所述的处理器，其中所述时钟分频器电路还用于：
在所述时钟分频器电路中逻辑组合所述一组核心时钟启用信号以生成所述两个拉伸-启用信号。
15.如权利要求12所述的处理器，其中所述时钟分频器电路还用于：
响应于所述衰减检测器电路检测到所述处理器核心处的电压降，将所述输出时钟信号的频率从第一频率改变至第二频率，其中所述第二频率小于所述第一频率。
16.如权利要求15所述的处理器，其中所述时钟分频器电路还用于：
在所述衰减检测器电路检测到电压降之后，响应于检测到所述处理器核心处的电压增加，将所述输出时钟信号从所述第二频率修改至第三频率，其中所述第三频率大于所述第二频率。
17.如权利要求12所述的处理器，所述时钟分频器电路还包括：
占空比调节器，所述占空比调节器被配置成改变所述输出时钟信号的上升沿速率或下降沿速率中的至少一个。
18.如权利要求17所述的处理器，其中：
所述占空比调节器包括至少一个拉伸-控制器逆变器。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2590660B (en) * 2019-12-23 2022-01-05 Graphcore Ltd Reactive droop limiter
US11895588B2 (en) * 2020-08-05 2024-02-06 Analog Devices, Inc. Timing precision maintenance with reduced power during system sleep
US20230195204A1 (en) * 2021-12-16 2023-06-22 Advanced Micro Devices, Inc. System and method to reduce power down entry and exit latency
CN117409828A (zh) * 2022-07-08 2024-01-16 长鑫存储技术有限公司 一种存储器、控制装置、时钟处理方法和电子设备

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2959657B2 (ja) 1993-05-13 1999-10-06 キヤノン株式会社 電子機器
JP2000207381A (ja) 1999-01-20 2000-07-28 Mitsubishi Electric Corp マイクロコンピュ―タのリセット装置
US7114038B2 (en) 2001-12-28 2006-09-26 Intel Corporation Method and apparatus for communicating between integrated circuits in a low power mode
US6922111B2 (en) * 2002-12-20 2005-07-26 Intel Corporation Adaptive frequency clock signal
US6882238B2 (en) * 2003-03-21 2005-04-19 Intel Corporation Method and apparatus for detecting on-die voltage variations
US7007188B1 (en) 2003-04-29 2006-02-28 Advanced Micro Devices, Inc. Precision bypass clock for high speed testing of a data processor
US7225349B2 (en) 2003-07-25 2007-05-29 Intel Corporation Power supply voltage droop compensated clock modulation for microprocessors
US7076679B2 (en) 2003-10-06 2006-07-11 Hewlett-Packard Development Company, L.P. System and method for synchronizing multiple variable-frequency clock generators
DE10354215B4 (de) 2003-11-20 2010-02-25 Infineon Technologies Ag Taktregulierungsvorrichtung sowie Schaltungsanordnung
CN101199120A (zh) * 2005-02-23 2008-06-11 盟缔杰公司 低噪声分频器
JP4492394B2 (ja) 2005-03-08 2010-06-30 株式会社デンソー マイクロコンピュータ
US8037340B2 (en) 2007-11-28 2011-10-11 International Business Machines Corporation Apparatus and method for micro performance tuning of a clocked digital system
US7570122B2 (en) * 2007-12-22 2009-08-04 Broadcom Corporation Low voltage LOGEN
DE102008061034B3 (de) 2008-12-08 2010-04-08 Fujitsu Siemens Computers Gmbh Anordnung umfassend wenigstens zwei Stromversorgungseinheiten und wenigstens eine Strom verbrauchende Komponente, Computersystem sowie Verfahren zur Steuerung einer Anordnung
US8433944B2 (en) * 2010-04-12 2013-04-30 Qualcomm Incorporated Clock divider system and method with incremental adjustment steps while controlling tolerance in clock duty cycle
US8384435B2 (en) * 2011-01-05 2013-02-26 Texas Instruments Incorporated Clock switching circuit with priority multiplexer
US20120187991A1 (en) * 2011-01-25 2012-07-26 Advanced Micro Devices, Inc. Clock stretcher for voltage droop mitigation
US8937511B2 (en) 2011-11-22 2015-01-20 Marvell World Trade Ltd. Frequency scaling of variable speed systems for fast response and power reduction
WO2013095633A1 (en) 2011-12-23 2013-06-27 Intel Corporation Characterization of within-die variations of many-core processors
US9065440B2 (en) * 2013-01-30 2015-06-23 Altera Corporation Bypassable clocked storage circuitry for dynamic voltage-frequency scaling
US10020931B2 (en) * 2013-03-07 2018-07-10 Intel Corporation Apparatus for dynamically adapting a clock generator with respect to changes in power supply
US8933737B1 (en) * 2013-06-28 2015-01-13 Stmicroelectronics International N.V. System and method for variable frequency clock generation
CN105375917B (zh) * 2013-12-13 2019-01-29 马维尔国际有限公司 分频器
US9753525B2 (en) 2014-12-23 2017-09-05 Intel Corporation Systems and methods for core droop mitigation based on license state
US9778676B2 (en) 2015-08-03 2017-10-03 Qualcomm Incorporated Power distribution network (PDN) droop/overshoot mitigation in dynamic frequency scaling
US9798376B2 (en) * 2015-08-03 2017-10-24 Qualcomm Incorporated Power distribution network (PDN) droop/overshoot mitigation
US9915968B2 (en) * 2016-04-19 2018-03-13 Qualcomm Incorporated Systems and methods for adaptive clock design
US10148258B2 (en) * 2016-09-28 2018-12-04 Mellanox Technologies, Ltd. Power supply voltage monitoring and high-resolution adaptive clock stretching circuit

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