CN1976230A - 能在宽频率范围上运行的可编程收发器 - Google Patents

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Abstract

一种现场可编程门阵列(FPGA)可包括数据接收器和/或发送器电路，其适于以宽范围的可能频率或数据率中的任何频率(一个或多个)或数据率(一个或多个)接收和/或发送数据。该接收器和/或发送器电路的操作需要锁相环(PLL)电路。为了在宽频率范围内获得满意的操作，提供了多个锁相环电路。这些锁相环电路中的一个能够运行在整个频率范围内，其可能在该范围的某些部分具有比该范围的其他部分更好的抖动性能。可提供一个或多个集中在宽范围的特定部分的其它锁相环电路，尤其是在第一次提到的锁相环的抖动性能不足以满足某些可能的需要时。

Description

能在宽频率范围上运行的可编程收发器
技术领域
【0001】本发明涉及现场可编程门阵列(FPGA)，例如被称作可编程逻辑器件(PLD)类的那些现场可编程门阵列。更具体地，本发明涉及包括在此类器件中的收发器电路。
背景技术
【0002】本文为了方便，将本发明能被应用到的所有可编程集成电路器件称为现场可编程门阵列。
【0003】制造现场可编程门阵列的一个通常目标就是给器件提供宽范围的运行能力，使现场可编程门阵列能满足许多不同用户的各种需求，从而为现场可编程门阵列产品创造出巨大的市场。通常，市场越大，现场可编程门阵列的单位成本就越低。另一方面，给现场可编程门阵列提供太多的性能，会对单位成本造成上涨的压力，所以需要在众多性能之间取得平衡，使性能足够多，以使产品可广泛使用，但不提供单位成本开始对销售额产生负面影响的过多性能。
【0004】近年来，复杂的收发器电路已被加到许多现场可编程门阵列中。例如，这种现场可编程门阵列电路可被用来支持传送到和/或来自现场可编程门阵列的高速串行数据通信。有时，这种电路被称作高速串行接口(HSSI)电路。此电路可包括硬连线或部分硬连线的组件来完成特定的收发器任务。这些组件或其操作的某些方面是可编程的。现场可编程门阵列上的收发器电路一般可与现场可编程门阵列的“核芯”(即基本的可编程逻辑电路)通信。现场可编程门阵列上的HSSI电路的例子如Lee等人美国专利6,650,140所示。
【0005】由于数据率不断提高，因而人们对提高现场可编程门阵列收发器能支持的数据率兴趣不减。另一方面，许多现场可编程门阵列用户对使用较低的数据率仍然感兴趣。这就造成了对能运行在很宽频率范围(例如相当长时间前开发的相对较低的频率到不停引导前沿的更高的频率)上的现场可编程门阵列的需求。例如，期望现场可编程门阵列收发器电路能支持从622Mbps到12Gbps(即，从622Mbps到12Gbps)的数据率。而且，也期望现场可编程门阵列收发器电路能支持在此范围内的任一或大致任一数据率。(应该理解，这里提到的所有数据率和/或频率仅仅是示例，且本发明并不局限于任一具体的数据率、数据率范围、频率、或频率范围。)
发明内容
【0006】根据本发明，用于现场可编程门阵列的锁相环(PLL)电路包括几个单独的锁相环电路，要求该锁相环电路在类似频率或数据率的较宽的范围内以任何频率(一个或多个)或数据率(一个或多个)支持数据接收和/或发送。这些锁相环电路中的第一个能运行在上述宽范围内的任一频率。在该宽范围内的一些频率，所述第一锁相环电路的抖动性能优于该范围内的其它频率。例如，宽范围内较低频率的抖动性能优于该范围内的较高频率的抖动性能。提供一个或多个附加锁相环电路以用于具体应用中第一锁相环电路抖动性能可能不足的情况中。例如，附加锁相环电路的运行范围可能相对较窄，但可覆盖宽范围内第一锁相环电路抖动性能可能不足的一个或多个部分。
【0007】不同的锁相环可具有不同的结构。例如，宽范围锁相环可以是基于环的锁相环，而较窄范围的锁相环可以为基于电感电容谐振回路的锁相环。
【0008】可以利用可选用的下游分频器电路扩大锁相环，以产生锁相环能在其中以良好的抖动性能运行的宽范围内的锁相环附加部分。
【0009】为每个独立的锁相环提供独立的参考时钟源。
【0010】在一个具体应用中不需要的锁相环可被关断以节省电力。这可被可编程地实现，且也可应用到与锁相环相关的电路上，当不需要该锁相环时也不需要该相关电路。在宽范围锁相环情况下，因为这样的锁相环会使用较多电力，所以关断锁相环的电力特别有用。之所以如此是因为宽范围锁相环必须能满足为该锁相环规定的最高数据率。这对不需要锁相环运行在接近其最大数据率的用户来说是极为不利的，因为锁相环功率不会随数据率的减小而减小，无论实际使用的数据率如何，其保持相对不变。
【0011】通过附图和下面的详细描述，本发明进一步的特征、特性和优点将更加明显。
附图说明
【0012】图1是一个简化方框图，其示出了本发明的一个说明性实施例。
【0013】图2是一个简化示意性方框图，其示出了根据本发明的一个可能对图1进行增强的说明性实施例。
【0014】图3是一个能够用于图1和图2电路的组件中的电路的说明性实施例的简化方框图。
【0015】图4是图3电路的代表性组件的一个说明性实施例的简化示意图。
【0016】图5是图3电路的代表性组件的又一说明性实施例的简化示意图。
【0017】图6是根据本发明可能对图1和图2电路进一步增强的说明性实施例的简化方框图。
【0018】图7是根据本发明的、图1中所示一部分的说明性实施例的简化示意框图。
【0019】图8是根据本发明的、图7中所示一代表性部分的说明性实施例的简化示意框图。
【0020】图9是本发明进一步可能特征的说明性实施例的简化示意框图。
【0021】图10是本发明的另一可能特征的说明性实施例的简化示意图。
具体实施方式
【0022】如图1所示，说明性现场可编程门阵列10包括几个HSSI电路“四元组(quad)”M-1、M和M+1，等等。在任一特定现场可编程门阵列产品中可包括的这种四元组的数量完全是可选的。例如，一个现场可编程门阵列可包括一个四元组、两个四元组、四个四元组、五个四元组，或其它任何期望数量的四元组。在接下来的讨论中，将把大多数注意力放在四元组M上。应理解的是，四元组M只是说明性的，可包括其它类似的四元组(M-1、M+1、等等)。
【0023】四元组M包括四个通道的收发器电路20-0到20-3和一个单元的时钟管理电路30。电路30还可被称为CMU电路30。每一收发器通道20可以处理一个内向(in-bound)数据流和一个外向(out-bound)数据流。图1中与每个收发器通道20相连的连接线22实际上代表独立的内向和外向数据引线。而且，每个内向和每个外向数据路径实际上是差分的信号路径，需要一对引线来传递一对差分或互补的信号。连接线22通常延伸到现场可编程门阵列10以外的一个或多个器件。
【0024】每个收发器通道20能够通过与该通道相连的连接线24与现场可编程门阵列的核芯60交换数据。每一连接线24通常代表若干条并行内向的连接线和若干条并行外向的连接线。例如，每一收发器通道20执行的功能之一是将接收到的(内向)串行数据信号(来自相连的内向引线22)转换成多个并行数据信号24，每一信号代表(在任何给定时间)由那个通道串行地接收到的数据字的位中的一个位。换言之，在接收器侧，每一通道20可以作为接收到的数据信号的串行至并行转换器。在发送器侧，每一通道20可以执行相反的并行至串行操作。因此，与一个通道相连的连接线24可包括几个并行引线，以并行地传送外向数据字的位，且该通道可以将并行数据转换成串行形式，通过那个通道的外向串行引线22输出。
【0025】与每一收发器通道20相连的连接线24可包括其它类型的信号，例如时钟、状态、和控制信号。这些信号可能在通道和现场可编程门阵列核芯60之间在不同的时间里以两个方向中任一方向流动。
【0026】在任一或所有收发器通道20的接收侧执行的一个重要功能就是所谓的时钟和数据恢复(CDR)。这包括接收和正确地译码串行数据信号，而无需与此数据信号完全同步的相伴的时钟信号。有一个参考时钟信号，其具有与数据信号的比特率相关的频率，但不需要在参考时钟信号和数据信号的转换间有任何特定的相位关系。CDR电路使用数据转换来确定精确的比特率和数据信号的相位。有了这些信息，CDR电路产生重定时数据信号和恢复的时钟信号。重定时数据信号是原来接收到的串行数据信号的正确译码。它也是该信号的“清理后的”形式，且与恢复的时钟信号完全同步(即，相位和频率都同步)。因此，该重定时的信号可以在处理它的收发器通道20的另外的接收器电路中进一步处理。例如，这种进一步的处理可包括(作为相连通道20中的一个早期的进一步的步骤)将重定时的数据信号从串行形式转换成并行形式。这种恢复的时钟信号可被用于重定时数据信号的至少某些进一步处理中。
【0027】为了执行此功能(例如，如上所述的)，每一通道中的CDR电路需要一个或多个参考时钟信号。这些参考时钟信号可不同于上一段中提到的参考时钟信号，但可能来源于或部分来源于该参考时钟信号。例如，上一段中提到的参考时钟信号可以是现场可编程门阵列10的锁相环(PLL)电路的一个输入，该锁相环电路的一个或多个输出信号是一个或多个通道20的CDR电路的一个或多个参考时钟输入。这种锁相环电路的功能为：1)“清理”所施加的时钟参考信号，2)有效地改变该参考时钟频率，和3)提供同一基本时钟信号的多个相移版本。
【0028】在接下来的进一步讨论中为避免混淆，上文所述的施加到CDR电路的一个锁相环的时钟类输出信号可称为锁相环至时钟数据恢复参考时钟信号、锁相环至时钟数据恢复时钟信号、锁相环至时钟数据恢复信号等等，以与前两段提到的其它参考时钟信号相区别，或与前一段提到的作为锁相环输入的参考时钟信号相区别。
【0029】除如上所述的CDR运行所需的以外，在一个或多个通道20的发送器侧还需要锁相环输出信号，例如以便为经由(一个或多个)外向引线22由通道发送的串行数据的输出提供时钟。
【0030】如本说明书的背景技术部分提到的，希望现场可编程门阵列10能够支持具有一个或多个比特率的高速串行通信，所述一个或多个比特率处于宽范围的可能比特率中的任意处(或基本上任意处)，且该范围能延伸到很高的比特率。对任何给定比特率，上述锁相环必须能在与该比特率相关的频率下运行。因此，现场可编程门阵列10的HSSI电路能在其上运行的比特率范围会受到必需的锁相环电路能在其上满意地运行的频率范围的影响。
【0031】根据本发明，可通过在CMU电路30中包括多个独立的锁相环电路40来提高现场可编程门阵列10的锁相环电路的运行频率范围。在图1所示的说明性实施例中，CMU 30能够为包括该CMU电路的四元组中的收发器通道20提供锁相环至时钟数据恢复参考时钟信号。例如，每一锁相环40-0到40-2的一个或多个输出信号42可以通过时钟分配电路和引线52施加到任何一个或多个通道20-0到20-3。电路50优选为可编程的，以选择将哪个锁相环输出信号42施加到哪个引线52并因此施加到哪个收发器通道20。
【0032】考虑必须在622Mbps到12Gbps范围内运行的一个四元组。制造出能满足这种宽数据范围的基于环的CDR电路是可能的。然而，很难制造出一个干净的CMU锁相环来支持此数据范围。这是因为CMU锁相环具有(且必须具有)一个相当严格的抖动规范，以满足许多可能的使用需求，但在该最高数据率满足该规范不会产生最优的系统。一种可能的替代性方案是采用电感电容谐振回路振荡器电路，其会产生执行欠佳且功能不强大的谐振电路。例如，电感电容谐振回路振荡器电路具有相对较低的抖动并能在很高的频率运行，但具有相对较窄的运行频率范围。
【0033】本发明以下述方式解决了上述问题。锁相环0 40-0为宽范围的基于环的锁相环，其优选为能覆盖从622Mbps到12Gbps的全部频率范围。锁相环0 40-0在较高侧可能具有相对较差的抖动性能。然而，通过提供另外的锁相环40-1和40-2(两者中任何一个都可替代锁相环0 40-0)，大大减小了这种可能性。
【0034】锁相环1 40-1是最优抖动集中在从大约8Gbps到大约10Gbps范围的窄带锁相环(环或电感电容)。锁相环2 40-2也是抖动集中在从大约9.95Gbps到大约12Gbps范围的窄带锁相环(极类似于电感电容)。
【0035】与只依靠一个宽范围的环振荡器锁相环相比，上述宽范围、基于环的锁相环和至少一个窄范围的基于电感电容谐振回路锁相环的组合具有最优性能。(任何产生宽范围的电感电容谐振回路锁相环的尝试很可能会导致不可接受的抖动。)提供多个独立的锁相环还允许这些锁相环中的至少一些针对可能特别重要和/或可能具有特定需求(例如与最大允许抖动有关)的特定数据范围。这包括以例如图6中所示的方式为每一锁相环(或锁相环中至少某一个或多数)特别提供期望的、独立的参考时钟信号，下面将详细描述。
【0036】可能的进一步的改进示于图2。特别地，这些改进允许一个或多个锁相环(尤其是锁相环1 40-1和锁相环2 40-2)具有可以进行频率范围扩展的后置压控振荡器分频器。例如，图2所示锁相环1 40-1之后跟随二分频的分频器110-1，锁相环2 40-2之后跟随二分频的分频器110-2。多路复用电路112-1(由控制电路114-1控制)允许分频器110-1要么被使用要么被绕开。类似地，多路复用电路110-2(由控制电路114-2控制)允许分频器110-2要么被使用要么被绕开。控制电路114可以是可编程元件(如配置随机存取存储器(CRAM))的比特)或其它任何期望的控制电路类型。作为通过例如112和114的电路来分开选择锁相环1和锁相环2的不分频或分频输出的一种替代行方案，不分频和分频输出都被提供给时钟分配电路50(图1)，所有选择使用什么信号及这些信号会用在哪里都由电路50确定。(关于其它方面，图7示出这种替代类型的结构。)外加分频器电路110-1，设计为支持8Mbps到10Gbps的锁相环1也支持4Gbps到5Gbps。类似地，外加分频器电路110-2，设计为支持9.95Gbps到12Gbps的锁相环2也支持4.975Gbps到6Gbps。
【0037】每个二分频因数将分频器后观察到的相噪声改善了大约6分贝。
【0038】如果需要，可以提供如图2所示的附加的后置分频器。例如，可以提供这种附加的后置分频器以将频率除以4，除以8，等等。另一方面，这可能并不是必须的，因为锁相环0 40-0能在低于4Gbps提供合理的抖动性能，也能覆盖锁相环1和锁相环2及其分频器110不能覆盖的6Gbps和8Gbps之间的频率空白。因此，锁相环0 40-0提供了灵活性和宽范围但也许不是最优的抖动，锁相环1和锁相环2在稍微较窄的运行区域内有最优的抖动。特别对于基于电感电容的锁相环，期望用窄带来提供最优相噪声。
【0039】可以用在图1和图2中的任一锁相环电路40的VCO电路220的说明性形式示于图3中。VCO电路220包括一个两级耦合正交振荡器240a/240b。每一组件240可以被构造成图4所示(该例中，电路220可被描述成电感电容谐振回路振荡器电路)或图5所示(该例中，电路220可被描述成环振荡器电路)中的任何一种。图4和图5的区别在于图4中有电感252而在图5中则省略了该元件。
【0040】为了简要描述图4，代表性的级240包括PMOS晶体管250a和250b、电感252、电容器254和NMOS晶体管256a1，256a2，256b1和256b2。输入Q1P施加到晶体管256a1的栅极。输入Q1N施加到晶体管256b1的栅极。输出Q2N连接到电感电容谐振回路电路252/254一“端”的节点。输出Q2P连接到电感电容谐振回路电路252/254的另一“端”的节点。为了控制电路220的频率，可用控制电压(VCTRL)来控制连接在VCO和电源(晶体管250a和250b的漏极)或VCO和地(晶体管256a2和256b2的源极)之间的可变电容器254或可变电流源(未示出)中的任何一个。
【0041】如前所述，尽管没有电感252，示于图5中的替代性方案的结构和操作大致类似于图4。当然，图4和图5中各元件的尺寸可被设计成不同的尺寸，以便根据需要，为使用不同VCO组件构造的锁相环提供不同的频率运行范围。
【0042】应该理解的是，图3-5所示的仅是说明性的，如果需要，图1和图2中任一或全部锁相环40可使用其它结构。
【0043】简要地概括上文所示和所述的，根据工业上可用的标准，这种结构能连续覆盖宽数据范围，且在各种关键点上具有最优的抖动性能。此外，由于该结构被转用来扩大数据范围，因此这种方法允许重用已经开发的电路。例如，如果期望扩展该数据范围的上限，这能通过加入另一更高侧锁相环(如锁相环3，其在图1和图2中的参考标记为40-3)实现，并不用重新设计整个宽调谐范围。
【0044】本发明另一可能的特征图解于图6。此为一参考时钟方案，其被布置成使每一锁相环40具有一针对特定数据率范围的专用参考时钟。例如，锁相环0 40-0能从参考时钟0源310-0得到其参考时钟信号。锁相环1 40-1能从参考时钟1源310-1得到其参考时钟信号。锁相环2 40-2能从参考时钟2源310-2得到其参考时钟信号。在锁相环0旨在覆盖从大约622Mbps到大约12Gbps的宽频率范围的情况下，参考时钟0适于由此锁相环使用。在该例中，如果锁相环1集中在从大约8Gbps到大约10Gbps的范围，参考时钟1适于集中在此范围的锁相环。如果锁相环2集中在从大约9.95Gbps到大约12Gbps的范围，参考时钟2适于由集中在此范围的锁相环使用。
【0045】时钟分配电路50的说明性实施例详细地示于图7。电路50将CMU 30的输出信号42传递到每一收发器20的相邻处。与每一收发器20相邻的路由电路410使这些信号中的一个(或多个)被选择以应用于那个收发器。很明显，这种布局允许CMU 30的任何输出42施加到任何收发器20。不同的收发器20能以任何不同的组合来接收输出42的相同或不同的输出。
【0046】图7的路由电路的代表性部分的说明性实施例示于图8。如果期望将图8中的一条垂直导线连接到图示的代表性水平导线52，在那些导线之间的开关412(如一晶体管)能通过相连的控制电路414闭合。控制电路414可以是用于图2的元件114的上述任何类型的电路。
【0047】图9示出了本发明的可能的进一步的特征，其允许关断未使用的锁相环40的电力。在图9所示的说明性实施例中，来自(一个或多个)电源510的电力能通过开关520-0(例如晶体管)提供到锁相环0 40-0。开关520-0能由来自控制元件530-0的信号接通或关断。控制元件530-0类似于此处所示和描述的任何其它控制元件(例如图2中的任何控制元件114)。特别地，控制元件530-0可以是可编程元件，例如配置RAM比特或单元。这样，该电路可对锁相环0 40-0的电源是否开通或关断进行编程。为锁相环1 40-1和锁相环2 40-2示出了同样的配置。因此，开关520-1根据控制元件530-1的状态将锁相环1的电源接通或关断。类似地，开关520-2根据控制元件530-2的状态将锁相环2的电源接通或关断。该优点，即能够关断该装置一个具体应用中未使用的锁相环40的电源，已在本说明书的发明内容部分进行了描述。
【0048】图10说明了，如果需要，该电路能被配置成使一个四元组的锁相环输出信号42不仅能由该四元组的通道20使用，还可由一个或更多其它四元组的通道20使用。在图10所示的说明性实施例中，时钟分配电路50使四元组M中的任何锁相环40的输出信号42M被四元组M或四元组M+1中任一个的任何通道20使用。类似地，电路50使四元组M+1中的任何锁相环40的输出信号42M+1被四元组M+1或四元组M中任一个的任何通道20使用。这种类型的电路配置使一个四元组的锁相环能被另一四元组借用，增加了电路的灵活性。图10说明的思想并不限于两个四元组，可扩展到任何期望数量的四元组。
【0049】应该理解，上述内容仅是对本发明原理的说明，在不脱离本发明的范围和精神的情况下，本领域技术人员能进行各种修改。例如，使用三个锁相环40仅是说明性的，如果需要，可以改为使用不同的复数个数量。在本发明范围内的修改的另一个例子，本文提到的具体的频率和频率范围仅是说明性的，如果需要，本发明能应用到其它的频率和频率范围。这些其它的频率和频率范围比本文提到的更高和/或更低，和/或本发明能应用到的频率范围比本文提到的更宽和/或更窄。

Claims (29)

1.现场可编程门阵列上的锁相环电路，包括：
第一锁相环电路，其可运行在第一相对较宽频率范围内的基本任何频率上；和
第二锁相环电路，其可运行在第二相对较窄频率范围内的基本任何频率上，所述第二范围包括在所述第一范围之内。
2.根据权利要求1所述的电路，进一步包括：
第三锁相环电路，其可运行在第三相对较窄频率范围内的基本任何频率上，所述第三范围包括在所述第一范围之内。
3.根据权利要求2所述的电路，其中所述第三范围至少部分与所述第二范围分开。
4.根据权利要求1所述的电路，进一步包括：
分频器电路，其用于对所述第二锁相环电路的一个输出信号进行分频。
5.根据权利要求4所述的电路，其中所述分频器电路将所述输出信号的频率除以2。
6.根据权利要求4所述的电路，其中所述分频器电路将所述输出信号的频率除以4。
7.根据权利要求4所述的电路，其中所述分频器电路将所述输出信号的频率除以8。
8.根据权利要求4所述的电路，进一步包括：
路由电路，其允许选择使用所述第二锁相环电路的所述输出信号或所述分频器电路的一个输出信号。
9.根据权利要求1所述的电路，进一步包括：
路由电路，其允许选择使用所述第一锁相环电路的一个输出信号或所述第二锁相环电路的一个输出信号。
10.根据权利要求9所述的电路，进一步包括：
收发器电路；且其中所述路由电路允许所述收发器电路选择使用所述第一锁相环电路的所述输出信号或所述第二锁相环电路的所述输出信号。
11.根据权利要求1所述的电路，进一步包括：
第一和第二参考时钟信号源，其分别用于所述第一和第二锁相环电路中。
12.根据权利要求11所述的电路，其中所述第一和第二参考时钟信号源具有各自不同的第一和第二频率。
13.根据权利要求1所述的电路，其中所述第一范围从大约622Mbps到大约12Gbps，且其中所述第二范围从大约8Gbps到大约10Gbps。
14.根据权利要求2所述的电路，其中所述第一范围从大约622Mbps到大约12Gbps，且其中所述第二范围从大约8Gbps到大约10Gbps，且其中所述第三范围从大约9.95Gbps到大约12Gbps。
15.根据权利要求1所述的电路，进一步包括：
电源电路，其用于所述锁相环电路中的至少一个；和
控制电路，其选择性地将所述电源电路的电力施加到所述锁相环电路中的所述至少一个上。
16.根据权利要求15所述的电路，其中所述控制电路对于是否将所述电源电路的电力施加到所述锁相环电路中的所述至少一个上是可编程的。
17.现场可编程门阵列电路，包括：
多个收发器通道；
现场可编程门阵列核芯电路；
多个锁相环电路，每个锁相环电路可运行在分别与该锁相环电路相关的频率范围中的基本任何频率上；和
路由电路，其将信号从每一所述锁相环电路选择性地路由到任一所述收发器通道。
18.根据权利要求17所述的电路，其中所述路由电路可编程以选择所述路由。
19.根据权利要求17所述的电路，其中所述多个锁相环电路包括至少第一和第二锁相环电路，其中所述第二锁相环电路的范围在所述第一锁相环电路的范围内。
20.根据权利要求17所述的电路，其中每一所述锁相环电路包括各自的压控振荡器电路，且其中所述压控振荡器电路中至少一个压控振荡器电路的类型不同于所述压控振荡器电路中至少一个其它压控振荡器电路的类型。
21.根据权利要求19所述的电路，其中所述第一锁相环电路包括基于环的压控振荡器电路，且其中所述第二锁相环电路包括基于电感电容谐振回路振荡器的压控振荡器电路。
22.用于现场可编程门阵列的锁相环电路，包括：
第一锁相环电路，其包括基于环的压控振荡器电路，且其可运行在第一相对较宽频率范围内的基本任何频率上；和
第二锁相环电路，其包括基于电感电容谐振回路振荡器的压控振荡器电路，且其可运行在第二相对较窄频率范围内的基本任何频率上，所述第二频率包括在所述第一范围内且接近所述第一范围的上端。
23.根据权利要求22所述的电路，进一步包括：
分频器电路，其对所述第二锁相环电路的一个输出信号的频率进行分频。
24.根据权利要求23所述的电路，其中所述分频器电路将所述频率除以2。
25.根据权利要求24所述的电路，进一步包括路由电路，其用于选择使用以下任一信号：所述第一锁相环电路的输出信号、所述第二锁相环电路的输出信号，或所述分频电路的输出信号。
26.根据权利要求25所述的电路，进一步包括：
用于所述现场可编程门阵列的收发器电路；且其中所述路由电路将选择使用的信号施加到所述收发器电路。
27.根据权利要求26所述的电路，其中所述收发器电路是用于所述现场可编程门阵列的多个收发器电路中的一个；且其中所述路由电路允许选择所述信号中不同的信号供所述收发器中不同的收发器使用。
28.现场可编程门阵列电路，包括：
多个收发器通道；
现场可编程门阵列核芯电路；
第一、第二和第三锁相环电路，所述第一锁相环电路可运行在第一相对较宽频率范围内的基本任何频率上，所述第二锁相环电路可运行处于所述第一范围内的在第二相对较窄频率范围内的基本任何频率上，所述第三锁相环电路可运行在第三相对较窄频率范围内的基本任何频率上，所述第三相对较窄频率范围处于所述第一范围内但不同于所述第二范围；和
路由电路，其允许将任一所述锁相环电路的输出信号施加到任一所述收发器通道。
29.根据权利要求28所述的电路，其中所述路由电路对于如何选择应用到收发器通道的信号是可编程的。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111092618A (zh) * 2019-12-23 2020-05-01 珠海全志科技股份有限公司 片上系统调频设备的频率调整方法及装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812659B1 (en) * 2005-08-03 2010-10-12 Altera Corporation Clock signal circuitry for multi-channel data signaling
US7616657B2 (en) * 2006-04-11 2009-11-10 Altera Corporation Heterogeneous transceiver architecture for wide range programmability of programmable logic devices
US7903679B1 (en) 2006-04-11 2011-03-08 Altera Corporation Power supply filtering for programmable logic device having heterogeneous serial interface architecture
US7812634B1 (en) * 2007-03-21 2010-10-12 Altera Corporation Programmable logic device transceiver architectures that facilitate using various numbers of transceiver channels together
US20080317185A1 (en) * 2007-06-25 2008-12-25 Broadcom Corporation Dual phase locked loop (pll) architecture for multi-mode operation in communication systems
US8466723B2 (en) * 2007-09-27 2013-06-18 Synopsys, Inc. Clock generator
US8188797B2 (en) * 2008-07-07 2012-05-29 Altera Corporation Adjustable electrical components formed from arrays of differential circuit elements
US7821343B1 (en) * 2008-08-27 2010-10-26 Altera Corporation Transmitter with multiple phase locked loops
US8397096B2 (en) * 2010-05-21 2013-03-12 Altera Corporation Heterogeneous physical media attachment circuitry for integrated circuit devices
US8633749B2 (en) * 2012-05-09 2014-01-21 Aeroflex Colorado Springs Inc. Phase-locked loop (PLL) fail-over circuit technique and method to mitigate effects of single-event transients
US9678556B2 (en) 2014-02-10 2017-06-13 Qualcomm Incorporated Dynamic clock and voltage scaling with low-latency switching

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707142A (en) * 1986-12-05 1987-11-17 Westinghouse Electric Corp. Master clock system for a parallel variable speed constant frequency power system
US4901033A (en) * 1989-05-01 1990-02-13 Motorola, Inc. Frequency synthesizer with dynamically programmable frequency range of selected loop bandwith
US5072195A (en) * 1990-04-05 1991-12-10 Gazelle Microcircuits, Inc. Phase-locked loop with clamped voltage-controlled oscillator
JP3088233B2 (ja) * 1993-06-17 2000-09-18 日本電気株式会社 再生クロック生成回路
US5710720A (en) * 1996-04-30 1998-01-20 Board Of Regents Of The University Of Nebraska Phase lock loop based system and method for decomposing and tracking decomposed frequency components of a signal, with application to vibration compensation system
US6141769A (en) * 1996-05-16 2000-10-31 Resilience Corporation Triple modular redundant computer system and associated method
JP2970843B2 (ja) * 1997-04-17 1999-11-02 日本電気株式会社 Ｐｌｌ回路
JP2000049604A (ja) * 1998-07-31 2000-02-18 Sony Corp 位相同期ループ装置
DE19842711C2 (de) * 1998-09-17 2002-01-31 Infineon Technologies Ag Schaltung zur Datensignalrückgewinnung und Taktsignalregenerierung
KR100307292B1 (ko) * 1998-10-16 2001-12-01 김영환 리셋신호발생회로
US6327319B1 (en) * 1998-11-06 2001-12-04 Motorola, Inc. Phase detector with frequency steering
US6218876B1 (en) * 1999-01-08 2001-04-17 Altera Corporation Phase-locked loop circuitry for programmable logic devices
US6654898B1 (en) * 1999-07-15 2003-11-25 Apple Computer, Inc. Stable clock generation internal to a functional integrated circuit chip
GB2363268B (en) * 2000-06-08 2004-04-14 Mitel Corp Timing circuit with dual phase locked loops
KR100369768B1 (ko) * 2000-12-09 2003-03-03 엘지전자 주식회사 휴대용 컴퓨터에서의 버스 클럭 주파수 제어장치
US6426649B1 (en) * 2000-12-29 2002-07-30 Quicklogic Corporation Architecture for field programmable gate array
US6993445B2 (en) * 2001-01-16 2006-01-31 Invensys Systems, Inc. Vortex flowmeter
JP2002252559A (ja) * 2001-02-23 2002-09-06 Rohm Co Ltd 基準クロック生成システム
US7366267B1 (en) * 2001-03-07 2008-04-29 Altera Corporation Clock data recovery with double edge clocking based phase detector and serializer/deserializer
US6650140B2 (en) * 2001-03-19 2003-11-18 Altera Corporation Programmable logic device with high speed serial interface circuitry
JP3531630B2 (ja) * 2001-08-07 2004-05-31 日本電気株式会社 クロック生成回路
US6566907B1 (en) * 2001-11-08 2003-05-20 Xilinx, Inc. Unclocked digital sequencer circuit with flexibly ordered output signal edges
US6650141B2 (en) * 2001-12-14 2003-11-18 Lattice Semiconductor Corporation High speed interface for a programmable interconnect circuit
US6943610B2 (en) * 2002-04-19 2005-09-13 Intel Corporation Clock distribution network using feedback for skew compensation and jitter filtering
JP2004072714A (ja) * 2002-06-11 2004-03-04 Rohm Co Ltd クロック生成システム
US7290156B2 (en) * 2003-12-17 2007-10-30 Via Technologies, Inc. Frequency-voltage mechanism for microprocessor power management
US7290161B2 (en) * 2003-03-24 2007-10-30 Intel Corporation Reducing CPU and bus power when running in power-save modes
JP2004343636A (ja) * 2003-05-19 2004-12-02 Matsushita Electric Ind Co Ltd リング発振回路及びｐｌｌ回路
US7124309B2 (en) * 2003-07-21 2006-10-17 Intel Corporation Method, system, and apparatus for an efficient power dissipation
US7272677B1 (en) * 2003-08-08 2007-09-18 Altera Corporation Multi-channel synchronization for programmable logic device serial interface
US7313176B1 (en) * 2003-09-11 2007-12-25 Xilinx, Inc. Programmable on chip regulators with bypass
US7098707B2 (en) * 2004-03-09 2006-08-29 Altera Corporation Highly configurable PLL architecture for programmable logic
JP2005269310A (ja) * 2004-03-19 2005-09-29 Nec Electronics Corp 電圧制御発振器
US7042259B2 (en) * 2004-03-31 2006-05-09 Intel Corporation Adaptive frequency clock generation system
US20060001494A1 (en) * 2004-07-02 2006-01-05 Bruno Garlepp Cascaded locked-loop circuits deriving high-frequency, low noise clock signals from a jittery, low-frequency reference
US7308592B2 (en) * 2005-02-11 2007-12-11 International Business Machines Corporation Redundant oscillator distribution in a multi-processor server system
US7276936B1 (en) * 2005-07-19 2007-10-02 Altera Corporation Clock circuitry for programmable logic devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111092618A (zh) * 2019-12-23 2020-05-01 珠海全志科技股份有限公司 片上系统调频设备的频率调整方法及装置

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Publication number Publication date
US7539278B2 (en) 2009-05-26
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EP1793498A2 (en) 2007-06-06
JP4521390B2 (ja) 2010-08-11

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