KR20140062410A - 병직렬 변환 회로, 인터페이스 회로 및 제어 장치 - Google Patents

병직렬 변환 회로, 인터페이스 회로 및 제어 장치 Download PDF

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KR20140062410A
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Abstract

본 발명은, 병렬 데이터를 직렬 데이터로 변환하고, 그 직렬 데이터의 출력 타이밍을 용이하게 조정하는 것을 목적으로 한다.
제어 코드 생성 회로(400)는, 위상 정보 PI0에 기초하여 제어 신호 CS0, CI0을 생성한다. 타이밍 조정 회로(410)는, 제어 신호 CS0에 따라서, 데이터 IDQ0[0:3]의 각 비트 데이터에 대한 지연 시간을, 클록 신호 CK1의 2분의 1 주기(T/2) 단위로 제어하고, 데이터 IDQ0[0:3]의 각 비트 데이터를 지연시킨 지연 데이터 DDQ0[0:3]을 출력한다. 변환 회로(420)는, 제어 신호 CI0에 따라서, 클록 신호 CK1에 대하여 위상 조정한 복수의 클록 신호를 생성한다. 그리고, 변환 회로(420)는, 복수의 클록 신호에 기초하여, 타이밍 조정 회로(410)로부터 출력되는 4비트의 지연 데이터 DDQ0[0:3]을 1비트의 데이터 SD0으로 변환한다.

Description

병직렬 변환 회로, 인터페이스 회로 및 제어 장치{PARALLEL-SERIAL CONVERSION CIRCUIT, INTERFACE CIRCUIT, AND CONTROL DEVICE}
병직렬 변환 회로, 인터페이스 회로 및 제어 장치에 관한 것이다.
종래, 병렬-직렬 변환 회로(병직렬 변환 회로)는, 정해진 주파수의 클록 신호에 기초하여 병렬 데이터를 직렬 데이터로 변환한다(예컨대, 특허문헌 1, 2 참조).
[특허문헌 1] 일본 특허 공개 평성08-237142호 공보 [특허문헌 2] 일본 특허 공개 제2006-217488호 공보
그런데, 예컨대, 동기식의 반도체 기억 장치에 대한 데이터를 출력하는 제어 장치는, 병렬 데이터에 의해 처리를 행하고, 반도체 기억 장치에 대하여 직렬 데이터를 출력한다. 이 제어 장치에 있어서, 반도체 기억 장치에 출력하는 신호(예컨대, 클록 신호)에 대하여 직렬 데이터의 출력 타이밍을 조정할 필요가 있다. 이 때문에, 병직렬 변환 회로에 있어서, 직렬 데이터의 출력 타이밍을 용이하게 조정하는 것이 요구되고 있다.
본 발명의 일 관점에 따르면, 복수 비트의 입력 신호를 1비트의 출력 신호로 변환하는 병직렬 변환 회로로서, 상기 복수 비트의 입력 신호가 입력되고, 각 비트의 출력 타이밍을 조정한 복수 비트의 출력 신호를 출력하는 조정 회로와, 기준 클록 신호에 기초하여, 상기 기준 클록 신호에 대한 위상이 서로 상이한 복수의 클록 신호를 생성하고, 상기 복수의 클록 신호에 따라 상기 복수 비트의 출력 신호를 순차 선택하여, 상기 1비트의 출력 신호로 병직렬 변환하는 변환 회로를 가지며, 상기 조정 회로는, 상기 각 비트의 출력 타이밍을, 상기 기준 클록 신호의 반주기의 단위로 조정한다.
본 발명의 일 관점에 따르면, 병렬 데이터를 직렬 데이터로 병직렬 변환하고, 그 직렬 데이터의 출력 타이밍을 용이하게 조정할 수 있다.
도 1은 시스템의 개략 블록도이다.
도 2는 인터페이스 회로의 개략 블록도이다.
도 3은 인터페이스 회로의 회로도이다.
도 4는 제어 코드 생성 회로의 동작을 도시한 설명도이다.
도 5는 제어 코드 생성 회로의 동작을 도시한 설명도이다.
도 6은 인터페이스 회로의 동작을 도시한 타이밍도이다.
도 7은 인터페이스 회로의 동작을 도시한 타이밍도이다.
도 8은 인터페이스 회로의 동작을 도시한 타이밍도이다.
도 9는 인터페이스 회로의 동작을 도시한 타이밍도이다.
도 10은 인터페이스 회로의 개략 블록도이다.
도 11은 인터페이스 회로의 회로도이다.
도 12는 제어 코드 생성 회로의 동작을 도시한 설명도이다.
도 13은 제어 코드 생성 회로의 동작을 도시한 설명도이다.
도 14는 인터페이스 회로의 동작을 도시한 타이밍도이다.
도 15는 인터페이스 회로의 동작을 도시한 타이밍도이다.
도 16은 인터페이스 회로의 동작을 도시한 타이밍도이다.
도 17은 인터페이스 회로의 동작을 도시한 타이밍도이다.
도 18은 인터페이스 회로의 회로도이다.
도 19는 지연 제어 회로의 회로도이다.
도 20a, 도 20b는 제어 코드 생성 회로의 동작을 도시한 설명도이다.
도 21은 인터페이스 회로의 동작을 도시한 타이밍도이다.
도 22는 인터페이스 회로의 동작을 도시한 타이밍도이다.
도 23은 인터페이스 회로의 동작을 도시한 타이밍도이다.
도 24는 인터페이스 회로의 동작을 도시한 타이밍도이다.
(제1 실시형태)
이하, 제1 실시형태를 설명한다.
도 1에 도시된 바와 같이, 시스템은, 제어 장치(11)와, 제어 장치(11)에 의해 액세스되는 메모리 장치(12)를 갖고 있다. 제어 장치(11)는, 예컨대 1개의 칩(반도체 집적 회로 장치: LSI)이다. 메모리 장치(12)는, 동기식의 반도체 기억 장치, 예컨대 DDR3-SDRAM(Double Data Rate 3 Synchronous Dynamic Random Access Memory)이다.
제어 장치(11)는, 코어 회로(21), 메모리 컨트롤러(22), 인터페이스 회로(23)를 갖고 있다.
코어 회로(21)는, 예컨대 중앙 처리 장치(Central Processing Unit: CPU)이다. 코어 회로(21)는, 실행하는 처리에 따라, 메모리 장치(12)의 데이터를 판독하기 위한 리드 요구와, 그 데이터가 저장된 어드레스를 메모리 컨트롤러(22)에 출력한다. 또한, 코어 회로(21)는, 메모리 장치(12)에 데이터를 기록하기 위한 라이트 요구와, 그 데이터를 저장하는 어드레스를 메모리 컨트롤러(22)에 출력한다.
메모리 컨트롤러(22)는, 이 메모리 컨트롤러(22)의 내부 클록 신호 CLK를 인터페이스 회로(23)에 출력한다. 인터페이스 회로(23)는, 내부 클록 신호 CLK에 기초하여 동작한다. 인터페이스 회로(23)는, 데이터의 전송에 따른 상보(相補)의 클록 신호 CK, XCK를 출력한다.
또한, 메모리 컨트롤러(22)는, 코어 회로(21)로부터의 요구에 따라, 인터페이스 회로(23)를 통해 메모리 장치(12)에 액세스한다.
예컨대, 코어 회로(21)로부터의 요구가 라이트 요구인 경우, 메모리 컨트롤러(22)는, 라이트 커맨드, 어드레스, 데이터 DQ를 출력한다. 인터페이스 회로(23)는, 커맨드 CMD, 어드레스, 데이터 스트로브 신호 DQS 및 데이터 DQ를 출력한다. 메모리 장치(12)는, 클록 신호 CK, XCK와 데이터 스트로브 신호 DQS에 기초하여 데이터 DQ를 수취하고, 커맨드 CMD에 기초하여 어드레스에 따른 영역에 데이터 DQ를 기억한다.
코어 회로(21)로부터의 요구가 리드 요구인 경우, 메모리 컨트롤러(22)는, 인터페이스 회로(23)를 통해 커맨드 CMD(여기서는, 리드 커맨드) 및 어드레스를 메모리 장치(12)에 공급한다. 메모리 장치(12)는, 리드 커맨드에 응답하여 데이터 스트로브 신호(스트로브 신호) DQS를 출력하고, 데이터 스트로브 신호 DQS의 천이 타이밍에 동기하여 어드레스에 따른 영역으로부터 판독한 데이터 DQ를 출력한다. 인터페이스 회로(23)는, 데이터 스트로브 신호 DQS에 기초하여 데이터 DQ를 수취하고, 데이터 DQ를 출력한다. 메모리 컨트롤러(22)는, 데이터 DQ를 수취하고, 그 데이터 DQ에 따른 데이터를 출력한다.
메모리 컨트롤러(22)는, 정해진 타이밍에서, 데이터 스트로브 신호 DQS와 데이터 DQ의 타이밍을 조정하는 트레이닝 동작을 행한다. 정해진 타이밍은, 예컨대, 전원 투입 후에 실행되는 초기화 처리시에, 파워 온 리셋 신호가 입력되고 나서 일정 기간 후 등과 같이, 코어 회로(21)가 메모리 장치(12)에 액세스하지 않는 기간이다.
메모리 장치(12)는, 내부 클록 신호 CLK와 데이터 스트로브 신호 DQS 사이의 스큐 정보를 출력한다. 메모리 컨트롤러(22)는, 스큐 정보에 기초하여 인터페이스 회로(23)로부터 출력되는 데이터 스트로브 신호 DQS, 데이터 DQ, 커맨드 CMD, 클록 신호 CK, XCK가 메모리 장치(12)에 도달하는 타이밍을 조정한다. 예컨대, 메모리 컨트롤러(22)는, 스큐 정보에 기초하여 생성된 위상 정보를 인터페이스 회로(23)에 출력한다. 인터페이스 회로(23)는, 위상 정보에 따른 타이밍에 데이터 스트로브 신호 DQS, 데이터 DQ를 출력한다. 메모리 컨트롤러(22)는, 메모리 장치(12)의 스큐 정보에 기초하여 데이터 스트로브 신호 DQS, 데이터 DQ와 커맨드 CMD, 클록 신호 CK, XCK가 동시에 메모리 장치(12)에 도달하도록 설정한 위상 정보를 인터페이스 회로(23)에 출력한다. 인터페이스 회로(23)는, 위상 정보에 따른 타이밍에 데이터 스트로브 신호 DQS, 데이터 DQ를 출력한다.
도 2에 도시된 바와 같이, 메모리 컨트롤러(22)는, 데이터 IDQ0[0:3]∼IDQ3[0:3]을 출력한다. 도 2에 있어서, 메모리 컨트롤러(22)와 인터페이스 회로(23) 사이의 데이터 DQ와, 인터페이스 회로(23)로부터 출력되는 데이터 DQ를 구별하기 위해서, 메모리 컨트롤러(22)와 인터페이스 회로(23) 사이의 데이터를 IDQ로 하였다. 또한, [0:3]은 데이터의 비트를 나타낸다. 각 데이터 IDQ0[0:3]∼IDQ3[0:3]은 4비트의 병렬 데이터이다. 인터페이스 회로(23)는, 4비트의 데이터 IDQ0[0:3]을 1비트의 데이터 DQ0으로 변환한다. 마찬가지로, 인터페이스 회로(23)는, 각 데이터 IDQ1[0:3]∼IDQ3[0:3]을 데이터 DQ1∼DQ3으로 변환한다.
인터페이스 회로(23)는, 각 데이터 IDQ0[0:3]∼IDQ3[0:3]에 대응하는 4개의 병렬-직렬(병직렬) 변환 회로(310∼313)와, 4개의 출력 버퍼(320∼323)를 갖고 있다.
병렬-직렬 변환 회로(310)는, 4비트의 데이터 IDQ0[0:3]을 1비트의 데이터 SD0으로 변환한다. 출력 버퍼(320)는, 데이터 SD0에 기초하여 데이터 DQ0을 출력한다. 마찬가지로, 각 병렬-직렬 변환 회로(311∼313)는, 각 데이터 IDQ1∼IDQ3을 데이터 SD1∼SD3으로 변환한다. 출력 버퍼(321∼323)는, 데이터 SD1∼SD3에 기초하여 데이터 DQ1∼DQ3을 출력한다.
병렬-직렬 변환 회로(310)는, 제어 코드 생성 회로(400), 타이밍 조정 회로(410), 변환 회로(420)를 갖고 있다. 제어 코드 생성 회로(400), 타이밍 조정 회로(410), 변환 회로(420)는, 위상 동기 루프 회로(PLL 회로)(24)에 의해 생성된 클록 신호 CK1에 기초하여 동작한다. 이 클록 신호 CK1의 주파수는, 상기 메모리 컨트롤러(22)가 출력하는 내부 클록 신호 CLK의 주파수와 같다. 메모리 컨트롤러(22)는, 내부 클록 신호 CLK에 동기하여 데이터 IDQ0[0:3]∼IDQ3[0:3]을 출력한다. 병렬-직렬 변환 회로(310)는, 클록 신호 CK1에 동기하여 데이터 IDQ0[0:3]을 데이터 SD0으로 변환한다.
제어 코드 생성 회로(400)는, 위상 정보 PI0에 기초하여 타이밍 조정 회로(410)에 대한 제어 신호 CS0과, 변환 회로(420)에 대한 제어 신호 CI0을 생성한다. 제어 코드 생성 회로(400)는 제어 회로의 일례이다.
타이밍 조정 회로(410)는, 제어 신호 CS0에 따라서, 데이터 IDQ0[0:3]의 각 비트 데이터에 대한 지연 시간을, 클록 신호 CK1의 2분의 1 주기(T/2) 단위로 제어한다. 그리고, 타이밍 조정 회로(410)는, 그 제어한 지연 시간에 의해 데이터 IDQ0[0:3]의 각 비트 데이터를 지연시킨 지연 데이터 DDQ0[0:3]을 출력한다.
변환 회로(420)는, 제어 신호 CI0에 따라서, 클록 신호 CK1에 대하여 위상 조정한 복수의 클록 신호를 생성한다. 기준이 되는 클록 신호 CK1과, 생성된 복수의 클록 신호의 위상차는, 상기 위상 정보 PI0에 대응한다. 변환 회로(420)는, 생성된 복수의 클록 신호에 기초하여 타이밍 조정 회로(410)로부터 출력되는 4비트의 지연 데이터 DDQ0[0:3]을 1비트의 데이터 SD0으로 변환한다. 즉, 변환 회로(420)는, 병렬-직렬 변환과 위상 제어를 행한다. 그리고, 변환 회로(420)는 데이터 SD0을 출력한다.
마찬가지로, 병렬-직렬 변환 회로(311)는, 제어 코드 생성 회로(401), 타이밍 조정 회로(411), 변환 회로(421)를 갖고 있다. 제어 코드 생성 회로(401)는, 위상 정보 PI1에 기초하여 타이밍 조정 회로(411)에 대한 제어 신호 CS1과, 변환 회로(421)에 대한 제어 신호 CI1을 생성한다. 타이밍 조정 회로(411)는, 제어 신호 CS1에 따라서, 데이터 IDQ1[0:3]에 따른 지연 데이터 DDQ1[0:3]을 출력한다. 변환 회로(421)는, 제어 신호 CI1에 따라서, 클록 신호 CK1에 대하여 위상 조정한 복수의 클록 신호에 기초하여 타이밍 조정 회로(411)로부터 출력되는 지연 데이터 DDQ1[0:3]을 1비트의 데이터 SD1로 변환한다.
또한, 병렬-직렬 변환 회로(312)는, 제어 코드 생성 회로(402), 타이밍 조정 회로(412), 변환 회로(422)를 갖고 있다. 제어 코드 생성 회로(402)는, 위상 정보 PI2에 기초하여 타이밍 조정 회로(412)에 대한 제어 신호 CS2와, 변환 회로(422)에 대한 제어 신호 CI2를 생성한다. 타이밍 조정 회로(412)는, 제어 신호 CS2에 따라서, 데이터 IDQ2[0:3]에 따른 지연 데이터 DDQ2[0:3]을 출력한다. 변환 회로(422)는, 제어 신호 CI2에 따라서, 클록 신호 CK1에 대하여 위상 조정한 복수의 클록 신호에 기초하여 타이밍 조정 회로(412)로부터 출력되는 지연 데이터 DDQ2[0:3]를 1비트의 데이터 SD2로 변환한다.
그리고, 병렬-직렬 변환 회로(313)는, 제어 코드 생성 회로(403), 타이밍 조정 회로(413), 변환 회로(423)를 갖고 있다. 제어 코드 생성 회로(403)는, 위상 정보 PI3에 기초하여 타이밍 조정 회로(413)에 대한 제어 신호 CS3과, 변환 회로(423)에 대한 제어 신호 CI3을 생성한다. 타이밍 조정 회로(413)는, 제어 신호 CS3에 따라서, 데이터 IDQ3[0:3]에 따른 지연 데이터 DDQ3[0:3]을 출력한다. 변환 회로(423)는, 제어 신호 CI3에 따라서, 클록 신호 CK1에 대하여 위상 조정한 복수의 클록 신호에 기초하여 타이밍 조정 회로(413)로부터 출력되는 지연 데이터 DDQ3[0:3]을 1비트의 데이터 SD3으로 변환한다.
다음에, 병렬-직렬 변환 회로(310)에 포함되는 타이밍 조정 회로(410), 변환 회로(420), 제어 코드 생성 회로(400)를 설명한다. 또한, 병렬-직렬 변환 회로(311∼313)는, 병렬-직렬 변환 회로(310)와 동일하기 때문에, 도면 및 설명을 생략한다.
도 3에 도시된 바와 같이, 타이밍 조정 회로(410)는, 래치 회로(500), 지연 조정 회로(501)를 갖고 있다. 또한, 도 3에 있어서, 도 2에 도시된 데이터 IDQ0[0:3]을 데이터 D0∼D3으로 한다. 즉, 1비트의 데이터 IDQ0[0]을 데이터 D0으로 한다. 마찬가지로, 데이터 IDQ0[1]∼IDQ0[3]을 데이터 D1∼D3으로 한다. 또한, 도 3에 있어서, 도 2에 도시된 지연 데이터 DDQ0[0:3]을 지연 데이터 DD0∼DD3으로 한다. 즉, 1비트의 지연 데이터 DDQ0[0]을 지연 데이터 DD0으로 한다. 마찬가지로, 지연 데이터 DDQ0[1]∼DDQ0[3]을 지연 데이터 DD1∼DD3으로 한다.
래치 회로(500)는, 데이터 D0∼D3에 대응하는 4개의 플립플롭 회로(510∼513)를 갖고 있다. 플립플롭 회로(510∼513)의 입력 단자(데이터 단자)에는, 데이터 D0∼D3이 공급된다. 또한, 각 플립플롭 회로(510∼513)의 클록 단자에는 클록 신호 CK1이 공급된다. 플립플롭 회로(510∼513)는, 예컨대 H 레벨의 클록 신호 CK1에 응답하여 데이터 D0∼D3을 각각 래치하고, 래치한 레벨과 같은 데이터 D0a∼D3a를 출력한다.
지연 조정 회로(501)는, 플립플롭 회로(520∼523, 530∼533), 선택 회로 SA0∼SA3, SB0∼SB3, 인버터 회로(54)를 갖고 있다.
도 2에 도시된 제어 코드 생성 회로(400)로부터 출력되는 제어 신호 CS0은, 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호를 포함한다. 필요에 따라, 대응을 알기 쉽게 하기 위해서, 선택 회로 SA0∼SA3, SB0∼SB3 각각에 대한 제어 신호를 동일한 부호를 이용하여 설명한다.
인버터 회로(54)는, 클록 신호 CK1의 레벨을 논리 반전한 레벨의 반전 클록 신호 xCK1을 출력한다. 클록 신호 CK1은 플립플롭 회로(520∼523)의 클록 단자에 공급된다. 반전 클록 신호 xCK1은 플립플롭 회로(530∼533)의 클록 단자에 공급된다.
데이터 D0a∼D3a는 플립플롭 회로(520∼523)의 데이터 단자와 선택 회로 SA0∼SA3의 제1 단자에 공급된다. 플립플롭 회로(520∼523)는, 예컨대 H 레벨의 클록 신호 CK1에 응답하여 데이터 D0a∼D3a를 래치하고, 래치한 레벨과 같은 레벨의 신호를 출력한다. 플립플롭 회로(520∼523)의 출력 신호는 선택 회로 SA0∼SA3의 제2 단자에 공급된다. 선택 회로 SA0∼SA3은, 제어 신호 SA0∼SA3에 따른 제1 단자 또는 제2 단자를 선택한다. 선택 회로 SA0∼SA3은 예컨대, L 레벨(논리값 「0」)의 제어 신호 SA0∼SA3에 응답하여 제1 단자를 선택하고, H 레벨(논리값 「1」)의 제어 신호 SA0∼SA3에 응답하여 제2 단자를 선택한다. 각 선택 회로 SA0∼SA3은, 선택한 단자에 공급되는 신호와 같은 신호 S0a∼S3a를 출력한다.
선택 회로 SA0∼SA3의 출력 신호 S0a∼S3a는 플립플롭 회로(530∼533)의 데이터 단자와 선택 회로 SB0∼SB3의 제1 단자에 공급된다. 플립플롭 회로(530∼533)는, 예컨대 H 레벨의 반전 클록 신호 xCK1에 응답하여 신호 S0a∼S3a를 래치하고, 래치한 레벨과 같은 레벨의 신호를 출력한다. 플립플롭 회로(530∼533)의 출력 신호는 선택 회로 SB0∼SB3의 제2 단자에 공급된다. 선택 회로 SB0∼SB3은, 제어 신호 SB0∼SB3에 따른 제1 단자 또는 제2 단자를 선택한다. 선택 회로 SB0∼SB3은 예컨대, L 레벨(논리값 「0」)의 제어 신호 SB0∼SB3에 응답하여 제1 단자를 선택하고, H 레벨(논리값 「1」)의 제어 신호 SB0∼SB3에 응답하여 제2 단자를 선택한다. 각 선택 회로 SB0∼SB3은, 선택한 단자에 공급되는 신호와 같은 신호 DD0∼DD3을 출력한다.
변환 회로(420)는, 2개의 지연 동기 루프 회로(DLL 회로)(601, 602), 선택 회로(610)를 포함한다. 지연 동기 루프 회로(601)에는 클록 신호 CK1과 제어 신호 CI0이 공급된다. 지연 동기 루프 회로(601)는, 제어 신호 CI0에 따라 클록 신호 CK1을 지연시킨 클록 신호 CK2a를 생성한다. 따라서, 클록 신호 CK2a의 주기는, 클록 신호 CK1의 주기와 같다. 지연 동기 루프 회로(601)는, 클록 신호 CK1에 대한 클록 신호 CK2a의 위상차를, 제어 신호 CI0에 따라 제어한다. 지연 동기 루프 회로(601)는, 클록 신호 CK1에 대한 클록 신호 CK2a를 정해진 범위[예컨대, 45도(deg.)∼405도(deg.)]로 제어 가능하다.
클록 신호 CK2a는 지연 동기 루프 회로(602)와 선택 회로(610)에 공급된다. 지연 동기 루프 회로(602)는, 클록 신호 CK2a를 지연시켜 클록 신호 CK2b를 생성한다. 따라서, 클록 신호 CK2b의 주기는, 클록 신호 CK2a의 주기와 같다. 클록 신호 CK2a에 대한 클록 신호 CK2b의 위상차는, 정해진 위상차[예컨대 90도(deg.)]이다. 클록 신호 CK2b는 선택 회로(610)에 공급된다.
선택 회로(610)는, 4개의 입력 단자 n0∼n3을 갖고 있다. 입력 단자 n0∼n3에는 신호 DD0∼DD3이 공급된다. 도 5에 도시된 바와 같이, 선택 회로(610)는, 클록 신호 CK2a, CK2b의 논리 레벨에 따라서 4개의 입력 단자 n0∼n3 중 하나를 선택한다. 선택 회로(610)는, 선택한 단자에 공급되는 신호와 같은 신호, 즉 1비트의 데이터 SD0을 출력한다.
다음에, 상기 병렬-직렬 변환 회로(310)의 작용을 설명한다.
도 3에 도시된 바와 같이, 래치 회로(500)의 플립플롭 회로(510∼513)는, 클록 신호 CK1에 응답하여 데이터 D0∼D3을 래치하고, 래치한 레벨과 같은 레벨의 신호 D0a∼D3a를 출력한다. 그리고, 지연 조정 회로(501)의 플립플롭 회로(520∼523)는 클록 신호 CK1에 응답하여 데이터 D0a∼D3a를 래치하고, 래치한 레벨과 같은 레벨의 신호를 출력한다. 따라서, 플립플롭 회로(520∼523)는, 데이터 D0a∼D3a에 대하여, 클록 신호 CK1의 1주기분 지연되어 신호를 출력한다. 선택 회로 SA0∼SA3은, 논리값 「0」의 제어 신호에 응답하여 제1 단자에 공급되는 신호와 같은 신호 S0a∼S3a를 출력하고, 논리값 「1」의 제어 신호에 응답하여 제2 단자에 공급되는 신호와 같은 신호 S0a∼S3a를 출력한다.
지연 조정 회로(501)의 플립플롭 회로(530∼533)는, 반전 클록 신호 xCK1에 응답하여 신호 S0a∼S3a를 래치하고, 래치한 레벨과 같은 레벨의 신호를 출력한다. 따라서, 플립플롭 회로(530∼533)는, 신호 S0a∼S3a에 대하여, 클록 신호 CK1의 반주기분 지연되어 신호를 출력한다. 선택 회로 SB0∼SB3은, 논리값 「0」의 제어 신호에 응답하여 제1 단자에 공급되는 신호와 같은 신호 DD0∼DD3을 출력하고, 논리값 「1」의 제어 신호에 응답하여 제2 단자에 공급되는 신호와 같은 신호 DD0∼DD3을 출력한다.
전술한 바와 같이, 도 2에 도시된 제어 코드 생성 회로(400)는, 위상 정보 PI0에 따라, 도 3에 도시된 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호 CS0(제어 신호 SA0∼SA3, SB0∼SB3)을 생성한다. 제어 신호 CS0은, 클록 신호 CK1에 대한 위상차에 대응한다. 또한, 제어 코드 생성 회로(400)는, 위상 정보 PI0에 따라, 도 3에 도시된 지연 동기 루프 회로(601)에 대한 제어 신호 CI0을 생성한다.
도 4는, 원하는 위상에 대하여, 지연 동기 루프 회로(601)에 있어서의 위상 조정 범위와, 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호의 논리값의 일례를 나타낸다.
예컨대, 데이터 SD0(DQ0)에 대한 원하는 위상이 「45deg.∼135deg.」인 경우, 지연 동기 루프 회로(601)에 있어서의 위상의 조정 범위는 「45deg.∼135deg.」이다. 또한, 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호의 논리값은 「0, 0, 0, 0」, 「0, 0, 1, 1」이다.
선택 회로 SA0은, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(520)를 바이패스한 신호, 즉 데이터 D0a와 같은 타이밍의 신호 S0a를 출력한다. 선택 회로 SB0은, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(520)를 바이패스한 신호, 즉 신호 S0a와 같은 타이밍에 신호 DD0을 출력한다. 이에 따라, 도 6에 도시된 바와 같이, 선택 회로(610)의 단자 n0에, 클록 신호 CK1에 대하여 위상차 0도로써 데이터 D0이 공급된다.
선택 회로 SA1은, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(521)를 바이패스한 신호, 즉 데이터 D1a와 같은 타이밍의 신호 S1a를 출력한다. 선택 회로 SB1은, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(521)를 바이패스한 신호, 즉 신호 S1a와 같은 타이밍에 신호 DD1을 출력한다. 이에 따라, 도 6에 도시된 바와 같이, 선택 회로(610)의 단자 n1에, 클록 신호 CK1에 대하여 위상차 0도로써 데이터 D1이 공급된다.
선택 회로 SA2는, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(522)를 바이패스한 신호, 즉 데이터 D2a와 같은 타이밍의 신호 S2a를 출력한다. 선택 회로 SB2는, 논리값 「1」의 제어 신호에 응답하여 플립플롭 회로(522)에 의해 래치한 신호, 즉 신호 S2a보다 클록 신호 CK1의 반주기분 지연된 타이밍에 신호 DD2를 출력한다. 이에 따라, 도 6에 도시된 바와 같이, 선택 회로(610)의 단자 n2에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D2가 공급된다.
선택 회로 SA3은, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(523)를 바이패스한 신호, 즉 데이터 D3a와 같은 타이밍의 신호 S3a를 출력한다. 선택 회로 SB3은, 논리값 「1」의 제어 신호에 응답하여 플립플롭 회로(523)에 의해 래치한 신호, 즉 신호 S3a보다 클록 신호 CK1의 반주기분 지연된 타이밍에 신호 DD3을 출력한다. 이에 따라, 도 6에 도시된 바와 같이, 선택 회로(610)의 단자 n3에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D3이 공급된다.
도 6에 있어서, 클록 신호 CK1과 클록 신호 CK2a의 위상차가 45도(deg.)인 경우, 각 단자 n0∼n3에 공급되는 신호에 대하여, 클록 신호 CK2a, CK2b의 논리 레벨에 따라 선택되는 기간을 해칭으로 나타낸다. 예컨대, H 레벨의 클록 신호 CK2a와 L 레벨의 클록 신호 CK2b의 기간, 도 3에 도시된 선택 회로(610)의 단자 n0이 선택되고, 그 단자 n0에 공급되는 신호, 즉 데이터 D0이 데이터 SD0(DQ0)으로서 출력된다. 또한, H 레벨의 클록 신호 CK2a와 H 레벨의 클록 신호 CK2b의 기간, 도 3에 도시된 선택 회로(610)의 단자 n1이 선택되고, 그 단자 n1에 공급되는 신호, 즉 데이터 D1이 데이터 SD0(DQ0)으로서 출력된다. 또한, L 레벨의 클록 신호 CK2a와 H 레벨의 클록 신호 CK2b의 기간, 도 3에 도시된 선택 회로(610)의 단자 n2가 선택되고, 그 단자 n2에 공급되는 신호, 즉 데이터 D2가 데이터 SD0(DQ0)으로서 출력된다. 그리고, L 레벨의 클록 신호 CK2a와 L 레벨의 클록 신호 CK2b의 기간, 도 3에 도시된 선택 회로(610)의 단자 n3이 선택되고, 그 단자 n3에 공급되는 신호, 즉 데이터 D3이 데이터 SD0(DQ0)으로서 출력된다.
도 4에 도시된 바와 같이, 데이터 SD0(DQ0)에 대한 원하는 위상이 「135deg.∼225deg.」인 경우, 지연 동기 루프 회로(601)에 있어서의 위상의 조정 범위는 「135deg.∼225deg.」이다. 또한, 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호의 논리값은 「0, 0, 0, 1」, 「0, 1, 1, 0」이다.
도 7에 도시된 바와 같이, 선택 회로(610)의 단자 n0에, 클록 신호 CK1에 대하여 위상차 0도로써 데이터 D0이 공급된다. 또한, 선택 회로(610)의 단자 n1에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D1이 공급된다. 또한, 선택 회로(610)의 단자 n2에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D2가 공급된다. 그리고, 선택 회로(610)의 단자 n3에, 클록 신호 CK1에 대하여 위상차 270도로써 데이터 D3이 공급된다.
도 7에 있어서, 클록 신호 CK1과 클록 신호 CK2a의 위상차가 135도(deg.)인 경우, 각 단자 n0∼n3에 공급되는 신호에 대하여, 클록 신호 CK2a, CK2b의 논리 레벨에 따라 선택되는 기간을 해칭으로 나타낸다. 도 6에 도시된 경우와 마찬가지로, 클록 신호 CK2a와 클록 신호 CK2b의 논리 레벨에 따라서 단자 n0, n1, n2, n3이 순차 선택된다. 그리고, 각 단자 n0, n1, n2, n3에 공급되는 데이터 D0, D1, D2, D3이 데이터 SD0(DQ0)으로서 출력된다.
도 4에 도시된 바와 같이, 데이터 SD0(DQ0)에 대한 원하는 위상이 「225deg.∼315deg.」인 경우, 지연 동기 루프 회로(601)에 있어서의 위상의 조정 범위는 「225deg.∼315deg.」이다. 또한, 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호의 논리값은 「0, 0, 1, 1」, 「1, 1, 0, 0」이다.
도 8에 도시된 바와 같이, 선택 회로(610)의 단자 n0에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D0이 공급된다. 또한, 선택 회로(610)의 단자 n1에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D1이 공급된다. 또한, 선택 회로(610)의 단자 n2에, 클록 신호 CK1에 대하여 위상차 270도로써 데이터 D2가 공급된다. 그리고, 선택 회로(610)의 단자 n3에, 클록 신호 CK1에 대하여 위상차 270도로써 데이터 D3이 공급된다.
도 8에 있어서, 클록 신호 CK1과 클록 신호 CK2a의 위상차가 225도(deg.)인 경우, 각 단자 n0∼n3에 공급되는 신호에 대하여, 클록 신호 CK2a, CK2b의 논리 레벨에 따라 선택되는 기간을 해칭으로 나타낸다. 도 6, 도 7에 도시된 경우와 마찬가지로, 클록 신호 CK2a와 클록 신호 CK2b의 논리 레벨에 따라서 단자 n0, n1, n2, n3이 순차 선택된다. 그리고, 각 단자 n0, n1, n2, n3에 공급되는 데이터 D0, D1, D2, D3이 데이터 SD0(DQ0)으로서 출력된다.
도 4에 도시된 바와 같이, 데이터 SD0(DQ0)에 대한 원하는 위상이 「315deg.∼405deg.」인 경우, 지연 동기 루프 회로(601)에 있어서의 위상의 조정 범위는 「315deg.∼405deg.」이다. 또한, 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호의 논리값은 「0, 1, 1, 1」, 「1, 0, 0, 1」이다.
도 9에 도시된 바와 같이, 선택 회로(610)의 단자 n0에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D0이 공급된다. 또한, 선택 회로(610)의 단자 n1에, 클록 신호 CK1에 대하여 위상차 270도로써 데이터 D1이 공급된다. 또한, 선택 회로(610)의 단자 n2에, 클록 신호 CK1에 대하여 위상차 270도로써 데이터 D2가 공급된다. 그리고, 선택 회로(610)의 단자 n3에, 클록 신호 CK1에 대하여 위상차 360도로써 데이터 D3이 공급된다.
도 9에 있어서, 클록 신호 CK1과 클록 신호 CK2a의 위상차가 315도(deg.)인 경우, 각 단자 n0∼n3에 공급되는 신호에 대하여, 클록 신호 CK2a, CK2b의 논리 레벨에 따라 선택되는 기간을 해칭으로 나타낸다. 도 6 내지 도 8에 도시된 경우와 마찬가지로, 클록 신호 CK2a와 클록 신호 CK2b의 논리 레벨에 따라서 단자 n0, n1, n2, n3이 순차 선택된다. 그리고, 각 단자 n0, n1, n2, n3에 공급되는 데이터 D0, D1, D2, D3이 데이터 SD0(DQ0)으로서 출력된다.
이상 기술한 바와 같이, 본 실시형태에 따르면, 이하의 효과를 발휘한다.
(1-1) 병렬-직렬 변환 회로(310)는, 제어 코드 생성 회로(400), 타이밍 조정 회로(410), 변환 회로(420)를 갖고 있다. 제어 코드 생성 회로(400)는, 위상 정보 PI0에 기초하여 타이밍 조정 회로(410)에 대한 제어 신호 CS0과, 변환 회로(420)에 대한 제어 신호 CI0을 생성한다. 타이밍 조정 회로(410)는, 제어 신호 CS0에 따라서, 데이터 IDQ0[0:3]의 각 비트 데이터에 대한 지연 시간을, 클록 신호 CK1의 2분의 1 주기(T/2) 단위로 제어한다. 그리고, 타이밍 조정 회로(410)는, 그 제어한 지연 시간에 의해 데이터 IDQ0[0:3]의 각 비트 데이터를 지연시킨 지연 데이터 DDQ0[0:3]을 출력한다. 변환 회로(420)는, 제어 신호 CI0에 따라서, 클록 신호 CK1에 대하여 위상 조정한 복수의 클록 신호를 생성한다. 그리고, 변환 회로(420)는, 생성된 복수의 클록 신호에 기초하여 타이밍 조정 회로(410)로부터 출력되는 4비트의 지연 데이터 DDQ0[0:3]을 1비트의 데이터 SD0으로 변환한다. 변환 회로(420)는, 병렬-직렬 변환과 위상 제어를 행한다. 따라서, 변환에 의해 생성된 1비트의 데이터 SD0을 위상 정보 PI0에 따른 타이밍에 출력할 수 있다.
(1-2) 지연 조정 회로(501)의 플립플롭 회로(520∼523)는, 클록 신호 CK1에 응답하여 데이터 D0a∼D3a를 래치하고, 래치한 레벨과 같은 레벨의 신호를 출력한다. 선택 회로 SA0∼SA3은, 제어 신호에 따라, 플립플롭 회로(520∼523)에 공급되는 데이터 D0a∼D3a, 또는 플립플롭 회로(520∼523)의 출력 신호를 선택하고, 선택한 신호와 같은 신호 S0a∼S3a를 출력한다.
플립플롭 회로(530∼533)는, 인버터 회로(54)에 의해 클록 신호 CK1을 반전한 반전 클록 신호 xCK1에 응답하여 선택 회로 SB0∼SB3의 출력 신호 S0a∼S3a를 래치하고, 래치한 레벨과 같은 신호를 출력한다. 선택 회로 SB0∼SB3은, 제어 신호에 따라, 플립플롭 회로(530∼533)에 공급되는 데이터 S0a∼S3a, 또는 플립플롭 회로(530∼533)의 출력 신호를 선택하고, 선택한 신호와 같은 신호 DD0∼DD3을 출력한다.
클록 신호 CK1에 대하여, 반전 클록 신호 xCK1의 위상은, 클록 신호 CK1의 주기의 1/2 지연되고 있다. 따라서, 플립플롭 회로(530∼533)가 신호를 래치하는 타이밍은, 플립플롭 회로(520∼523)가 신호를 래치하는 타이밍보다, 클록 신호 CK1, xCK1의 1/2 주기 지연되고 있다. 이 때문에, 데이터 D0a∼D3a에 대하여, 클록 신호 CK1, xCK1의 1/2 주기의 단위로 지연된 신호를 용이하게 생성할 수 있다.
(1-3) 변환 회로(420)의 지연 동기 루프 회로(601)는, 제어 신호 CI0에 따라 클록 신호 CK1을 지연시킨 클록 신호 CK2a를 생성한다. 지연 동기 루프 회로(602)는, 클록 신호 CK2a를 지연시키고, 클록 신호 CK2a에 대하여 정해진 위상차[예컨대 90도(deg.)]의 클록 신호 CK2b를 생성한다. 선택 회로(610)는, 4개의 입력 단자 n0∼n3을 갖고 있다. 입력 단자 n0∼n3에는 신호 DD0∼DD3이 공급된다. 선택 회로(610)는, 클록 신호 CK2a, CK2b의 논리 레벨에 따라서 4개의 입력 단자 n0∼n3 중 하나를 선택하고, 그 선택한 단자에 공급되는 신호와 같은 신호, 즉 1비트의 데이터 SD0을 출력한다.
이와 같이, 정해진 위상차의 클록 신호 CK2a, CK2b의 논리 레벨의 조합에 의해 선택된 신호 DD0∼DD3, 즉 데이터 D0∼D3이 순차 데이터 SD0으로서 출력된다. 이 때문에, 클록 신호 CK1(CK2a, CK2b)보다 고주파의 클록 신호를 필요로 하지 않고, 병렬-직렬 변환을 행할 수 있다. 그리고, 기준이 되는 클록 신호 CK1에 대한 클록 신호 CK2a, CK2b의 위상을 조정함으로써, 데이터 SD0의 출력 타이밍을 용이하게 조정할 수 있다.
(제2 실시형태)
이하, 제2 실시형태를 설명한다.
또한, 제1 실시형태와 동일한 부재에 대해서는 동일한 부호를 붙이고, 이들에 대한 설명의 전부 또는 일부를 생략한다.
도 10에 도시된 바와 같이, 제어 장치(13)는 메모리 컨트롤러(22), 인터페이스 회로(25)를 갖고 있다. 메모리 컨트롤러(22)는, 데이터 IDQ0[0:3]∼IDQ3[0:3]을 출력한다. 각 데이터 IDQ0[0:3]∼IDQ3[0:3]은 4비트의 병렬 데이터이다. 인터페이스 회로(25)는, 4비트의 데이터 IDQ0[0:3]을 1비트의 데이터 DQ0으로 변환한다. 마찬가지로, 인터페이스 회로(25)는, 각 데이터 IDQ1∼IDQ3을 데이터 DQ1∼DQ3으로 변환한다.
인터페이스 회로(25)는, 각 데이터 IDQ0[0:3]∼IDQ3[0:3]에 대응하는 4개의 병렬-직렬(병직렬) 변환 회로(330∼333)와, 4개의 출력 버퍼(320∼323)를 갖고 있다.
병렬-직렬 변환 회로(330)는, 4비트의 데이터 IDQ0[0:3]을 1비트의 데이터 SD0으로 변환한다. 출력 버퍼(320)는, 데이터 SD0에 기초하여 데이터 DQ0을 출력한다. 마찬가지로, 각 병렬-직렬 변환 회로(331∼333)는, 각 데이터 IDQ1∼IDQ3을 데이터 SD1∼SD3으로 변환한다. 출력 버퍼(321∼323)는, 데이터 SD1∼SD3에 기초하여 데이터 DQ1∼DQ3을 출력한다.
병렬-직렬 변환 회로(330)는, 제어 코드 생성 회로(440), 타이밍 조정 회로(450), 변환 회로(420)를 갖고 있다. 제어 코드 생성 회로(440), 타이밍 조정 회로(450), 변환 회로(420)는, 위상 동기 루프 회로(PLL 회로)(24)에 의해 생성된 클록 신호 CK1에 기초하여 동작한다. 이 클록 신호 CK1의 주파수는, 상기 메모리 컨트롤러(22)가 출력하는 내부 클록 신호 CLK의 주파수와 같다. 메모리 컨트롤러(22)는, 내부 클록 신호 CLK에 동기하여 데이터 IDQ0[0:3]∼IDQ3[0:3]을 출력한다. 병렬-직렬 변환 회로(330)는, 클록 신호 CK1에 동기하여 데이터 IDQ0[0:3]을 데이터 SD0으로 변환한다.
제어 코드 생성 회로(440)는, 위상 정보 PI0에 기초하여 타이밍 조정 회로(450)에 대한 제어 신호 CS10과, 변환 회로(420)에 대한 제어 신호 CI10을 생성한다.
타이밍 조정 회로(450)는, 제어 신호 CS10에 따라서, 데이터 IDQ0[0:3]의 각 비트 데이터에 대한 지연 시간을, 클록 신호 CK1의 2분의 1 주기(T/2) 단위로 제어한다. 그리고, 타이밍 조정 회로(450)는, 그 제어한 지연 시간에 의해 데이터 IDQ0[0:3]의 각 비트 데이터를 지연시킨 지연 데이터 DDQ0[0:3]을 출력한다.
변환 회로(420)는, 제어 신호 CI10에 따라서, 클록 신호 CK1에 대하여 위상 조정한 복수의 클록 신호를 생성한다. 기준이 되는 클록 신호 CK1과, 생성된 복수의 클록 신호의 위상차는, 상기 위상 정보 PI0에 대응한다. 변환 회로(420)는, 생성된 복수의 클록 신호에 기초하여 타이밍 조정 회로(450)로부터 출력되는 4비트의 지연 데이터 DDQ0[0:3]을 1비트의 데이터 SD0으로 변환한다. 즉, 변환 회로(420)는, 병렬-직렬 변환과 위상 제어를 행한다. 그리고, 변환 회로(420)는, 데이터 SD0을 출력한다.
마찬가지로, 병렬-직렬 변환 회로(331)는, 제어 코드 생성 회로(441), 타이밍 조정 회로(451), 변환 회로(421)를 갖고 있다. 제어 코드 생성 회로(441)는, 위상 정보 PI1에 기초하여 타이밍 조정 회로(451)에 대한 제어 신호 CS11과, 변환 회로(421)에 대한 제어 신호 CI11을 생성한다. 타이밍 조정 회로(451)는, 제어 신호 CS11에 따라서, 데이터 IDQ1[0:3]에 따른 지연 데이터 DDQ1[0:3]을 출력한다. 변환 회로(421)는, 제어 신호 CI11에 따라서, 클록 신호 CK1에 대하여 위상 조정한 복수의 클록 신호에 기초하여 타이밍 조정 회로(451)로부터 출력되는 지연 데이터 DDQ1[0:3]을 1비트의 데이터 SD1로 변환한다.
또한, 병렬-직렬 변환 회로(332)는, 제어 코드 생성 회로(442), 타이밍 조정 회로(452), 변환 회로(422)를 갖고 있다. 제어 코드 생성 회로(442)는, 위상 정보 PI2에 기초하여 타이밍 조정 회로(452)에 대한 제어 신호 CS12와, 변환 회로(422)에 대한 제어 신호 CI12를 생성한다. 타이밍 조정 회로(452)는, 제어 신호 CS12에 따라서, 데이터 IDQ2[0:3]에 따른 지연 데이터 DDQ2[0:3]을 출력한다. 변환 회로(422)는, 제어 신호 CI12에 따라서, 클록 신호 CK1에 대하여 위상 조정한 복수의 클록 신호에 기초하여 타이밍 조정 회로(452)로부터 출력되는 지연 데이터 DDQ2[0:3]을 1비트의 데이터 SD2로 변환한다.
그리고, 병렬-직렬 변환 회로(333)는, 제어 코드 생성 회로(443), 타이밍 조정 회로(453), 변환 회로(423)를 갖고 있다. 제어 코드 생성 회로(443)는, 위상 정보 PI3에 기초하여 타이밍 조정 회로(453)에 대한 제어 신호 CS13과, 변환 회로(423)에 대한 제어 신호 CI13을 생성한다. 타이밍 조정 회로(453)는, 제어 신호 CS13에 따라서, 데이터 IDQ3[0:3]에 따른 지연 데이터 DDQ3[0:3]을 출력한다. 변환 회로(423)는, 제어 신호 CI13에 따라서, 클록 신호 CK1에 대하여 위상 조정한 복수의 클록 신호에 기초하여 타이밍 조정 회로(453)로부터 출력되는 지연 데이터 DDQ3[0:3]을 1비트의 데이터 SD3으로 변환한다.
다음에, 병렬-직렬 변환 회로(330)에 포함되는 타이밍 조정 회로(450), 변환 회로(420), 제어 코드 생성 회로(440)를 설명한다. 또한, 병렬-직렬 변환 회로(331∼333)는, 병렬-직렬 변환 회로(330)와 동일하기 때문에, 도면 및 설명을 생략한다.
도 11에 도시된 바와 같이, 타이밍 조정 회로(450)는, 래치 회로(500), 지연 조정 회로(502)를 갖고 있다. 또한, 도 11에 있어서, 도 10에 도시된 데이터 IDQ0[0:3]을 데이터 D0∼D3으로 한다. 즉, 1비트의 데이터 IDQ0[0]을 데이터 D0으로 한다. 마찬가지로, 데이터 IDQ0[1]∼IDQ0[3]을 데이터 D1∼D3으로 한다.
래치 회로(500)의 플립플롭 회로(510∼513)는, 예컨대 H 레벨의 클록 신호 CK1에 응답하여 데이터 D0∼D3을 각각 래치하고, 래치한 레벨과 같은 데이터 D0a∼D3a를 출력한다.
지연 조정 회로(502)는, 플립플롭 회로(520∼523, 530∼533), 선택 회로 SA0∼SA3, SB0∼SB3, 인버터 회로(54), 선택 회로 SC0∼SC3을 갖고 있다.
도 10에 도시된 제어 코드 생성 회로(440)로부터 출력되는 제어 신호 CS10은, 선택 회로 SA0∼SA3, SB0∼SB3, SC0∼SC3에 대한 제어 신호를 포함한다. 필요에 따라, 대응을 알기 쉽게 하기 위해서, 선택 회로 SA0∼SA3, SB0∼SB3, SC0∼SC3 각각에 대한 제어 신호를 동일한 부호를 이용하여 설명한다.
선택 회로 SC0∼SC3은, 데이터 D0a∼D3a에 대응하는 4개의 입력 단자를 갖고 있다. 데이터 D0a∼D3a는 선택 회로 SC0∼SC3의 입력 단자에 대하여, 순환 시프트하여 공급된다. 상세히 설명하면, 데이터 D0a는, 선택 회로 SC0의 제1 단자와, 선택 회로 SC1의 제2 단자와, 선택 회로 SC2의 제3 단자와, 선택 회로 SC3의 제4 단자에 공급된다. 데이터 D1a는, 선택 회로 SC1의 제1 단자와, 선택 회로 SC2의 제2 단자와, 선택 회로 SC3의 제3 단자와, 선택 회로 SC0의 제4 단자에 공급된다. 데이터 D2a는, 선택 회로 SC2의 제1 단자와, 선택 회로 SC3의 제2 단자와, 선택 회로 SC0의 제3 단자와, 선택 회로 SC1의 제4 단자에 공급된다. 데이터 D3a는, 선택 회로 SC3의 제1 단자와, 선택 회로 SC0의 제2 단자와, 선택 회로 SC1의 제3 단자와, 선택 회로 SC2의 제4 단자에 공급된다.
각 선택 회로 SC0∼SC3은, 도 10에 도시된 제어 코드 생성 회로(440)로부터 공급되는 제어 신호에 응답하여 4개의 입력 단자 중 하나를 선택하고, 선택한 입력 단자에 공급되는 신호와 같은 신호 S0c∼S3c를 출력한다. 각 선택 회로 SC0∼SC3에 대한 제어 신호는 2비트의 신호이다. 도 11에 있어서, 선택 회로 SC0∼SC3에 기재된 부호 「00」 「01」 「10」 「11」은, 2비트의 제어 신호의 논리값과, 제어 신호에 의해 선택되는 단자의 대응을 나타낸다. 예컨대, 선택 회로 SC0은, 논리값 「00」의 제어 신호에 응답하여 제1 단자를 선택하고, 제1 단자에 공급되는 신호 (D0a)와 같은 신호 S0c를 출력한다. 또한, 선택 회로 SC0은, 논리값 「01」의 제어 신호에 응답하여 제2 단자를 선택하고, 제2 단자에 공급되는 신호 (D3a)와 같은 신호 S0c를 출력한다. 또한, 선택 회로 SC0은, 논리값 「10」의 제어 신호에 응답하여 제3 단자를 선택하고, 제3 단자에 공급되는 신호 (D2a)와 같은 신호 S0c를 출력한다. 그리고, 선택 회로 SC0은, 논리값 「11」의 제어 신호에 응답하여 제4 단자를 선택하고, 제4 단자에 공급되는 신호 (D1a)와 같은 신호 S0c를 출력한다.
마찬가지로, 선택 회로 SC1은, 제어 신호의 논리값 「00」(「01」, 「10」, 「11」)에 대응하는 단자를 선택하고, 선택한 단자에 공급되는 신호 D1a(D0a, D3a, D2a)와 같은 신호 S1c를 출력한다. 마찬가지로, 선택 회로 SC2는, 제어 신호의 논리값 「00」(「01」, 「10」, 「11」)에 대응하는 단자를 선택하고, 선택한 단자에 공급되는 신호 D2a(D1a, D0a, D3a)와 같은 신호 S2c를 출력한다. 마찬가지로, 선택 회로 SC3은, 제어 신호의 논리값 「00」(「01」, 「10」, 「11」)에 대응하는 단자를 선택하고, 선택한 단자에 공급되는 신호 D3a(D2a, D1a, D0a)와 같은 신호 S3c를 출력한다.
선택 회로 SC0∼SC3으로부터 출력되는 신호 S0c∼S3c는, 플립플롭 회로(520∼523)의 데이터 단자와 선택 회로 SA0∼SA3의 제1 단자에 공급된다. 플립플롭 회로(520∼523)는, 예컨대 H 레벨의 클록 신호 CK1에 응답하여 신호 S0c∼S3c를 래치하고, 래치한 레벨과 같은 레벨의 신호를 출력한다. 플립플롭 회로(520∼523)의 출력 신호는 선택 회로 SA0∼SA3의 제2 단자에 공급된다. 선택 회로 SA0∼SA3은, 제어 신호 SA0∼SA3에 따른 제1 단자 또는 제2 단자를 선택한다. 선택 회로 SA0∼SA3은 예컨대, L 레벨(논리값 「0」)의 제어 신호 SA0∼SA3에 응답하여 제1 단자를 선택하고, H 레벨(논리값 「1」)의 제어 신호 SA0∼SA3에 응답하여 제2 단자를 선택한다. 각 선택 회로 SA0∼SA3은, 선택한 단자에 공급되는 신호와 같은 신호 S0a∼S3a를 출력한다.
선택 회로 SA0∼SA3의 출력 신호 S0a∼S3a는 플립플롭 회로(530∼533)의 데이터 단자와 선택 회로 SB0∼SB3의 제1 단자에 공급된다. 플립플롭 회로(530∼533)는, 예컨대 H 레벨의 반전 클록 신호 xCK1에 응답하여 신호 S0a∼S3a를 래치하고, 래치한 레벨과 같은 레벨의 신호를 출력한다. 플립플롭 회로(530∼533)의 출력 신호는 선택 회로 SB0∼SB3의 제2 단자에 공급된다. 선택 회로 SB0∼SB3은, 제어 신호 SB0∼SB3에 따른 제1 단자 또는 제2 단자를 선택한다. 선택 회로 SB0∼SB3은 예컨대, L 레벨(논리값 「0」)의 제어 신호 SB0∼SB3에 응답하여 제1 단자를 선택하고, H 레벨(논리값 「1」)의 제어 신호 SB0∼SB3에 응답하여 제2 단자를 선택한다. 각 선택 회로 SB0∼SB3은, 선택한 단자에 공급되는 신호와 같은 신호 DD0∼DD3을 출력한다.
변환 회로(420)는, 2개의 지연 동기 루프 회로(DLL 회로)(601, 602), 선택 회로(610)를 포함한다. 지연 동기 루프 회로(601)에는 클록 신호 CK1과 제어 신호 CI10이 공급된다. 지연 동기 루프 회로(601)는, 클록 신호 CK1을 제어 신호 CI10에 따라 지연한 클록 신호 CK2a를 생성한다. 따라서, 클록 신호 CK2a의 주기는, 클록 신호 CK1의 주기와 같다. 지연 동기 루프 회로(601)는, 클록 신호 CK1에 대한 클록 신호 CK2a의 위상차를, 제어 신호 CI10에 따라 제어한다. 지연 동기 루프 회로(601)는, 클록 신호 CK1에 대한 클록 신호 CK2a를 정해진 범위[예컨대, 45도(deg.)∼135도(deg.)]로 제어 가능하다.
클록 신호 CK2a는 지연 동기 루프 회로(602)와 선택 회로(610)에 공급된다. 지연 동기 루프 회로(602)는, 클록 신호 CK2a를 지연시켜 클록 신호 CK2b를 생성한다. 따라서, 클록 신호 CK2b의 주기는, 클록 신호 CK2a의 주기와 같다. 클록 신호 CK2a에 대한 클록 신호 CK2b의 위상차는, 정해진 위상차[예컨대 90도(deg.)]이다. 클록 신호 CK2b는 선택 회로(610)에 공급된다.
선택 회로(610)는, 4개의 입력 단자 n0∼n3을 갖고 있다. 입력 단자 n0∼n3에는 신호 DD0∼DD3이 공급된다. 선택 회로(610)는, 클록 신호 CK2a, CK2b의 논리 레벨에 따라서 4개의 입력 단자 n0∼n3 중 하나를 선택한다. 선택 회로(610)는, 선택한 단자에 공급되는 신호와 같은 신호, 즉 1비트의 데이터 SD0을 출력한다.
다음에, 상기 병렬-직렬 변환 회로(330)의 작용을 설명한다.
도 11에 도시된 바와 같이, 래치 회로(500)의 플립플롭 회로(510∼513)는, 클록 신호 CK1에 응답하여 데이터 D0∼D3을 래치하고, 래치한 레벨과 같은 레벨의 신호 D0a∼D3a를 출력한다. 선택 회로 SC0∼SC3은, 제어 신호에 따라 선택한 입력 단자에 공급되는 신호 D0a∼D3a와 같은 신호 S0c∼S3c를 출력한다. 그리고, 지연 조정 회로(502)의 플립플롭 회로(520∼523)는, 클록 신호 CK1에 응답하여 신호 S0c∼S3c를 래치하고, 래치한 레벨과 같은 레벨의 신호를 출력한다. 따라서, 플립플롭 회로(520∼523)는, 신호 S0c∼S3c에 대하여, 클록 신호 CK1의 1주기분 지연되어 신호를 출력한다. 선택 회로 SA0∼SA3은, 논리값 「0」의 제어 신호에 응답하여 제1 단자에 공급되는 신호와 같은 신호 S0a∼S3a를 출력하고, 논리값 「1」의 제어 신호에 응답하여 제2 단자에 공급되는 신호와 같은 신호 S0a∼S3a를 출력한다.
지연 조정 회로(502)의 플립플롭 회로(530∼533)는, 반전 클록 신호 xCK1에 응답하여 신호 S0a∼S3a를 래치하고, 래치한 레벨과 같은 레벨의 신호를 출력한다. 따라서, 플립플롭 회로(530∼533)는, 신호 S0a∼S3a에 대하여, 클록 신호 CK1의 반주기분 지연되어 신호를 출력한다. 선택 회로 SB0∼SB3은, 논리값 「0」의 제어 신호에 응답하여 제1 단자에 공급되는 신호와 같은 신호 DD0∼DD3을 출력하고, 논리값 「1」의 제어 신호에 응답하여 제2 단자에 공급되는 신호와 같은 신호 DD0∼DD3을 출력한다.
전술한 바와 같이, 도 10에 도시된 제어 코드 생성 회로(440)는, 위상 정보 PI0에 따라, 도 11에 도시된 선택 회로 SA0∼SA3, SB0∼SB3, SC0∼SC3에 대한 제어 신호 CS10(제어 신호 SA0∼SA3, SB0∼SB3, SC0∼SC3)을 생성한다. 제어 신호 CS10은, 클록 신호 CK1에 대한 위상차에 대응한다. 또한, 제어 코드 생성 회로(440)는, 위상 정보 PI0에 따라, 도 11에 도시된 지연 동기 루프 회로(601)에 대한 제어 신호 CI10을 생성한다.
도 12는, 원하는 위상에 대하여, 도 10에 도시된 제어 코드 생성 회로(440)로부터 선택 회로 SC0∼SC3에 출력되는 제어 신호의 논리값(2비트)과, 각 선택 회로 SC0∼SC3에 있어서 선택되는 데이터 D0∼D3의 대응을 나타낸다. 도 13은, 원하는 위상에 대하여, 지연 동기 루프 회로(601)에 있어서의 위상 조정 범위와, 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호의 논리값의 일례를 나타낸다.
예컨대, 도 12에 도시된 바와 같이, 데이터 SD0(DQ0)에 대한 원하는 위상이 「45deg.∼135deg.」인 경우, 논리값 「00」의 제어 신호가 선택 회로 SC0∼SC3에 공급된다. 도 13에 도시된 바와 같이, 지연 동기 루프 회로(601)에 있어서의 위상의 조정 범위는 「45deg.∼135deg.」이다. 또한, 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호의 논리값은 「0, 0, 0, 0」, 「0, 0, 1, 1」이다.
선택 회로 SC0은, 논리값 「00」의 제어 신호에 응답하여 데이터 D0a와 같은 신호 S0c를 출력한다. 마찬가지로, 선택 회로 SC1∼SC3은, 논리값 「00」의 제어 신호에 응답하여 데이터 D1a∼D3a와 같은 신호 S1c∼S3c를 출력한다.
선택 회로 SA0은, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(520)를 바이패스한 신호, 즉 데이터 D0a와 같은 타이밍의 신호 S0a를 출력한다. 선택 회로 SB0은, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(530)를 바이패스한 신호, 즉 신호 S0a와 같은 타이밍에 신호 DD0을 출력한다. 이에 따라, 도 14에 도시된 바와 같이, 선택 회로(610)의 단자 n0에, 클록 신호 CK1에 대하여 위상차 0도로써 데이터 D0이 공급된다.
선택 회로 SA1은, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(521)를 바이패스한 신호, 즉 데이터 D1a와 같은 타이밍의 신호 S1a를 출력한다. 선택 회로 SB1은, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(521)를 바이패스한 신호, 즉 신호 S1a와 같은 타이밍에 신호 DD1을 출력한다. 이에 따라, 도 14에 도시된 바와 같이, 선택 회로(610)의 단자 n1에, 클록 신호 CK1에 대하여 위상차 0도로써 데이터 D1이 공급된다.
선택 회로 SA2는, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(522)를 바이패스한 신호, 즉 데이터 D2a와 같은 타이밍의 신호 S2a를 출력한다. 선택 회로 SB2는, 논리값 「1」의 제어 신호에 응답하여 플립플롭 회로(522)에 의해 래치한 신호, 즉 신호 S2a보다 클록 신호 CK1의 반주기분 지연된 타이밍에 신호 DD2를 출력한다. 이에 따라, 도 14에 도시된 바와 같이, 선택 회로(610)의 단자 n2에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D2가 공급된다.
선택 회로 SA3은, 논리값 「0」의 제어 신호에 응답하여 플립플롭 회로(523)를 바이패스한 신호, 즉 데이터 D3a와 같은 타이밍의 신호 S3a를 출력한다. 선택 회로 SB3은, 논리값 「1」의 제어 신호에 응답하여 플립플롭 회로(523)에 의해 래치한 신호, 즉 신호 S3a보다 클록 신호 CK1의 반주기분 지연된 타이밍에 신호 DD3을 출력한다. 이에 따라, 도 14에 도시된 바와 같이, 선택 회로(610)의 단자 n3에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D3이 공급된다.
도 14에 있어서, 클록 신호 CK1과 클록 신호 CK2a의 위상차가 45도(deg.)인 경우, 각 단자 n0∼n3에 공급되는 신호에 대하여, 클록 신호 CK2a, CK2b의 논리 레벨에 따라 선택되는 기간을 해칭으로 나타낸다. 예컨대, H 레벨의 클록 신호 CK2a와 L 레벨의 클록 신호 CK2b의 기간, 도 11에 도시된 선택 회로(610)의 단자 n0이 선택되고, 그 단자 n0에 공급되는 신호, 즉 데이터 D0이 데이터 SD0(DQ0)으로서 출력된다. 또한, H 레벨의 클록 신호 CK2a와 H 레벨의 클록 신호 CK2b의 기간, 도 11에 도시된 선택 회로(610)의 단자 n1이 선택되고, 그 단자 n1에 공급되는 신호, 즉 데이터 D1이 데이터 SD0(DQ0)으로서 출력된다. 또한, L 레벨의 클록 신호 CK2a와 H 레벨의 클록 신호 CK2b의 기간, 도 11에 도시된 선택 회로(610)의 단자 n2가 선택되고, 그 단자 n2에 공급되는 신호, 즉 데이터 D2가 데이터 SD0(DQ0)으로서 출력된다. 그리고, L 레벨의 클록 신호 CK2a와 L 레벨의 클록 신호 CK2b의 기간, 도 11에 도시된 선택 회로(610)의 단자 n3이 선택되고, 그 단자 n3에 공급되는 신호, 즉 데이터 D3이 데이터 SD0(DQ0)으로서 출력된다.
도 12에 도시된 바와 같이, 데이터 SD0(DQ0)에 대한 원하는 위상이 「135deg.∼225deg.」인 경우, 논리값 「01」의 제어 신호가 선택 회로 SC0∼SC3에 공급된다. 선택 회로 SC0은, 데이터 D3(D3a)과 같은 신호 S0c를 출력한다. 마찬가지로, 선택 회로 SC1, SC2, SC3은, 데이터 D0(D0a), D1(D1a), D2(D2a)와 같은 신호 S1c∼S3c를 출력한다.
그리고, 도 13에 도시된 바와 같이, 데이터 SD0(DQ0)에 대한 원하는 위상이 「135deg.∼225deg.」인 경우, 지연 동기 루프 회로(601)에 있어서의 위상의 조정 범위는 「45deg.∼135deg.」이다. 또한, 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호의 논리값은 「1, 0, 0, 0」, 「0, 0, 1, 1」이다.
도 15에 도시된 바와 같이, 선택 회로(610)의 단자 n1에, 클록 신호 CK1에 대하여 위상차 0도로써 데이터 D0이 공급된다. 또한, 선택 회로(610)의 단자 n2에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D1이 공급된다. 또한, 선택 회로(610)의 단자 n3에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D2가 공급된다. 그리고, 선택 회로(610)의 단자 n0에, 클록 신호 CK1에 대하여 위상차 360도로써 데이터 D3이 공급된다.
도 15에 있어서, 클록 신호 CK1과 클록 신호 CK2a의 위상차가 45도(deg.)인 경우, 각 단자 n0∼n3에 공급되는 신호에 대하여, 클록 신호 CK2a, CK2b의 논리 레벨에 따라 선택되는 기간을 해칭으로 나타낸다. 클록 신호 CK2a와 클록 신호 CK2b의 논리 레벨에 따라서 단자 n1, n2, n3, n0이 순차 선택된다. 그리고, 각 단자 n1, n2, n3, n0에 공급되는 데이터 D0, D1, D2, D3이 데이터 SD0(DQ0)으로서 출력된다.
도 12에 도시된 바와 같이, 데이터 SD0(DQ0)에 대한 원하는 위상이「225deg.∼315deg.」인 경우, 논리값 「10」의 제어 신호가 선택 회로 SC0∼SC3에 공급된다. 선택 회로 SC0은, 데이터 D2(D2a)와 같은 신호 S0c를 출력한다. 마찬가지로, 선택 회로 SC1, SC2, SC3은, 데이터 D3(D3a), D0(D0a), D1(D1a)과 같은 신호 S1c∼S3c를 출력한다.
그리고, 도 13에 도시된 바와 같이, 데이터 SD0(DQ0)에 대한 원하는 위상이 「225deg.∼315deg.」인 경우, 지연 동기 루프 회로(601)에 있어서의 위상의 조정 범위는 「45deg.∼135deg.」이다. 또한, 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호의 논리값은 「1, 1, 0, 0」, 「0, 0, 1, 1」이다.
도 16에 도시된 바와 같이, 선택 회로(610)의 단자 n2에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D0이 공급된다. 또한, 선택 회로(610)의 단자 n3에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D1이 공급된다. 또한, 선택 회로(610)의 단자 n0에, 클록 신호 CK1에 대하여 위상차 360도로써 데이터 D2가 공급된다. 그리고, 선택 회로(610)의 단자 n1에, 클록 신호 CK1에 대하여 위상차 360도로써 데이터 D3이 공급된다.
도 16에 있어서, 클록 신호 CK1과 클록 신호 CK2a의 위상차가 45도(deg.)인 경우, 각 단자 n0∼n3에 공급되는 신호에 대하여, 클록 신호 CK2a, CK2b의 논리 레벨에 따라 선택되는 기간을 해칭으로 나타낸다. 클록 신호 CK2a와 클록 신호 CK2b의 논리 레벨에 따라서 단자 n2, n3, n0, n1이 순차 선택된다. 그리고, 각 단자 n2, n3, n0, n1에 공급되는 데이터 D0, D1, D2, D3이 데이터 SD0(DQ0)으로서 출력된다.
도 12에 도시된 바와 같이, 데이터 SD0(DQ0)에 대한 원하는 위상이「315deg.∼405deg.」인 경우, 논리값 「11」의 제어 신호가 선택 회로 SC0∼SC3에 공급된다. 선택 회로 SC0은, 데이터 D1(D1a)과 같은 신호 S0c를 출력한다. 마찬가지로, 선택 회로 SC1, SC2, SC3은, 데이터 D2(D2a), D3(D3a), D0(D0a)과 같은 신호 S1c∼S3c를 출력한다.
그리고, 도 13에 도시된 바와 같이, 데이터 SD0(DQ0)에 대한 원하는 위상이 「315deg.∼405deg.」인 경우, 지연 동기 루프 회로(601)에 있어서의 위상의 조정 범위는「45deg.∼135deg.」이다. 또한, 선택 회로 SA0∼SA3, SB0∼SB3에 대한 제어 신호의 논리값은 「1, 1, 1, 0」, 「0, 0, 1, 1」이다.
도 17에 도시된 바와 같이, 선택 회로(610)의 단자 n3에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D0이 공급된다. 또한, 선택 회로(610)의 단자 n0에, 클록 신호 CK1에 대하여 위상차 270도로써 데이터 D1이 공급된다. 또한, 선택 회로(610)의 단자 n1에, 클록 신호 CK1에 대하여 위상차 360도로써 데이터 D2가 공급된다. 그리고, 선택 회로(610)의 단자 n2에, 클록 신호 CK1에 대하여 위상차 540도로써 데이터 D3이 공급된다.
도 17에 있어서, 클록 신호 CK1과 클록 신호 CK2a의 위상차가 45도(deg.)인 경우, 각 단자 n0∼n3에 공급되는 신호에 대하여, 클록 신호 CK2a, CK2b의 논리 레벨에 따라 선택되는 기간을 해칭으로 나타낸다. 클록 신호 CK2a와 클록 신호 CK2b의 논리 레벨에 따라서 단자 n3, n0, n1, n2가 순차 선택된다. 그리고, 각 단자 n3, n0, n1, n2에 공급되는 데이터 D0, D1, D2, D3이 데이터 SD0(DQ0)으로서 출력된다.
이상 기술한 바와 같이, 본 실시형태에 따르면, 상기 제1 실시형태의 효과에 덧붙여 이하의 효과를 발휘한다.
(2-1) 타이밍 조정 회로(450)의 지연 조정 회로(502)는, 플립플롭 회로(520∼523, 530∼533), 선택 회로 SA0∼SA3, SB0∼SB3, 인버터 회로(54), 선택 회로 SC0∼SC3을 갖고 있다. 선택 회로 SC0∼SC3은, 제어 코드 생성 회로(440)로부터 공급되는 제어 신호에 응답하여 4개의 입력 단자 중 하나를 선택하고, 선택한 입력 단자에 공급되는 신호와 같은 신호 S0c∼S3c를 출력한다. 각 신호 S0c∼S3c는, 지연 조정 회로(502)의 플립플롭 회로(520∼523, 530∼533)과 선택 회로 SA0∼SA3, SB0∼SB3을 통해 변환 회로(420)의 선택 회로(610)의 단자 n0∼n3에 공급된다. 따라서, 제어 신호에 의해, 각 데이터 D0a∼D3a(D0∼D3)는, 제어 신호에 따라 선택 회로(610)의 단자 n0∼n3에 공급된다.
따라서, 선택 회로(610)에 있어서, 클록 신호 CK2a, CK2b에 따라 선택되는 단자에 대하여 데이터 D0a∼D3a(D0∼D3)를 공급함으로써, 데이터 D0a∼D3a(D0∼D3)를 선택하는 타이밍을 조정할 수 있다. 이 때문에, 변환 회로(420)의 지연 동기 루프 회로(601)에 있어서의 클록 신호 CK2a의 위상 조정 범위를 넓게 하지 않더라도, 넓은 범위에서 데이터 SD0의 출력 타이밍을 조정할 수 있다.
(제3 실시형태)
이하, 제3 실시형태를 설명한다. 또한, 제1 실시형태, 제2 실시형태와 동일한 부재에 대해서는 동일한 부호를 붙이고, 이들에 대한 설명의 전부 또는 일부를 생략한다.
도 18에 도시된 바와 같이, 병렬-직렬 변환 회로(340)는, 8비트의 데이터 D0∼D7을 1비트의 데이터 SD0으로 변환한다.
병렬-직렬 변환 회로(340)는, 타이밍 조정 회로(460), 변환 회로(470), 제어 코드 생성 회로(도시 생략)를 갖고 있다. 타이밍 조정 회로(460), 변환 회로(470), 제어 코드 생성 회로는, 위상 동기 루프 회로(PLL 회로)(24)에 의해 생성된 클록 신호 CK1에 기초하여 동작한다.
타이밍 조정 회로(460)는, 래치 회로(503), 지연 조정 회로(504)를 갖고 있다.
래치 회로(503)는, 데이터 D0∼D7에 대응하는 플립플롭 회로(510∼517)를 갖고 있다. 플립플롭 회로(510∼517)는, 예컨대 H 레벨의 클록 신호 CK1에 응답하여 데이터 D0∼D7을 각각 래치하고, 래치한 레벨과 같은 데이터 D0a∼D7a를 출력한다.
도 19에 도시된 바와 같이, 지연 조정 회로(504)는, 플립플롭 회로(520∼527, 530∼537), 선택 회로 SA0∼SA7, SB0∼SB7, 인버터 회로(54), 선택 회로 SC0∼SC7을 갖고 있다.
선택 회로 SC0∼SC7은, 복수(도면에 있어서 4개)의 입력 단자를 갖고 있다. 데이터 D0a∼D7a는, 선택 회로 SC0∼SC7의 입력 단자에 대하여 순환 시프트하여 공급된다. 선택 회로 SC0∼SC7은, 도시하지 않은 제어 코드 생성 회로로부터 공급되는 제어 신호에 응답하여 입력 단자 중 하나를 선택하고, 선택한 단자에 공급되는 신호와 같은 신호 S0c∼S7c를 출력한다.
도 19에 있어서, 선택 회로 SC0∼SC7에 기재된 부호 「00」 「01」 「10」 「11」은, 2비트의 제어 신호의 논리값과, 제어 신호에 의해 선택되는 단자의 대응을 나타낸다. 또한, 도 19는, 데이터 SD0의 위상 조정 범위를, 45도(deg.)∼225도(deg.)로서 나타내고 있다. 상기 제1 실시형태, 제2 실시형태와 마찬가지로, 도 18, 도 19에 도시된 회로로부터, 용이하게 위상 조정 범위를 45도(deg.)∼405도(deg.)로 할 수 있다.
선택 회로 SC0∼SC7로부터 출력되는 신호 S0c∼S7c는, 플립플롭 회로(520∼527)의 데이터 단자와 선택 회로 SA0∼SA7의 제1 단자에 공급된다. 플립플롭 회로(520∼527)는, 예컨대 H 레벨의 클록 신호 CK1에 응답하여 신호 S0c∼S7c를 래치하고, 래치한 레벨과 같은 레벨의 신호를 출력한다. 플립플롭 회로(520∼527)의 출력 신호는 선택 회로 SA0∼SA7의 제2 단자에 공급된다. 선택 회로 SA0∼SA7은, 제어 신호 SA0∼SA7에 따른 제1 단자 또는 제2 단자를 선택한다. 선택 회로 SA0∼SA7은 예컨대, L 레벨(논리값 「0」)의 제어 신호 SA0∼SA7에 응답하여 제1 단자를 선택하고, H 레벨(논리값 「1」)의 제어 신호 SA0∼SA7에 응답하여 제2 단자를 선택한다. 각 선택 회로 SA0∼SA7은, 선택한 단자에 공급되는 신호와 같은 신호 S0a∼S7a를 출력한다.
선택 회로 SA0∼SA7의 출력 신호 S0a∼S7a는 플립플롭 회로(530∼537)의 데이터 단자와 선택 회로 SB0∼SB7의 제1 단자에 공급된다. 플립플롭 회로(530∼537)는, 예컨대 H 레벨의 반전 클록 신호 xCK1에 응답하여 신호 S0a∼S7a를 래치하고, 래치한 레벨과 같은 레벨의 신호를 출력한다. 플립플롭 회로(530∼537)의 출력 신호는 선택 회로 SB0∼SB7의 제2 단자에 공급된다. 선택 회로 SB0∼SB7은, 제어 신호 SB0∼SB7에 따른 제1 단자 또는 제2 단자를 선택한다. 선택 회로 SB0∼SB7은 예컨대, L 레벨(논리값 「0」)의 제어 신호 SB0∼SB7에 응답하여 제1 단자를 선택하고, H 레벨(논리값 「1」)의 제어 신호 SB0∼SB7에 응답하여 제2 단자를 선택한다. 각 선택 회로 SB0∼SB7은, 선택한 단자에 공급되는 신호와 같은 신호 DD0∼DD7을 출력한다.
변환 회로(470)는, 4개의 지연 동기 루프 회로(DLL 회로)(601∼604), 선택 회로(620)를 포함한다. 지연 동기 루프 회로(601)에는 클록 신호 CK1과 제어 신호가 공급된다. 지연 동기 루프 회로(601)는, 클록 신호 CK1을 제어 신호에 따라 지연시킨 클록 신호 CK2a를 생성한다. 지연 동기 루프 회로(601)는, 클록 신호 CK1에 대한 클록 신호 CK2a의 위상차를, 제어 신호에 따라 제어한다. 지연 동기 루프 회로(601)는, 클록 신호 CK1에 대한 클록 신호 CK2a를 정해진 범위[예컨대, 45도(deg.)∼90도(deg.)]로 제어 가능하다.
클록 신호 CK2a는 지연 동기 루프 회로(602)와 선택 회로(620)에 공급된다. 지연 동기 루프 회로(602)는, 클록 신호 CK2a를 지연시키고, 클록 신호 CK2a에 대하여 정해진 위상차[예컨대 45도(deg.)]의 클록 신호 CK2b를 생성한다. 클록 신호 CK2b는 지연 동기 루프 회로(603)와 선택 회로(620)에 공급된다. 마찬가지로, 지연 동기 루프 회로(603)는, 클록 신호 CK2b를 지연시키고, 클록 신호 CK2b에 대하여 정해진 위상차[예컨대 45도(deg.)]의 클록 신호 CK2c를 생성한다. 클록 신호 CK2c는 지연 동기 루프 회로(604)와 선택 회로(620)에 공급된다. 마찬가지로, 지연 동기 루프 회로(604)는, 클록 신호 CK2c를 지연시키고, 클록 신호 CK2c에 대하여 정해진 위상차[예컨대 45도(deg.)]의 클록 신호 CK2d를 생성한다. 클록 신호 CK2d는 선택 회로(620)에 공급된다. 이들 클록 신호 CK2a∼CK2d의 주기는, 클록 신호 CK1의 주기와 같다.
선택 회로(620)는, 8개의 입력 단자 n0∼n7을 갖고 있다. 입력 단자 n0∼n7에는 신호 D0∼DD7이 공급된다. 선택 회로(620)는, 클록 신호 CK2a∼CK2d의 논리 레벨에 따라서 8개의 입력 단자 n0∼n7 중 하나를 선택한다. 선택 회로(620)는, 선택한 단자에 공급되는 신호와 같은 신호, 즉 1비트의 데이터 SD0을 출력한다.
다음에, 병렬-직렬 변환 회로(340)의 작용을 설명한다.
전술한 바와 같이, 제어 코드 생성 회로(도시 생략)는, 위상 정보 PI0에 따라, 도 19에 도시된 선택 회로 SA0∼SA7, SB0∼SB7, SC0∼SC7에 대한 제어 신호를 생성한다. 제어 신호는, 클록 신호 CK1에 대한 위상차에 대응한다. 또한, 제어 코드 생성 회로는, 위상 정보 PI0에 따라 도 18에 도시된 지연 동기 루프 회로(601)에 대한 제어 신호를 생성한다.
도 20a는, 원하는 위상에 대하여, 도시하지 않은 제어 코드 생성 회로로부터 선택 회로 SC0∼SC3에 출력되는 제어 신호의 논리값(2비트)과, 각 선택 회로 SC0∼SC7에 있어서 선택되는 데이터 D0∼D7의 대응을 나타낸다. 도 20b는, 원하는 위상에 대하여, 지연 동기 루프 회로(601)에 있어서의 위상 조정 범위와, 선택 회로 SA0∼SA7, SB0∼SB7에 대한 제어 신호의 논리값의 일례를 나타낸다. 또한, 도 20a 및 도 20b는, 클록 신호 CK1에 대한 데이터 SD0의 위상 조정 범위에 있어서, 45도(deg.)∼225도(deg.)의 범위에 대한 제어 신호를 나타낸다.
도 20a에 도시된 바와 같이, 데이터 SD0에 대한 원하는 위상이 「45deg.∼90deg.」인 경우, 논리값 「00」의 제어 신호가 선택 회로 SC0∼SC7에 공급된다. 선택 회로 SC0∼SC7은, 데이터 D0(D0a)∼D7(D7a)과 같은 신호 S0c∼S7c를 출력한다. 그리고, 도 20b에 도시된 바와 같이, 선택 회로 SA0∼SA7, SB0∼SB7에 대하여 제어 신호가 공급된다.
도 21에 도시된 바와 같이, 선택 회로(620)의 단자 n0∼n3에, 클록 신호 CK1에 대하여 위상차 0도로써 데이터 D0∼D3이 공급된다. 또한, 선택 회로(620)의 단자 n4∼n7에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D4∼D7이 공급된다.
클록 신호 CK1과 클록 신호 CK2a의 위상차가 45도(deg.)인 경우, 각 단자 n0∼n7에 공급되는 신호에 대하여, 클록 신호 CK2a∼CK2d의 논리 레벨에 따라 선택되는 기간을 해칭으로 나타낸다. 클록 신호 CK2a∼CK2d의 논리 레벨에 따라서 단자 n0∼n7이 순차 선택되고, 데이터 D0∼D7이 데이터 SD0으로서 출력된다.
도 20a에 도시된 바와 같이, 데이터 SD0에 대한 원하는 위상이 「90deg.∼135deg.」인 경우, 논리값 「01」의 제어 신호가 선택 회로 SC0∼SC7에 공급된다. 선택 회로 SC0∼SC7은, 데이터 D7(D7a), D0(D0a)∼D6(D6a)과 같은 신호 S0c∼S7c를 출력한다. 그리고, 도 20b에 도시된 바와 같이, 선택 회로 SA0∼SA7, SB0∼SB7에 대하여 제어 신호가 공급된다.
도 22에 도시된 바와 같이, 선택 회로(620)의 단자 n1∼n3에, 클록 신호 CK1에 대하여 위상차 0도로써 데이터 D0∼D2가 공급된다. 또한, 선택 회로(620)의 단자 n4∼n7에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 (D3∼D6)이 공급된다. 그리고, 선택 회로(620)의 단자 n0에, 위상차 360도로써 데이터 D7이 공급된다.
클록 신호 CK1과 클록 신호 CK2a의 위상차가 45도(deg.)인 경우, 각 단자 n0∼n7에 공급되는 신호에 대하여, 클록 신호 CK2a∼CK2d의 논리 레벨에 따라 선택되는 기간을 해칭으로 나타낸다. 클록 신호 CK2a∼CK2d의 논리 레벨에 따라서 단자 n1∼n7, n0이 순차 선택되고, 데이터 D0∼D7이 데이터 SD0으로서 출력된다.
도 20a에 도시된 바와 같이, 데이터 SD0에 대한 원하는 위상이 「135deg.∼180deg.」인 경우, 논리값 「10」의 제어 신호가 선택 회로 SC0∼SC7에 공급된다. 선택 회로 SC0∼SC7은, 데이터 D6(D6a), D7(D7a), D0(D0a)∼D5(D5a)와 같은 신호 S0c∼S7c를 출력한다. 그리고, 도 20b에 도시된 바와 같이, 선택 회로 SA0∼SA7, SB0∼SB7에 대하여 제어 신호가 공급된다.
도 23에 도시된 바와 같이, 선택 회로(620)의 단자 n2, n3에, 클록 신호 CK1에 대하여 위상차 0도로써 데이터 D0, D1이 공급된다. 또한, 선택 회로(620)의 단자 n4∼n7에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D2∼D5가 공급된다. 그리고, 선택 회로(620)의 단자 n0, n1에, 위상차 360도로써 데이터 D6, D7이 공급된다.
클록 신호 CK1과 클록 신호 CK2a의 위상차가 45도(deg.)인 경우, 각 단자 n0∼n7에 공급되는 신호에 대하여, 클록 신호 CK2a∼CK2d의 논리레벨에 의해 선택되는 기간을 해칭으로 나타낸다. 클록 신호 CK2a∼CK2d의 논리 레벨에 따라서 단자 n2∼n7, n0, n1이 순차 선택되고, 데이터 D0∼D7이 데이터 SD0으로서 출력된다.
도 20a에 도시된 바와 같이, 데이터 SD0에 대한 원하는 위상이 「180deg.∼225deg.」인 경우, 논리값 「11」의 제어 신호가 선택 회로 SC0∼SC7에 공급된다. 선택 회로 SC0∼SC7은, 데이터 D5(D5a)∼D7(D7a), D0(D0a)∼D4(D4a)와 같은 신호 S0c∼S7c를 출력한다. 그리고, 도 20b에 도시된 바와 같이, 선택 회로 SA0∼SA7, SB0∼SB7에 대하여 제어 신호가 공급된다.
도 24에 도시된 바와 같이, 선택 회로(620)의 단자 n3에, 클록 신호 CK1에 대하여 위상차 0도로써 데이터 D0이 공급된다. 또한, 선택 회로(620)의 단자 n4∼n7에, 클록 신호 CK1에 대하여 위상차 180도로써 데이터 D1∼D4가 공급된다. 그리고, 선택 회로(620)의 단자 n0∼n2에, 위상차 360도로써 데이터 D5∼D7이 공급된다.
클록 신호 CK1과 클록 신호 CK2a의 위상차가 45도(deg.)인 경우, 각 단자 n0∼n7에 공급되는 신호에 대하여, 클록 신호 CK2a∼CK2d의 논리 레벨에 따라 선택되는 기간을 해칭으로 나타낸다. 클록 신호 CK2a∼CK2d의 논리 레벨에 따라서 단자 n3∼n7, n0∼n2가 순차 선택되고, 데이터 D0∼D7이 데이터 SD0으로서 출력된다.
이상 기술한 바와 같이, 본 실시형태에 따르면, 이하의 효과를 발휘한다.
(3-1) 8비트의 데이터 D0∼D7을 1비트의 데이터 SD0으로 변환하는 변환 회로(340)에 있어서, 용이하게 데이터 SD0의 출력 타이밍을 조정할 수 있다. 또한, 지연 동기 루프 회로(601)에 있어서의 클록 신호 CK2a의 위상 조정 범위를 넓게 하지 않더라도, 넓은 범위에서 데이터 SD0의 출력 타이밍을 조정할 수 있다.
또한, 상기 각 실시형태는, 이하의 양태로 실시하여도 좋다.
ㆍ 도 2에 도시된 제1 실시형태에 있어서, 1개의 제어 코드 생성 회로[예컨대, 제어 코드 생성 회로(400)]에 의해 생성한 제어 신호 CS0, CI0을, 각 병렬-직렬 변환 회로(310∼303)의 타이밍 조정 회로(410∼413), 변환 회로(420∼423)에 공급하도록 하여도 좋다. 또한, 제어 코드 생성 회로의 수는, 적절하게 변경할 수 있다. 또한, 제2 실시형태, 제3 실시형태에 있어서도 마찬가지로 변경하여도 좋다.
ㆍ 도 13에 도시된 바와 같이, 제2 실시형태에 있어서, 선택 회로 SB0∼SB3에 대한 제어 신호는, 원하는 위상의 범위에 대하여 동일하다. 이 때문에, 도 11에 도시된 선택 회로 SB0∼SB3 및 플립플롭 회로(530, 531)를 생략할 수 있다. 또한, 도 19에 도시된 제3 실시형태에 있어서도, 마찬가지로 선택 회로 및 플립플롭 회로를 생략할 수 있다.
ㆍ 상기 각 실시형태에 대하여, 병렬 데이터의 비트수를 적절하게 변경하여도 좋다.
ㆍ 상기 제1 실시형태에서는, 클록 신호 CK1에 대하여, 클록 신호 CK2a, CK2b의 위상 조정 범위를 45(deg.)∼405(deg.)로 하였지만, 래치 회로(500)로써 래치한 신호에 따른 데이터 SD0을 출력할 수 있으면 좋고, 위상 조정 범위를, 예컨대 40(deg.)∼400(deg.)나 50(deg.)∼410(deg.)와 같이 적절하게 변경하여도 좋다. 제2, 제3 실시형태에 있어서도, 마찬가지로, 위상 조정 범위를 변경하여도 좋다.
ㆍ 실시형태에서는, 데이터 DQ 등의 출력 타이밍을 조정하는 트레이닝 동작을 행하는 메모리 컨트롤러(22)를 이용하였지만, 트레이닝 동작을 행하는 기능을 갖고 있지 않은 메모리 컨트롤러를 이용하여 실시하여도 좋다. 이 경우, 제어 코드 생성 회로에는, 위상 정보가 예컨대 도 1에 도시된 코어 회로(21) 등에 의해 설정된다.
ㆍ 실시형태에서는, 메모리 컨트롤러(22)가 트레이닝 동작을 행하는 것으로 하였지만, 그 밖의 회로, 예컨대 코어 회로(21)가 트레이닝 동작을 실행하도록 하여도 좋다.
ㆍ 각 실시형태는, 인터페이스 회로(23)를 포함하는 제어 장치(11)에 대해서 설명하였지만, 데이터 DQ 및 데이터 스트로브 신호 DQS를 수신하는 회로, 예컨대 SDRAM이나 메모리 컨트롤러에 상기 인터페이스 회로를 적용하여도 좋다.
ㆍ 각 실시형태는, 메모리 장치(12)에 대하여 데이터를 출력하는 인터페이스 회로(23)에 대해서 설명하였지만, 메모리 이외의 회로에 대하여 신호를 출력하는 출력 회로, 예컨대, 통신용의 출력 회로에 적용하여도 좋다.
400 : 제어 코드 생성 회로 410 : 조정 회로
420 : 변환 회로 D0∼D3 : 입력 신호
DD0∼DD3 : 출력 신호 CK1 : 기준 클록 신호
CK2a, CK2b : 클록 신호 SD0 : 출력 신호

Claims (8)

  1. 복수 비트의 입력 신호를 1비트의 출력 신호로 변환하는 병직렬 변환 회로로서,
    상기 복수 비트의 입력 신호가 입력되고, 각 비트의 출력 타이밍을 조정한 복수 비트의 출력 신호를 출력하는 조정 회로와,
    기준 클록 신호에 기초하여, 상기 기준 클록 신호에 대한 위상이 서로 상이한 복수의 클록 신호를 생성하고, 상기 복수의 클록 신호에 따라 상기 복수 비트의 출력 신호를 순차 선택하여, 상기 1비트의 출력 신호로 병직렬 변환하는 변환 회로를 가지며,
    상기 조정 회로는, 상기 각 비트의 출력 타이밍을, 상기 기준 클록 신호의 반주기의 단위로 조정하는 것을 특징으로 하는 병직렬 변환 회로.
  2. 제1항에 있어서, 상기 변환 회로는,
    상기 복수의 클록 신호를 출력하는 복수의 지연 동기 루프 회로와,
    상기 복수의 클록 신호에 따라 상기 복수 비트의 출력 신호를 순차 선택하고, 상기 1비트의 출력 신호를 출력하는 선택 회로를 포함하는 것을 특징으로 하는 병직렬 변환 회로.
  3. 제1항에 있어서, 위상 정보에 따라서 제1 제어 신호와 제2 제어 신호를 생성하는 제어 회로를 더 가지며,
    상기 변환 회로는, 상기 제2 제어 신호에 기초하여, 상기 기준 클록 신호에 대한 1개의 클록 신호의 위상차를 제어하고,
    상기 조정 회로는, 상기 제1 제어 신호에 기초하여, 상기 복수 비트의 출력 신호의 출력 타이밍을 조정하는 것을 특징으로 하는 병직렬 변환 회로.
  4. 제1항에 있어서, 위상 정보에 따라서 제1 제어 신호와 제2 제어 신호를 생성하는 제어 회로를 더 가지며,
    상기 변환 회로는, 상기 제2 제어 신호에 기초하여, 상기 기준 클록 신호에 대한 1개의 클록 신호의 위상차를 제어하고,
    상기 조정 회로는, 상기 제1 제어 신호에 기초하여, 상기 복수 비트의 출력 신호의 출력 타이밍과, 상기 변환 회로에 대한 상기 복수 비트의 출력 신호의 출력 위치를 조정하는 것을 특징으로 하는 병직렬 변환 회로.
  5. 제3항 또는 제4항에 있어서, 상기 조정 회로는,
    상기 기준 클록 신호에 기초하여 상기 복수 비트의 입력 신호를 래치하는 래치 회로와,
    상기 기준 클록 신호와, 상기 기준 클록 신호를 반전한 반전 클록 신호에 기초하여, 상기 래치 회로의 출력 신호를 상기 제1 제어 신호에 따라 지연시켜 상기 복수 비트의 출력 신호를 생성하는 지연 제어 회로를 갖는 것을 특징으로 하는 병직렬 변환 회로.
  6. 2n 비트의 입력 신호를 1비트의 출력 신호로 변환하는 병직렬 변환 회로로서,
    상기 2n 비트의 입력 신호가 입력되고, 각 비트의 출력 타이밍을 조정한 2n 비트의 출력 신호를 출력하는 조정 회로와,
    기준 클록 신호에 기초하여, 상기 기준 클록 신호에 대한 위상이 서로 상이한 n개의 클록 신호를 생성하고, 상기 n개의 클록 신호는, 상기 기준 클록 신호의 주파수와 같이, 상기 기준 클록 신호의 주기 T의 1/2n의 위상차로 설정되고, 상기 n개의 클록 신호에 따라 상기 2n 비트의 출력 신호를 순차 선택하여, 상기 1비트의 출력 신호로 병직렬 변환하는 변환 회로를 가지며,
    상기 조정 회로는, 상기 각 비트의 출력 타이밍을, 상기 기준 클록 신호의 반주기의 단위로 조정하는 것을 특징으로 하는 병직렬 변환 회로.
  7. 메모리에 액세스하는 제어 장치에 포함되며, 상기 메모리에 대한 액세스를 제어하는 메모리 컨트롤러의 지시에 따라서 클록 신호와 데이터와 스트로브 신호를 출력하는 인터페이스 회로로서,
    복수 비트의 입력 신호를 1비트의 데이터로 변환하는 병직렬 변환 회로를 포함하고,
    상기 병직렬 변환 회로는,
    상기 복수 비트의 입력 신호가 입력되며, 각 비트의 출력 타이밍을 조정한 복수 비트의 출력 신호를 출력하는 조정 회로와,
    상기 메모리가 상기 클록 신호와 상기 스트로브 신호에 따라 출력하는 스큐 정보에 따라 상기 메모리 컨트롤러가 설정하는 위상 정보에 기초하여, 기준 클록 신호에 기초하여, 상기 기준 클록 신호에 대한 위상이 서로 상이한 복수의 클록 신호를 생성하고, 상기 복수의 클록 신호에 따라 상기 복수 비트의 출력 신호를 순차 선택하여, 상기 1비트의 출력 신호로 병직렬 변환하는 변환 회로를 가지며,
    상기 조정 회로는, 상기 각 비트의 출력 타이밍을, 상기 기준 클록 신호의 반주기의 단위로 조정하는 것을 특징으로 하는 인터페이스 회로.
  8. 메모리에 액세스하는 제어 장치로서,
    상기 메모리에 대한 액세스를 제어하는 메모리 컨트롤러와,
    상기 메모리 컨트롤러의 지시에 따라서 클록 신호와 데이터와 스트로브 신호를 출력하는 인터페이스 회로를 가지며,
    상기 메모리는, 상기 클록 신호와 상기 스트로브 신호 사이의 스큐 정보를 출력하고,
    상기 메모리 컨트롤러는, 상기 스큐 정보에 기초한 위상 정보를 상기 인터페이스 회로에 설정하며,
    상기 인터페이스 회로는, 복수 비트의 입력 신호를 1비트의 데이터로 변환하는 병직렬 변환 회로를 포함하고,
    상기 병직렬 변환 회로는,
    상기 복수 비트의 입력 신호가 입력되며, 각 비트의 출력 타이밍을 조정한 복수 비트의 출력 신호를 출력하는 조정 회로와,
    상기 위상 정보에 기초하여, 기준 클록 신호에 기초하여, 상기 기준 클록 신호에 대한 위상이 서로 상이한 복수의 클록 신호를 생성하고, 상기 복수의 클록 신호에 따라 상기 복수 비트의 출력 신호를 순차 선택하여, 상기 1비트의 출력 신호로 병직렬 변환하는 변환 회로를 가지며,
    상기 조정 회로는, 상기 각 비트의 출력 타이밍을, 상기 기준 클록 신호의 반주기의 단위로 조정하는 것을 특징으로 하는 제어 장치.
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