KR20070002546A - 동기식 메모리 장치의 데이타 래치 제어 장치 - Google Patents

동기식 메모리 장치의 데이타 래치 제어 장치 Download PDF

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Abstract

라이트 커맨드시 클럭신호의 형태로 인가되는 데이타 스트로빙 신호(DQS)의 주파수를 2분주하여 출력하는 데이타 스트로빙 변환부를 구비하며, 2분주된 데이타 스트로빙 신호를 이용하여 외부에서 입력되는 데이타를 데이타 래치에 저장하는 동기식 메모리 장치의 데이타 래치 제어 장치를 제공한다.

Description

동기식 메모리 장치의 데이타 래치 제어 장치{Data latch controller of a synchronous memory device}
도 1은 4비트 프리페치 방식으로 라이트 동작을 수행하는 메모리 장치의 데이타 입력부의 개략도이다.
도 2는 도 1에 도시된 메모리 장치의 데이타 입력부의 동작을 설명하는 파형도이다.
도 3a, 3b는 고주파수 동작시 클락신호의 변형을 설명하는 도면이다.
도 4는 본 발명에 따른 메모리 장치의 데이타 입력부의 일 실시예이다.
도 5는 도 4에서 언급한 DQS 변환부의 일예이다.
도 6은 도 5에서 설명한 제어신호의 파형도이다.
본 발명은 메모리 장치의 데이타 래치 제어 장치 및 그 방법에 관한 것으로, 특히 초고속 동기식 메모리 장치에 라이트되는 데이타의 래치 제어 장치 및 그 방법에 관한 것이다.
주지된 바와같이, DDR2 SDRAM 등과 같은 초고속 동기식 메모리 장치(이하, 메모리 장치라 부른다)는 외부 클락에 동기되어 내부 동작이 이루어지며, 4 비트 프리페치(prefetch) 방식으로 라이트/리드 동작을 수행한다.
이하에서는 도 1과 도 2를 참조하여 외부클락에 동기되어 라이트 동작을 수행하는 일반적인 메모리 장치의 방식에 대하여 설명하기로 한다.
도 1은 4비트 프리페치 방식으로 라이트 동작을 수행하는 메모리 장치의 데이타 입력부의 개략도이다.
도 1에서, 데이타 입력버퍼(100)는 데이타 핀(DQ)을 통하여 인가되는 SSTL 레벨의 데이타를 수신하여 CMOS 레벨로 변환시키는 회로이다. 지연부(110)는 데이타 입력버퍼(100)를 통과한 데이타를 일정시간 지연시키는 회로이다. 입력 데이타 래치부(120)는 지연부를 통과한 데이타를 래치하는 회로이다. 4비트 프리페치동작시 4비트의 데이타를 래치한다. WDQS 버퍼(150)는 메모리 컨트롤러로부터 인가되는 SSTL 레벨의 WDQS 신호를 버퍼링하여 CMOS 레벨로 변환하는 회로이다. 여기서, WDQS 신호란 라이트 동작시 인가되는 DQS(Data Strobe) 신호를 나타낸다. 지연부(160)는 WDQS 버퍼(150)를 통과한 WDQS 신호를 일정 시간 지연시키는 회로이다. 입력 데이타 래치부(120)는 지연부(160)로부터 출력되는 신호(rdqs, fdqs)에 동기되어 지연부(120)을 통과하는 데이타를 순서대로 래치한다. 여기서, 신호(rdqs)는 WDQS 신호의 라이징 에지를 나타내며, 신호(fdqs)는 WDQS 신호의 폴링 에지를 나타낸다. 4비트 프리페치의 경우, 4비트의 데이타가 신호(rdqs, fdqs)에 동기되어 입력 저장된다. 그 다음, 입력 데이타 래치부(120)에 저장된 4 비트의 데이타는 내부 라인(align 00, align 01, align 10, align 11)을 통하여 입력 데이 타 감지 증폭부(130)로 인가된다. 입력 데이타 감지 증폭부(130)에서 증폭된 4비트의 데이타는 제어신호(Dinstrobe)에 응답하여 라이트 드라이버(140)에 인가된 다음 메모리 셀에 저장된다.
도 2는 도 1에 도시된 메모리 장치의 데이타 입력부의 동작을 설명하는 파형도이다.
도 2에서, "Ext clk"는 메모리 장치에 인가되는 외부클락을 의미하며, "WDQS"는 라이크 데이타를 스트로빙하기 위한 신호로서, 라이트 커맨드가 인가된 시점으로부터 tDQSS 시간 후에 인가되는 신호이다. 여기서, tDQSS 는 라이트 커맨드 인가후부터 대략 0.75tCK ~ 1.25tCK(tCK는 "Ext clk"의 주기)이다. "DQ"는 하나의 데이타 핀을 통하여 인가되는 데이타를 도시하며, 도 2의 경우 하나의 데이타 핀을 통하여 연속적으로 인가된 8비트 데이타를 도시한다. 참고로, 도 2에서, tDS는 셋업 시간을 나타내고, tDH는 홀드시간을 나타낸다.
도시된 바와같이, 4비트 프리페치 동작시, "WDQS"의 라이징 에지(a, c)와 폴링 에지(b, d)에 각각 동기된 4 비트의 데이타는 폴링 에지(d)에 정렬(alignment)되어 도 1에 도시된 입력 데이타 감지 증폭부(130)에 인가된다. 마찬가지로 다음 4비트의 데이타 또한 폴링 에지(h)에 동기되어 정렬된 후 감지 증폭기에 인가된다. 감지 증폭기(130)에 병렬로 인가된 4비트의 데이타는 제어신호(Dinstrobe)에 동기되어 라이트 드라이버에 인가된다.
그런데, 메모리 장치의 동작 속도가 증가하면서 다음과 같은 문제점이 발생하고 있다.
도 3a, 3b는 고주파수 동작시 클락신호의 변형을 설명하는 도면이다.
도면에 도시된 바와같이, "WDQS" 신호의 동작 주파수가 높아짐에 따라 지연부(160)을 통과하여 입력 데이타 래치(120)로 전달되는 신호의 파형이 도 3a와 같은 정상적인 파형 대신에 도 3b와 같이 비정상적으로 될 수 있다. 이는 지연부(16)와 입력 데이타 래치(120)를 연결하는 전송라인의 로딩이 매우 크기 때문에 발생하는 문제이다. 참고로, 전송 라인의 로딩이 증가하는 경우 RC 지연이 발생하여 신호의 왜곡이 초래된다.
도 3b와 같은 비정상적인 신호가 입력 데이타 래치에 인가되면 사용자가 원하는 동작을 전혀 수행할 수 없다는 문제점이 있다. 즉, 입력 데이타를 정확하게 래치할 수 없을 뿐만 아니라 정확한 시점에 정렬할 수 없다는 문제점이 있다. 이는 결과적으로 라이트 동작의 오동작을 초해한다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 고속 메모리 장치에서도 사용할 수 있는 신호 발생기를 제공하여 고속 메모리 장치에서의 데이타 래치를 가능하게 하는 제어 장치 및 방법을 제공한다.
본 발명에서는 외부에서 입력되는 클락신호의 주파수를 2분주한 다음, 2 분주된 클락신호를 내부제어신호로 사용하여 고속 메모리 장치에서의 데이타 래치를 가능하게 하는 제어 장치 및 방법을 제공한다.
본 발명에 따른 동기식 메모리 장치의 데이타 래치 제어 장치는 라이트 커맨 드시 클럭신호의 형태로 인가되는 데이타 스트로빙 신호(DQS)의 주파수를 2분주하여 출력하는 데이타 스트로빙 변환부를 구비하며, 2분주된 데이타 스트로빙 신호를 이용하여 외부에서 입력되는 데이타를 데이타 래치에 저장한다.
본 발명에 있어서, N 비트 프리페치 동작시, 상기 2분주된 데이타 스트로빙 신호는 N 개의 2분주 신호로 구성되며, 외부에서 인가되는 N 비트 데이타는 상기 N 개의 2분주 신호에 응답하여 상기 데이타 래치에 저장된다.
본 발명에 있어서, 상기 N 개의 2분주 신호 각각은 상기 N 비트 데이타와 일대일 대응한다.
본 발명의 다른 실시예인 동기식 메모리 장치의 데이타 래치 제어 장치는 라이트 커맨드시 클럭신호의 형태로 인가되는 데이타 스트로빙 신호(DQS)를 수신하여 상기 데이타 스트로빙 신호를 2분주한 N 개의 제어신호를 생성하는 데이타 스트로빙 변환부와, 외부에서 인가되는 N 비트의 데이타를 저장하기 위한 데이타 래치부를 구비하며, N 개의 제어신호 각각에 일대일 대응하여 상기 N 비트 데이타 각각이 상기 데이타 래치부에 저장된다. 여기서, N 개의 제어 신호 각각은 상기 데이타 스트로빙 신호의 반주기마다 순차적으로 발생하며, N 개의 제어 신호 각각의 하이 레벨 구간은 상기 데이타 스트로빙 신호의 주기와 동일하다.
(실시예)
이하, 도면을 첨부하여 본 발명의 실시예를 구체적으로 설명한다.
도 4는 본 발명에 따른 메모리 장치의 데이타 입력부의 일 실시예이다.
도 4에서, 데이타 입력버퍼(400)는 데이타 핀(DQ)을 통하여 인가되는 SSTL 레벨의 데이타를 수신하여 CMOS 레벨로 변환시키는 회로이다. 참고로, 도 4는 하나의 데이타 핀을 통하여 데이타가 입력되는 경우를 나타낸 회로로서, 데이타 핀이 8개인 메모리 장치의 경우 도 4와 동일한 회로가 7개 더 있다. 단, WDQS 버퍼(460)와 DQS 변환부(470)는 모든 데이타 입력부에 공통으로 사용되는 회로이다.
지연부(410)는 데이타 입력버퍼(400)를 통과한 데이타를 일정시간 지연시키는 회로로서, 지연부(410)는 데이타의 셋업-홀드 시간을 맞추기 위한 데이타 지연 조절 회로이다.
입력 데이타 래치부(420)는 지연부(410)를 통과한 데이타를 래치하는 회로이다. 4비트 프리페치동작시 4비트의 데이타를 래치한다.
지연부(430)는 입력 데이타 래치부(420)를 통과한 4비트의 데이타를 수신한 후, 일정 시간 지연시켜 출력하는 회로이다. 지연부(430)는 tDQSS 의 차이를 보정하기위한 회로이다. 일반적으로, tDQSS는 0.75tCK ~ 1.25tCK 범위내에서 결정되므로 사용자가 설정한 기준값에 비하여 tDQSS 가 느린 경우에는 지연시간을 줄이고, 기준값에 비하여 tDQSS 가 빠른 경우에는 지연시간을 늘려주는 회로이다. 도 1의 경우 지연부(160)가 이 기능을 하였으나, 본 발명에서는 위치를 변경하였다. 이는 후술될 DQS 변환부(470) 때문이다. 이에 대하여는 추후에 더 설명하기로 한다.
WDQS 버퍼(460)는 메모리 컨트롤러로부터 인가되는 SSTL 레벨의 WDQS 신호를 버퍼링하여 CMOS 레벨로 변환하는 회로이다. 여기서, WDQS 신호는 라이트 동작시 인가되는 DQS(Data Strobe) 신호를 나타낸다.
DQS 변환부(470)는 WDQS 버퍼(460)로부터 인가되는 CMOS 레벨의 WDQS 신호를 수신하여 4 개의 제어신호(rdqs0, fdqs1, rdqs0, fdqs1)를 생성한다. 여기서, 제어신호(rdqs0, fdqs1, rdqs0, fdqs1)는 WDQS 신호의 2분주 신호이다. 제어신호(rdqs0)의 라이징 에지는 WDQS 신호의 첫번째 라이징 에지에 동기되며, 하이 레벨 구간은 WDQS 신호의 주기와 동일하다. 제어신호(fdqs0)의 라이징 에지는 WDQS 신호의 첫번째 폴징 에지에 동기되며, 하이 레벨 구간은 WDQS 신호의 주기와 동일하다. 제어신호(rdqs1)의 라이징 에지는 WDQS 신호의 두번째 라이징 에지에 동기되며, 하이 레벨 구간은 WDQS 신호의 주기와 동일하다. 제어신호(fdqs1)의 라이징 에지는 WDQS 신호의 두번째 폴징 에지에 동기되며, 하이 레벨 구간은 WDQS 신호의 주기와 동일하다. 제어신호(rdqs0, fdqs1, rdqs0, fdqs1)의 파형도는 도 6에 도시되어 있다.
입력 데이타 래치부(420)는 DQS 변환부(470)로부터 출력되는 제어 신호(rdqs0, fdqs1, rdqs0, fdqs1)의 라이징 에지에 동기되어 지연부(410)을 통과하는 데이타를 순서대로 래치한다. 4비트 프리페치 동작의 경우, 4비트의 데이타가 각 제어 신호(rdqs0, fdqs1, rdqs0, fdqs1)에 동기되어 1비트씩 래치된다. 입력 데이타 래치부(120)에 저장된 4 비트의 데이타는 제어신호(fdqs1)인가시에 병렬로 정렬되어 내부 라인(align 00, align 01, align 10, align 11)을 통하여 지연부(430)로 인가된다. 전술한 바와같이, 지연부(430)에서는 tDQSS 시간을 고려하여 입력된 4비트의 데이타의 지연 시간을 조절한다. 지연부(430)를 통과한 데 이타는 입력 데이타 감지 증폭부(440)와 라이트 드라이버(450)를 경유하여 해당 메모리 셀에 각각 저장된다.
도 5는 도 4에서 언급한 DQS 변환부의 일예이다.
도 5에서, 플립플롭(50)은 인에이블 신호(en)와 WDQS 신호를 수신하며, 플립플롭(50)은 인에이블 신호(en)와 WDQS 신호의 반전신호를 수신한다. 플립플롭(50, 51)에서 출력되는 출력신호(rdqs, fdqs)의 주파수는 입력신호(WDQS)의 주파수의 1/2이다. 즉, 출력신호(rdqs, fdqs)의 클락주기는 입력신호(WDQS)의 클락주기의 2배이다. 출력신호(rdqs)의 라이징 에지는 입력신호(WDQS)의 라이징 에지에 동기되며, 출력신호(rdqs)의 하이 레벨 구간은 입력신호(WDQS)의 주기와 동일하다. 출력신호(fdqs)의 라이징 에지는 입력신호(WDQS)의 폴징 에지에 동기되며, 출력신호(fdqs)의 하이 레벨 구간은 입력신호(WDQS)의 주기와 동일하다. 도 6에 도 5에 도시된 DQS 변환부의 입출력신호의 파형도를 도시하였다. 스위칭 소자(53)는 신호(rdqs)를 수신하여 제어신호(rdqs0)를 출력하며, 인버터(54)는 신호(rdqs)를 수신하여 제어신호(rdqs1)를 출력한다. 스위칭 소자(55)는 신호(fdqs)를 수신하여 제어신호(fdqs0)를 출력하며, 인버터(56)는 신호(fdqs)를 수신하여 제어신호(fdqs1)를 출력한다. 스위칭 소자(53, 55)는 인버터(54, 56)와의 지연시간을 맞추기 위한 회로이며, 다른 회로로의 대체가 가능하다.
이상에서 설명된 바와같이, 데이타 핀을 통하여 순차적으로 인가되는 데이타를 래치하기 위하여, 본 발명에서는 WDQS 신호를 2분주한 후 이로부터 얻은 4개의 제어신호를 사용하여 4비트의 데이타를 래치한다. 종래의 경우, 메모리 장치의 동 작 주파수가 높아짐에 따라, 제어신호의 전송시 RC 지연으로 인한 신호의 왜곡이 매우 심하였다. 그러나, 본 발명에서는 WDQS 신호를 분주함으로써, 고주파수 동작하에서도 데이타 래치를 위한 제어신호의 이용이 가능하도록 하였다. 4비트 프리페치 동작을 수행하므로, 제어신호(fdqs1)의 라이징 에지에 병렬로 정렬된 4비트 데이타는 지연부(430)로 인가된 다음, 입력 데이타 감지 증폭부(440)으로 전달된다. 여기서, 지연부(430)는 WDQS 신호의 tDQSS 시간이 일정하지 않음을 고려한 것이다. 지연부(430)에서의 지연시간은 입력 데이타 감지 증폭부(440)를 제어하는 신호(Dinstrobe)와의 관계를 고려하여 최적으로 설정할 수 있다.
특히 지연부(430)는 tDQSS 시간 조절을 위하여 설치되는 것이므로 동작에 큰 무리가 없는 한, 종래 기술과 같이 WDQS 버퍼(460) 다음단에 위치시킬 수 있다. 즉, WDQS 버퍼(460)와 DQS 변환부(470)사이에 위치시킬 수 있다. 이때, 전송 신호의 왜곡을 피하기 위하여, WDQS 버퍼(460)와 DQS 변환부(470)간의 거리는 너무 멀지 않아야 한다.
본 발명은 라이트 동작시 인가되는 데이타를 래치하는 제어신호(WDQS)를 2분주하여 전달하는 방식을 취하여, 신호의 왜곡으로 인한 메모리 장치의 오동작을 방지한다.
본 발명은 동작 주파수가 500Mhz 이상인 고속 동기식 메모리 장치에 매우 유용하게 적용할 수 있다.

Claims (5)

  1. 동기식 메모리 장치의 데이타 래치 제어 장치에 있어서,
    라이트 커맨드시 클럭신호의 형태로 인가되는 데이타 스트로빙 신호(DQS)의 주파수를 2분주하여 출력하는 데이타 스트로빙 변환부를 구비하며,
    상기 2분주된 데이타 스트로빙 신호를 이용하여 외부에서 입력되는 데이타를 데이타 래치에 저장하는 것을 특징으로 하는 동기식 메모리 장치의 데이타 래치 제어 장치.
  2. 제 1 항에 있어서,
    N 비트 프리페치 동작시, 상기 2분주된 데이타 스트로빙 신호는 N 개의 2분주 신호로 구성되며, 외부에서 인가되는 N 비트 데이타는 상기 N 개의 2분주 신호에 응답하여 상기 데이타 래치에 저장되는 것을 특징으로 하는 동기식 메모리 장치의 데이타 래치 제어 장치.
  3. 제 2 항에 있어서, 상기 N 개의 2분주 신호 각각은 상기 N 비트 데이타와 일대일 대응하는 것을 특징으로 하는 동기식 메모리 장치의 데이타 래치 제어 장치.
  4. 동기식 메모리 장치의 데이타 래치 제어 장치에 있어서,
    라이트 커맨드시 클럭신호의 형태로 인가되는 데이타 스트로빙 신호(DQS)를 수신하여 상기 데이타 스트로빙 신호를 2분주한 N 개의 제어신호를 생성하는 데이타 스트로빙 변환부와,
    외부에서 인가되는 N 비트의 데이타를 저장하기 위한 데이타 래치부를 구비하며,
    상기 N 개의 제어신호 각각에 일대일 대응하여 상기 N 비트 데이타 각각이 상기 데이타 래치부에 저장되는 것을 특징으로 하는 동기식 메모리 장치의 데이타 래치 제어 장치.
  5. 제 4 항에 있어서,
    상기 N 개의 제어 신호 각각은 상기 데이타 스트로빙 신호의 반주기마다 순차적으로 발생하며,
    상기 N 개의 제어 신호 각각의 하이 레벨 구간은 상기 데이타 스트로빙 신호의 주기와 동일한 것을 특징으로 하는 동기식 메모리 장치의 데이타 래치 제어 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100936797B1 (ko) * 2008-04-11 2010-01-14 주식회사 하이닉스반도체 반도체 메모리장치의 데이터 지연회로 및 데이터 지연방법
KR20180131861A (ko) * 2017-06-01 2018-12-11 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772716B1 (ko) * 2006-08-31 2007-11-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
TWI302318B (en) * 2006-09-06 2008-10-21 Nanya Technology Corp Memory control circuit and method
KR20090098295A (ko) * 2008-03-13 2009-09-17 주식회사 하이닉스반도체 입력 래치회로
KR101575816B1 (ko) 2009-06-19 2015-12-08 삼성전자주식회사 반도체 메모리 장치 및 이 장치를 구비하는 메모리 시스템
TWI414926B (zh) * 2009-12-16 2013-11-11 Silicon Motion Inc 控制裝置與其相關控制方法
KR20120087571A (ko) * 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 데이터 정렬회로
CN102610268B (zh) * 2012-01-10 2014-04-02 江苏中科梦兰电子科技有限公司 应用示波器实现ddr3中数据选通信号同步的方法
US9183902B2 (en) 2013-08-28 2015-11-10 Samsung Electronics Co., Ltd. Input data alignment circuit and semiconductor device including the same
KR102059914B1 (ko) 2013-08-30 2020-02-11 에스케이하이닉스 주식회사 스트로브 신호 생성 장치 및 이를 이용하는 메모리 장치
US9147463B1 (en) 2014-03-25 2015-09-29 Megachips Corporation Method and apparatus for data capture in DDR memory interface
KR102022173B1 (ko) * 2015-04-08 2019-09-17 텔레폰악티에볼라겟엘엠에릭슨(펍) 알려진 또는 가정된 차이를 가진 메시지의 디코딩

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403632B1 (ko) 2001-05-03 2003-10-30 삼성전자주식회사 동기형 반도체 메모리 장치의 데이터 입력회로 및 데이터입력 방법
TWI256542B (en) * 2002-03-22 2006-06-11 Via Tech Inc Data latch time control method and device
KR100522432B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 반도체 기억 소자의 데이터 출력 제어 장치 및 방법
KR100521049B1 (ko) * 2003-12-30 2005-10-11 주식회사 하이닉스반도체 더블 데이터 레이트 싱크로너스 디램의 쓰기 회로
US20060215467A1 (en) * 2005-03-22 2006-09-28 Torsten Partsch Method of increasing data setup and hold margin in case of non-symmetrical PVT
KR100670654B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 도메인 크로싱 마진을 증가시키기 위한 반도체메모리소자
US7509223B2 (en) * 2006-04-21 2009-03-24 Altera Corporation Read-side calibration for data interface

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100936797B1 (ko) * 2008-04-11 2010-01-14 주식회사 하이닉스반도체 반도체 메모리장치의 데이터 지연회로 및 데이터 지연방법
KR20180131861A (ko) * 2017-06-01 2018-12-11 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

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