JPH104394A - 多重フェーズクロック重なり制御機能を備えたマルチプレクサ - Google Patents

多重フェーズクロック重なり制御機能を備えたマルチプレクサ

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JPH104394A
JPH104394A JP9052987A JP5298797A JPH104394A JP H104394 A JPH104394 A JP H104394A JP 9052987 A JP9052987 A JP 9052987A JP 5298797 A JP5298797 A JP 5298797A JP H104394 A JPH104394 A JP H104394A
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Abstract

(57)【要約】 【課題】 マルチプレクサクロックのデューティサイク
ルを安定に制御する。 【解決手段】 ｎ：１時分割マルチプレクサは、異なる
位相を持つ複数の選択クロック出力を有する多重フェー
ズクロック発生器１８、複数のデータ入力、対応する選
択クロック出力へつながる複数の選択クロック入力、デ
ータ出力を有するデータマルチプレクサ１００、複数の
基準データ入力、対応する選択クロック出力へつながる
複数の選択クロック入力、第１の基準出力を有する基準
マルチプレクサ１０４、第２の基準出力を有する基準発
生器１０８、および、第１および第２の基準出力へ各々
つながる第１および第２の比較入力と、複数の選択クロ
ック出力へつながる比較出力とを有する比較回路７２を
含む。第１および第２の基準出力の出力特性を比較する
ことによって、本質的に１８０度位相のずれた各選択ク
ロック出力対の間の重なりを調節する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高性能なｎ：１マルチプレクサに関するもので
あり、更に詳細には多重フェーズクロックの重なりに対
して制御機能を有するマルチプレクサに関する。
【０００２】
【従来の技術】時分割方式のマルチプレクサは、並列デ
ータ入力を１つのシリアルデータストリームへ変換する
ために、複数の並列データ入力を単一の出力へ逐次的に
多重化する。データ入力の逐次的な選択は、１または複
数のフェーズを有するクロックによって制御される。典
型的な多重フェーズクロックには、位相が１８０度ずれ
たクロック信号対が複数個含まれる。クロック信号は、
個々のデータ入力を特別な順序で選択するようにアレン
ジされる。一般には、クロック信号を生成するためにリ
ング発振器が用いられる。
【０００３】
【発明の解決しようとする課題】クロック信号の特性
は、高速デジタルシステムで用いられるマルチプレクサ
を設計する場合、重要な検討事項である。クロック周波
数はデータ通信速度を決定する１つの因子である。周波
数が高くなればなるほど、より高速にデータを送信でき
る。特別なデータ入力が選択される相対的な時間間隔を
決定するのがデューティサイクルである。多重フェーズ
クロックを使用したデータシリアライザーにおいて、ク
ロックのデューティサイクルはその動作特性に影響を及
ぼす。本質的に５０％のデューティサイクルは、第１の
データ入力が出力へ送信されるシリアライザー状態か
ら、第２のデータ入力が出力へ送信される状態への正確
な遷移をもたらす。集積回路において５０％のデューテ
ィサイクルを有するクロックを得る従来の方法は、クロ
ック発生回路のトランジスタの寸法を非常に注意深く制
御し、更に、クロック周波数よりも大幅に高い帯域幅を
有する回路を使用するものである。しかし、この方式で
実現されるクロックは、プロセス、電圧、および温度
（ＰＶＴ）の変動に対して尚、許容し難いほど敏感なデ
ューティサイクルを有する。例えば、特定のＰＶＴ状態
において、１または複数のカスケード接続された反転ク
ロックバッファが、それの入力における５０％デューテ
ィサイクルのクロック信号に応答して、それの出力に５
０％デューティサイクルのクロック信号を生成するかも
しれない。他のＰＶＴ状態、また、十分高いクロック周
波数においては、出力におけるそのデューティサイクル
は極端な場合、０％にまで低下することが起こり得る。
【０００４】位相が１８０度ずれたクロック信号の重な
り、あるいは交差ポイントもまた関心事である。という
のは、重なりが、引き続くデータサンプルが多重化でき
る時間的な接近度を制御するからである。重なりまたは
交差ポイントは、論理的高レベルと論理的低レベルとの
中間点の上または下に電圧が来たときに発生する。もし
クロック信号が論理的高レベルにおいて重なれば、マル
チプレクサの出力ゲートの複数個が同時にイネーブルと
なり、その結果、多重化されたデータ中に電流もしくは
電圧のスパイクが発生する。もしクロック信号が論理的
低レベルにおいて重なれば、どの出力ゲートもイネーブ
ルされない期間が短時間発生し、その結果、多重化され
たデータ中に電流もしくは電圧スパイクが発生する。こ
れらの電流または電圧スパイクは、多重化されたデータ
中に符号間干渉（ｉｎｔｅｒｓｙｍｂｏｌ ｉｎｔｅｒ
ｆｅｒｅｎｃｅ）およびデータ依存ジッターを生ずる。
重なりはまたＰＶＴの変動にも敏感である。
【０００５】
【課題を解決するための手段】
本発明のｎ：１の時分割マルチプレクサは、多重フェー
ズクロック発生器、データマルチプレクサ、基準マルチ
プレクサ、基準発生器、および比較回路を含む。多重フ
ェーズクロック発生器は異なる位相を持つ複数の選択ク
ロック出力を有する。データマルチプレクサは、複数の
データ入力、複数の選択クロック入力、および１つのデ
ータ出力を有する。データマルチプレクサの選択クロッ
ク入力は、対応する選択クロック出力へつながれてい
る。基準マルチプレクサは、複数の基準入力、複数の選
択クロック入力、および第１の基準出力を有する。基準
マルチプレクサの選択クロック入力は、対応する選択ク
ロック出力へつながれている。基準発生器は第２の基準
出力を有する。比較回路は、第１と第２の基準出力へそ
れぞれつながれた第１と第２の比較入力を有し、更に、
前記複数の選択クロック出力へつながれた１つの比較出
力を有する。比較出力は、位相が本質的に１８０度ずれ
たクロック出力の各対間の重なりを、第１と第２の基準
出力の出力特性間の比較結果の関数として調節する。
【０００６】１つの実施例では、比較回路は、第１の基
準出力上の電流レベルを第２の基準出力上の電流レベル
と比較する。もし、第１の基準出力上の電流レベルが第
２の基準出力上の電流レベルよりも小さければ、比較回
路は、真および相補のクロック信号中へ調節電流をソー
ス（ｓｏｕｒｃｅ）する。もし第１の基準出力上の電流
レベルが第２の基準出力上の電流レベルよりも大きけれ
ば、比較回路は真および相補的クロック信号から調節電
流をシンク（ｓｉｎｋ）する。
【０００７】本発明の時分割マルチプレクサは、複数個
のマルチプレクサ要素を通してデータビットを逐次的に
選択することにより、並列入力データをシリアルデータ
ストリームへ多重化するために多重フェーズクロックを
使用する。マルチプレクサはクロックフェーズ間の重な
りを監視し、帰還ループを通して重なりを調節し、すべ
てのマルチプレクサ要素がオフであるような期間がない
よう、また２つのマルチプレクサ要素が同時にオンにな
るような期間がないことを保証する。こうして、マルチ
プレクサは１つのビットから次のビットへ明瞭に遷移を
行う。
【０００８】
【発明の実施の形態】
図１は本発明に従う４：１時分割マルチプレクサのブロ
ック図である。マルチプレクサ１０は、クロック発生器
ステージ１２、差動−相補ＣＭＯＳバッファステージ１
３、クロックバッファおよび重なり調節ステージ１４、
基準マルチプレクサステージ１５、およびデータマルチ
プレクサステージ１６を含んでいる。
【０００９】クロック発生器ステージ１２は、差動式電
圧制御発振器によって構成された多重フェーズクロック
発生器１８を有する。この発振器は電圧制御型の遅延素
子２０および２２を含み、それらは回路が発振できるよ
うに一緒にリング状につながれている。遅延素子２０は
差動入力２４ａおよび２４ｂと、差動出力２６ａおよび
２６ｂとを含んでいる。”＋”および "−”の記号は、
入力および出力の相対的な極性を示している。遅延素子
２２は差動入力２８ａおよび２８ｂと、差動出力３０ａ
および３０ｂとを含んでいる。遅延素子２０の出力２６
ａおよび２６ｂは、遅延素子２２の入力２８ａおよび２
８ｂへつながれている。遅延素子２２の出力３０ａおよ
び３０ｂは、遅延素子２０の入力２４ｂおよび２４ａへ
つながれている。
【００１０】遅延素子２０および２２は更に、差動入力
と差動出力との間の遅延を制御する電圧制御入力３２お
よび３４を含んでいる。１つの実施例では、この制御電
圧は、動作中に制御ループ（図示されていない）を通し
て適応するように更新される。
【００１１】遅延素子２０は、出力２６ａおよび２６ｂ
に、本質的に１８０度位相のずれた１対の真および相補
の選択クロック信号ＣＬＫ０’およびＣＬＫ１８０’を
発生させる。遅延素子２２は、出力３０ａおよび３０ｂ
に、本質的に１８０度位相のずれた１対の真および相補
の選択クロック信号ＣＬＫ９０’およびＣＬＫ２７０’
を発生させる。選択クロック信号ＣＬＫ９０’、ＣＬＫ
１８０’、およびＣＬＫ２７０’は、選択クロック信号
ＣＬＫ０’に対してそれぞれ９０、１８０、および２７
０度の位相を有する。詳細には後で説明するが、選択ク
ロック信号は、並列入力データとの間の各種組み合わせ
において論理的に”ＡＮＤ”を取られ、それによって入
力データをシリアルデータストリームへ変換させる。
【００１２】図２は、遅延素子２０および２２のうちの
１つの模式図である。遅延素子は少なくとも２個の差動
バッファステージ３６および３８を含み、それらは、発
振器が発振するように遅延素子２０および２２がリング
状に接続された時に、適当な位相シフトを供給する。差
動バッファステージ３６は、ゲートを電圧制御入力へ、
ソースを電圧供給端子ＶＳＳへつながれたｎチャンネル
トランジスタＭ１によって構成される定電流源を含む。
トランジスタＭ１のドレインはｎチャンネルトランジス
タＭ２およびＭ３のソースへつながれ、後者は一緒につ
ながれて差動トランジスタ対を構成している。トランジ
スタＭ２およびＭ３のゲートは、それぞれ入力端子ＩＮ
＋およびＩＮ−へつながれている。トランジスタＭ４お
よびＭ５はｐチャンネルのプルアップトランジスタであ
って、それらは電圧供給端子ＶＤＤとトランジスタＭ２
およびＭ３の各ドレインとの間につながれている。トラ
ンジスタＭ６およびＭ７はｐチャンネルの、ダイオード
接続されたクランプトランジスタであって、それらは電
圧供給端子ＶＤＤとトランジスタＭ４およびＭ５の各ド
レインとの間につながれている。トランジスタＭ４およ
びＭ５のゲートには、トランジスタＭ８およびＭ９によ
って構成されるバイアス回路によってバイアスが与えら
れる。トランジスタＭ８はｎチャンネルトランジスタで
あって、ソースを電圧供給端子ＶＳＳへ、ドレインをｐ
チャンネルトランジスタＭ９のドレインおよびゲートへ
つながれている。トランジスタＭ９のソースは電圧供給
端子ＶＤＤへつながれている。
【００１３】トランジスタＭ１によって供給される電流
は、入力端子ＩＮ＋およびＩＮ−上の電圧の相対的な極
性の関数として、トランジスタＭ２またはＭ３を通って
流れる。例えば、もし入力端子ＩＮ＋上の電圧が入力端
子ＩＮ−上の電圧に対して相対的に正であれば、トラン
ジスタＭ１によって供給される電流はトランジスタＭ２
を通るように流れる。トランジスタＭ２のドレインは、
クランプトランジスタＭ６がターンオンするまで下方へ
低下する。定常状態においては、トランジスタＭ４およ
びＭ６はそれぞれ、トランジスタＭ１によって供給され
る電流の約半分を流す。同様に、もし入力端子ＩＮ−上
の電圧が入力端子ＩＮ＋上の電圧に対して相対的に正で
あれば、トランジスタＭ１によって供給される電流はト
ランジスタＭ３を通るように流れる。トランジスタＭ３
のドレインは、クランプトランジスタＭ７がターンオン
するまで低下し続け、その時点で、トランジスタＭ５お
よびＭ７はそれぞれ、トランジスタＭ１によって供給さ
れる電流の約半分を供給する。
【００１４】トランジスタＭ２およびＭ３のドレイン
は、差動バッファステージ３６の出力４０および４２を
構成する。出力４０および４２は、差動バッファステー
ジ３８の入力４４および４６へそれぞれつながれてい
る。差動バッファステージ３８は、トランジスタＭ１−
Ｍ７と同じように、一緒につながれたトランジスタＭ１
０−Ｍ１６を含んでおり、同様な動作をする。トランジ
スタＭ１１およびＭ１２のドレインは出力端子ＯＵＴ＋
およびＯＵＴ−を構成する。図２に示された遅延素子
は、本発明において使用できる遅延素子の一例である。
その他の遅延素子を使用することもできる。
【００１５】図１に戻って、選択クロック信号ＣＬＫ
０’、ＣＬＫ９０’、ＣＬＫ１８０’、およびＣＬＫ２
７０’は、ステージ１３内の差動−相補ＣＭＯＳバッフ
ァ５０および５２へ供給される。バッファ５０は差動入
力５４ａおよび５４ｂと、相補的出力５６ａおよび５６
ｂとを含む。入力５４ａおよび５４ｂは、遅延素子２０
の出力２６ａおよび２６ｂへつながれている。バッファ
５２は差動入力５８ａおよび５８ｂと、相補的出力６０
ａおよび６０ｂとを含む。入力５８ａおよび５８ｂは、
遅延素子２２の出力３０ａおよび３０ｂへつながれてい
る。
【００１６】バッファ５０および５２は、差動選択クロ
ック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、
およびＣＬＫ２７０’を相補的選択クロック信号ＣＬＫ
０”、ＣＬＫ９０”、ＣＬＫ１８０”、およびＣＬＫ２
７０”へ変換する。バッファ５０および５２は、本質的
に位相が１８０度ずれたクロック出力の各対間の重なり
が、ステージ１４内の各選択クロック出力へ等量の電流
をソースまたはシンクさせることによって容易に調節で
きるように、出力５６ａ、５６ｂ、６０ａ、および６０
ｂ上に十分大きい出力抵抗を有することが好ましい。
【００１７】図３はバッファ５０の模式図である。図３
に示した回路は、本発明で使用するのに適した差動−相
補ＣＭＯＳバッファの一例である。その他の回路構成を
使用することもできる。バッファ５０は、差動入力５４
ａおよび５４ｂと、相補的出力５６ａおよび５６ｂとを
備えた平衡比較器である。入力５４ａおよび５４ｂはト
ランジスタＭ２０およびＭ２１のゲートへつながれ、そ
れらのトランジスタは入力信号の相対的な極性の関数と
してその対を流れる電流Ｉ１を方向付ける差動トランジ
スタ対を構成する。電流Ｉ１はｎチャンネルトランジス
タＭ２２によって構成される電流源によって供給され、
そのトランジスタはトランジスタＭ２０およびＭ２１の
ソースと電圧供給端子ＶＳＳとの間につながれている。
トランジスタＭ２２のゲートへはＢＩＡＳ信号が供給さ
れる。このＢＩＡＳ信号は、トランジスタＭ２２を通る
本質的に一定の電流Ｉ１を確立するために、バイアス回
路（図示されていない）によって生成される。
【００１８】もし入力５４ａへ供給される信号が入力５
４ｂへ供給される信号に対して正であれば、トランジス
タＭ２０がオンになって、トランジスタＭ２１はオフに
なるであろう。電流Ｉ１はトランジスタＭ２０およびｐ
チャンネルトランジスタＭ２３を通るように方向付けら
れ、後者はトランジスタＭ２０のドレインと電圧供給端
子ＶＤＤとの間につながれている。トランジスタＭ２３
はｐチャンネルトランジスタＭ２４およびＭ２４とつな
がれてカレントミラーを構成し、それは電流Ｉ１をトラ
ンジスタＭ２４およびＭ２５のドレインへ、電流Ｉ２お
よびＩ３としてミラー反転させる。トランジスタＭ２４
を通って流れる電流Ｉ２は出力５６ａを論理的高レベル
へ引き上げる。トランジスタＭ２５はｎチャンネルトラ
ンジスタＭ２６へ電流Ｉ３を供給する。トランジスタＭ
２６はｎチャンネルトランジスタＭ２７とつながれてカ
レントミラーを構成し、それは電流Ｉ３をトランジスタ
Ｍ２７のドレインへ、電流Ｉ４としてミラー反転させ
る。電流Ｉ４は出力５６ｂを論理的低レベルへ引き下げ
る。このように、出力５６ａと５６ｂは相補的関係にあ
る。
【００１９】もし入力５４ａへ供給される信号が入力５
４ｂへ供給される信号に対して負であれば、トランジス
タＭ２０がオフになり、トランジスタＭ２１はオンにな
るであろう。電流Ｉ１はトランジスタＭ２１およびｐチ
ャンネルトランジスタＭ２８を流れるように方向付けら
れ、後者はトランジスタＭ２１のドレインと電圧供給端
子ＶＤＤとの間につながれている。トランジスタＭ２８
はｐチャンネルトランジスタＭ２９およびＭ３０とつな
がれてカレントミラーを構成し、それは電流Ｉ１をトラ
ンジスタＭ２９およびＭ３０のドレインへ、電流Ｉ５お
よびＩ６としてミラー反転させる。トランジスタＭ３０
を流れる電流Ｉ６は、出力５６ｂを論理的高レベルへ引
き上げる。トランジスタＭ２９はｎチャンネルトランジ
スタＭ３１へ電流Ｉ５を供給する。トランジスタＭ３１
はｎチャンネルトランジスタＭ３２とつながれてカレン
トミラーを構成し、それは電流Ｉ５をトランジスタＭ３
２のドレインへ、電流Ｉ７としてミラー反転させる。電
流Ｉ７は出力５６ａを論理的低レベルへ引き下げる。
【００２０】図１へ戻って、クロックバッファおよび重
なり調節ステージ１４は、クロックバッファ７０と、ク
ロック重なり調整回路７２とを含んでいる。クロックバ
ッファ７０にはＣＭＯＳインバーター対８０ａおよび８
０ｂが含まれ、それらは一緒になって出力５６ａ、５６
ｂ、６０ａ、および６０ｂと、出力７４ａ、７４ｂ、７
６ａ、および７６ｂとの間にそれぞれ直列接続されてい
る。クロックバッファ７０は、選択クロック信号ＣＬＫ
０’、ＣＬＫ９０’、ＣＬＫ１８０’、およびＣＬＫ２
７０’の角を四角にする。それら矩形化された選択クロ
ック信号は、ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、お
よびＣＬＫ２７０と名付けられる。これら矩形化された
クロック信号が、基準およびデータマルチプレクサステ
ージ１５および１６を駆動する。
【００２１】データマルチプレクサステージ１６は、Ｎ
ＡＮＤゲート１００ａ、１００ｂ、１００ｃ、および１
００ｄによって構成される４個のデータマルチプレクサ
を含んでいる。ＮＡＮＤゲート１００ａ−１００ｄは３
入力ドレイン開放型のＮＡＮＤゲートであり、１つの入
力を、対応するデータ入力Ｄ０（反転）、Ｄ１（反
転）、Ｄ２（反転）、およびＤ３（反転）へつながれて
いる。残りの入力は、選択クロック信号ＣＬＫ０、ＣＬ
Ｋ９０、ＣＬＫ１８０、およびＣＬＫ２７０の対応する
組み合わせへつながれている。各ＮＡＮＤゲート１００
ａ−１００ｄの出力は、共通のデータ出力１０２へつな
がれている。データ出力１０２は、負荷抵抗ＲL を介し
て電圧供給端子ＶＤＤへつながれている。負荷ＲL は、
ＮＡＮＤゲート１００ａ−１００ｄからの出力電流を出
力電圧へ変換する。動作中には、選択クロック信号は各
ＮＡＮＤゲート１００ａ−１００ｄを逐次的に”イネー
ブル”し、それによって、入力Ｄ０（反転）、Ｄ１（反
転）、Ｄ２（反転）、およびＤ３（反転）上の対応する
データビットの反転がデータ出力１０２へ通過するのを
許容する。従って、データマルチプレクサ要素は、入力
Ｄ０（反転）、Ｄ１（反転）、Ｄ２（反転）、およびＤ
３（反転）上へ供給される並列入力データを、出力１０
２上のシリアルデータストリームへ変換する。
【００２２】図４は、３入力ＮＡＮＤゲート１００ａ−
１００ｄのうちの１つの模式図である。ＮＡＮＤゲート
１００は、３個の直列接続されたｎチャンネルＭＯＳＦ
ＥＴＭ３４−Ｍ３６によって構成される。入力ＩＮ１、
ＩＮ２、およびＩＮ３はトランジスタＭ３４−Ｍ３６の
ゲートへつながれている。トランジスタＭ３４のソース
は電圧供給端子ＶＳＳへつながれている。トランジスタ
Ｍ３４のドレインはトランジスタＭ３５のソースへつな
がれている。トランジスタＭ３５のドレインはトランジ
スタＭ３６のソースへつながれている。トランジスタＭ
３６のドレインはデータ出力１０２へつながれている。
もしすべての入力ＩＮ１−ＩＮ３が論理的高レベルにあ
れば、ＮＡＮＤゲート１００は一定の電流をデータ出力
１０２からシンクする。図４に示されたこのＮＡＮＤゲ
ートは、本発明に使用できるマルチプレクサ要素の一例
である。その他のマルチプレクサ要素を使用することも
できる。
【００２３】再び図１を参照すると、クロックの重なり
の変動がデータマルチプレクサステージ１６の動作特性
に問題が起こすことが考えられる。もし本質的に１８０
度位相がずれた選択クロック信号対が論理的高レベルに
おいて重なれば、データマルチプレクサステージ１６中
の複数のＮＡＮＤゲート１００ａ−１００ｄの出力は、
１つのマルチプレクサ要素から次の要素への遷移の間に
同時にイネーブルされることになろう。マルチプレクサ
がデータ出力１０２から付加的な電流をシンクするの
で、この結果、多重化されたデータ中に電流もしくは電
圧のスパイクが生ずることになる。同様に、もし本質的
に位相が１８０度ずれた選択クロック信号対が論理的低
レベルにおいて重なれば、各ビット遷移の間にデータマ
ルチプレクサステージ１６中のどのＮＡＮＤゲートもイ
ネーブルされない短い期間ができることになる。この結
果、マルチプレクサは通常よりも少ない電流をデータ出
力１０２からシンクすることになり、このことも電流も
しくは電圧スパイクの原因となり得る。これらの電流ま
たは電圧スパイクは、データマルチプレクサ出力１０２
上の信号遷移をそれの正しい位置から移動させて、ジッ
ターの原因となる。
【００２４】図１の基準マルチプレクサステージ１５お
よびクロック重なり調節回路７２は、データマルチプレ
クサが１つのデータビットから次のデータビットへ確実
に遷移することを保証する。１つの好適実施例では、基
準マルチプレクサステージ１５は、マルチプレクサへ供
給されるデータ入力とマルチプレクサによって駆動され
る負荷とを除いて、データマルチプレクサステージ１６
と同一である。基準マルチプレクサステージ１５は、３
入力ＮＡＮＤゲート１０４ａ、１０４ｂ、１０４ｃ、お
よび１０４ｄを含んでいる。各ＮＡＮＤゲート１０４ａ
−１０４ｄの１つの入力は論理的高レベルに固定されて
いる。ＮＡＮＤゲート１０４ａ−１０４ｄの残りの入力
は、ＮＡＮＤゲート１００ａ−１００ｄの入力と同じよ
うに、選択クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ
１８０、およびＣＬＫ２７０のそれぞれの対応する組み
合わせへつながれている。ＮＡＮＤゲート１０４ａ−１
０４ｄの出力は基準出力１０６へつながれている。ＮＡ
ＮＤゲート１０４ａ−１０４ｄは、選択クロック信号Ｃ
ＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、およびＣＬＫ２７
０の関数として、第１の基準電流ＩREF1を逐次的にシン
クする。
【００２５】基準マルチプレクサステージ１５は、更
に、基準発生器１０８を含み、それは、単一のＮＡＮＤ
ゲート１０４ａ−１０４ｄが選択クロック信号によって
イネーブルされた時に、基準電流ＩREF1と本質的に同じ
か、あるいは同一であることが望ましい第２の基準電流
ＩREF2を基準出力１１０上へ発生させる。図１に示した
実施例では、基準発生器１０８は、３つの入力すべてを
論理的高レベルに固定された３入力ドレイン開放型のＮ
ＡＮＤゲートを１個含んでいる。
【００２６】クロック重なり調節回路７２は、帰還ルー
プ中に、基準電流ＩREF1およびＩRE F2の関数として、ク
ロック選択信号ＣＬＫ０”、ＣＬＫ９０”、ＣＬＫ１８
０”、およびＣＬＫ２７０”へ電流をシンクするか、あ
るいはそれらから電流をソースするために、バッファ５
０および５２の出力５６ａ、５６ｂ、６０ａ、および６
０ｂと基準出力１０６および１１０との間につながれて
いる。基準出力１０６および１１０はそれぞれ基準入力
ＲＥＦ１およびＲＥＦ２へつながれている。出力ＯＵＴ
０、ＯＵＴ１、ＯＵＴ２、およびＯＵＴ３はそれぞれ、
出力５６ａ、５６ｂ、６０ａ、および６０ｂへつながれ
ている。
【００２７】クロック重なり調節回路７２は基準電流Ｉ
REF1と基準電流ＩREF2との差を監視する。どちらの基準
電流が大きいかに依存して、クロック重なり調節回路７
２はその差に比例した電流を、出力５６ａ、５６ｂ、６
０ａ、および６０ｂ中へソースするか、あるいはそこか
らシンクして、その差が本質的に零になるまで選択クロ
ック信号の重なりを調節する。基準電流ＩREF2は単一の
選択された要素を表し、また、基準電流ＩREF1はイネー
ブルされた要素の数とともに増減することから、クロッ
ク重なり調節回路７２は、１つの要素から次の要素への
遷移の間にイネーブルされる基準マルチプレクサ要素の
数が１に等しいか、それよりも大きいか、あるいはそれ
よりも小さいかを本質的に決定する。別の実施例（図示
されていない）では、基準電流ＩREF1およびＩREF2は基
準電圧へ変換され、次にそれらは適当な修正の後、クロ
ック重なり調節回路７２によって比較される。
【００２８】図５はクロック重なり調節回路７２の模式
図である。回路７２は、ｐチャンネルトランジスタＭ４
０およびＭ４１によって構成される第１のカレントミラ
ー１５０、ｎチャンネルトランジスタＭ４２、Ｍ４３、
Ｍ４４、Ｍ４５、およびＭ４６によって構成される第２
のカレントミラー１５２、およびｐチャンネルトランジ
スタＭ４７、Ｍ４８、Ｍ４９、Ｍ５０、およびＭ５１に
よって構成される第３のカレントミラーを含んでいる。
トランジスタＭ４０は、電圧供給端子ＶＤＤと入力端子
ＲＥＦ１との間にダイオードとしてつながれて、基準出
力１０６（図１に示された）のための負荷として働く。
カレントミラー１５０は、電流ＩREF1をトランジスタＭ
４０のドレインからトランジスタＭ４１のドレインへ、
電流Ｉ１０としてミラー反転させる。電流Ｉ１０は次
に、トランジスタＭ４２のドレインからトランジスタＭ
４３−Ｍ４６のドレインへ、それぞれ電流Ｉ１１−Ｉ１
４ついてミラー反転される。トランジスタＭ４３−Ｍ４
６のドレインは、それぞれ出力端子ＯＵＴ０−ＯＵＴ３
へつながれて、出力ＯＵＴ０−ＯＵＴ３のための電流シ
ンクとして働く。
【００２９】トランジスタＭ４７は、電圧供給端子ＶＤ
Ｄと入力端子ＲＥＦ２との間にダイオードとしてつなが
れている。トランジスタＭ４７は基準出力１１０（図１
に示されている）のための負荷として働く。カレントミ
ラー１５４は、基準電流ＩRE F2をトランジスタＭ４７の
ドレインからトランジスタＭ４８−Ｍ５１のドレイン
へ、それぞれ電流Ｉ１５−Ｉ１８としてミラー反転させ
る。トランジスタＭ４８−Ｍ５１のドレインは、それぞ
れ出力ＯＵＴ０−ＯＵＴ３へつながれ、出力ＯＵＴ０−
ＯＵＴ３のための電流源として働く。動作時には、回路
７２は基準電流Ｉ REF1とＩREF2との差の関数として、出
力ＯＵＴ０−ＯＵＴ３中へ電流をソースするか、あるい
はそれらから電流をシンクする。コンデンサーＣ１およ
びＣ２はループ安定性および電源雑音排除の役目を持
つ。
【００３０】図６−図８は波形図であって、それぞれ選
択クロック信号ＣＬＫ０”およびＣＬＫ９０”と、選択
クロック信号ＣＬＫ１８０”およびＣＬＫ２７０”（点
線で示されている）との間の重なりが、少ない場合、多
い場合、および零の場合の波形を示している。図６で
は、クロックの重なりは少ない。矢印１６０において、
ＣＬＫ０”とＣＬＫ１８０”とは、信号が高レベルから
低レベルへ、低レベルから高レベルへそれぞれ遷移しな
がら交差している。これらの信号は論理的低レベルにお
いて交差している。この結果、矩形化された選択クロッ
ク信号ＣＬＫ０およびＣＬＫ１８０は両方とも遷移１６
０において論理的低レベルにある。同様に、選択クロッ
ク信号ＣＬＫ９０”とＣＬＫ２７０”とは、矢印１６２
において、論理的低レベルにおいて交差している。矩形
化された選択クロック信号ＣＬＫ９０およびＣＬＫ２７
０は、従って、両方とも遷移において低レベルにある。
【００３１】選択クロック信号の真および相補の相は両
方ともビット遷移において低レベルにあるので、図６の
下部にＤＡＴＡ ＯＵＴ波形として１６４で示されたよ
うに、データ出力１０２上の出力電圧は各ビット遷移の
間に短時間だけ論理的高レベルへ移行する。この短時間
の間に、データマルチプレクサ１６の要素のうちでイネ
ーブルされるものはない。図６において、Ｄ０（反転）
＝１、Ｄ１（反転）＝１、Ｄ２（反転）＝０、およびＤ
３（反転）＝１である。データ出力波形中に挿入され
た”０”、”１”、”２”、および”３”はそれぞれ、
データビットＤ０、Ｄ１、Ｄ２、およびＤ３を表してい
る。重なりが少ない結果、データがデータ出力１０２に
おいて有効である時間ウインドウは、選択クロックが低
レベルと重なる期間だけ狭められる。
【００３２】図６には基準電流ＩREF1およびＩREF2も示
されている（ＩREF2は破線で示されている）。各ビット
遷移の間にその基準のどの要素も電流をシンクしない期
間が短時間あるので、基準電流ＩREF1の平均値はＩREF2
の平均値よりもずっと小さい。遷移時にＩREF2＞ＩREF2
であるので、クロック重なり調節回路７２は、選択クロ
ック信号ＣＬＫ０”、ＣＬＫ９０”、ＣＬＫ１８０”、
およびＣＬＫ２７０”中へ電流をソースし、そのことが
選択クロック信号を高レベルへ引き上げようとするの
で、そのことから、それら信号は低レベルと交差しない
方向に向かう。
【００３３】図７において、選択クロック信号ＣＬＫ
０”およびＣＬＫ９０”は選択クロック信号ＣＬＫ１８
０”およびＣＬＫ２７０”と大きい重なりを持ってい
る。この場合、データ出力１０２におけるＤＡＴＡ Ｏ
ＵＴ波形は図６に示されたものとは違うが、結果は同じ
である。データマルチプレクサ出力においてデータが有
効であるウインドウは、クロックが高レベルと重なる期
間だけ狭められる。例えば、遷移１６６および１６８の
ところに重なりが示されている。データ出力電圧は、ビ
ット遷移とビット遷移との間で常に高レベルへ移行する
代わりに、例えば１７０に示したように、ビット遷移と
ビット遷移との間における適切な低レベルよりも２倍ほ
ども低い値へ移行するであろう。隣接するデータビット
がどちらも零である時、データマルチプレクサの２つの
要素が両方ともオンである期間が存在し（クロックが高
レベルと交差するため）、そのためマルチプレクサ負荷
抵抗Ｒ L （図１に示されている）上に通常の２倍のプル
ダウン電流が得られる。ここで基準電流ＩREF1の平均値
は基準電流ＩREF2の平均値よりも大きくなっている。ク
ロック重なり調節回路７２は選択クロック信号ＣＬＫ
０”、ＣＬＫ９０”、ＣＬＫ１８０”、およびＣＬＫ２
７０”から電流をシンクし、そのことがそれら信号を低
レベルへ引き下げようとするので、その結果、それら信
号は高レベルと交差しない方向に向かう。
【００３４】図８では、選択クロック信号の真および相
補の相は高レベルあるいは低レベルのいずれとも重なら
ない。データ出力１０２におけるデータ出力電圧は１つ
のビットから次のビットへと明瞭に遷移し、どのマルチ
プレクサ要素もオンでないような期間（図６においてク
ロックが低レベルと交差する場合のような）は存在しな
いし、あるいは２つのマルチプレクサ要素が同時にオン
であるような期間（図７においてクロックが高レベルと
交差する場合のような）も存在しない。基準電流ＩREF1
とＩREF2とが等しいため、クロック重なり調節回路７２
は選択クロック信号ＣＬＫ０”、ＣＬＫ９０”、ＣＬＫ
１８０”、およびＣＬＫ２７０”の相対的な重なりの調
節は行わない。
【００３５】本発明の時分割マルチプレクサは、多重フ
ェーズクロックの重なりに対して正確な制御を提供す
る。このことによって、与えられた周波数に対してマル
チプレクサ出力にデータが有効である時間ウインドウが
最大化される。重なりは、プロセス、電圧および温度の
変化に従って連続的、自動的に調節される。本発明の時
分割マルチプレクサは、特定用途向け集積回路（ＡＳＩ
Ｃ）のような集積回路間での高速シリアルデータストリ
ーム用のシリアライザとして特に有用である。シリアル
データストリームは１つの集積回路から次のものへ非常
な高速でデータを通過させる。１つの実施例では、本発
明の時分割マルチプレクサは毎秒１ギガビットでデータ
をシリアライズする。
【００３６】本発明の時分割マルチプレクサは、データ
出力１０２上のＤＡＴＡ ＯＵＴ信号の相補信号である
付加的なデータ出力信号ＤＡＴＡ ＯＵＴ（反転）を生
成するように容易に拡張できる。この実施例では、デー
タマルチプレクサステージが複製され、Ｄ０（反転）、
Ｄ１（反転）、Ｄ２（反転）、およびＤ３（反転）の相
補信号であるデータ入力信号Ｄ０、Ｄ１、Ｄ２、および
Ｄ３が与えられる。この実施例は、集積回路外の差動シ
リアルデータストリームを駆動するために、あるいはマ
ルチプレクサ出力信号をバッファリングし、オフチップ
の差動出力信号を駆動する差動出力バッファの差動入力
を駆動するために特に有用である。
【００３７】本発明は好適実施例に関して説明してきた
が、当業者には理解されるように、本発明の精神および
スコープから外れることなしに構成および詳細に関して
変更が可能である。例えば、本発明は４：１の時分割マ
ルチプレクサに関して説明してきたが、ｎを整数として
ｎ：１の時分割マルチプレクサとして実現することがで
きる。回路要素および選択クロック信号の数は任意に増
減でき、各種の寸法のマルチプレクサが実現できる。更
に、本発明は実質的にあらゆるタイプのマルチプレクサ
回路と一緒に使用することができる。加えて、任意の多
重フェーズクロック発生器を本発明と一緒に使用するこ
とができる。例えば、クロック発生器は、低レベルの差
動クロック信号の代わりに、端から端への（ｒａｉｌ−
ｔｏ−ｒａｉｌ）信号を生成してもよく、その場合は、
差動−相補ＣＭＯＳバッファは必要でない。
【００３８】本発明の時分割マルチプレクサにおいて、
個々の信号は能動的な高レベルかまたは低レベルである
ことができ、対応する回路は特別な取り決めに適合する
ように変換できる。本発明は、個別部品、集積回路中に
埋め込まれたデジタル論理回路、あるいはそれらの組み
合わせで以て実現できる。明細書の中で使用されてい
る”つながれる”という表現は、各種のタイプの接続ま
たは結合を含み、直接接続、あるいは１つまたは複数の
中間部品を介しての接続を含む。”電流源”という用語
は、電流をソースまたはシンクする両方意味の電流源を
含む。
【図面の簡単な説明】
【図１】本発明に従う４：１時分割マルチプレクサのブ
ロック図。
【図２】図１に示された電圧制御型遅延素子の模式図。
【図３】図１に示された差動−相補ＣＭＯＳバッファの
模式図。
【図４】図１に示された３入力、ドレイン開放型ＮＡＮ
Ｄゲートの模式図。
【図５】図１に示されたクロック重なり調節回路の模式
図。
【図６】クロック重なりが少ない場合のマルチプレクサ
の波形図。
【図７】クロック重なりが多い場合のマルチプレクサの
波形図。
【図８】クロック重なりがない場合のマルチプレクサの
波形図。
【符号の説明】
１０ マルチプレクサ １２ クロック発生器ステージ １３ 差動−相補ＣＭＯＳバッファステージ １４ クロックバッファおよび重なり調節ステージ １５ 基準マルチプレクサステージ １６ データマルチプレクサステージ １８ 多重フェーズクロック発生器 ２０，２２ 遅延素子 ２４ａ，２４ｂ 差動入力 ２６ａ，２６ｂ 差動出力 ２８ａ，２８ｂ 差動入力 ３０ａ，３０ｂ 差動出力 ３２，３４ 電圧制御入力 ３６，３８ 差動バッファステージ ４０，４２ 出力 ４４，４６ 入力 ５０，５２ バッファ ５４ａ，５４ｂ 差動入力 ５６ａ，５６ｂ 相補的出力 ５８ａ，５８ｂ 差動入力 ６０ａ，６０ｂ 相補的出力 ７０ クロックバッファ ７２ クロック重なり調節回路 ７４ａ，７４ｂ，７６ａ，７６ｂ 出力 ８０ａ，８０ｂ ＣＭＯＳインバーター １００ａ，１００ｂ，１００ｃ，１００ｄ ＮＡＮＤゲ
ート １０２ データ出力 １０４ａ，１０４ｂ，１０４ｃ，１０４ｄ ＮＡＮＤゲ
ート １０６ 基準出力 １０８ 基準発生器 １１０ 基準出力 １５０，１５２，１５４ カレントミラー

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 調節可能なクロック重なりを備えた時分
    割マルチプレクサであって、 異なる位相を持つ複数の選択クロック信号を有する多重
    フェーズクロック発生器、 複数のデータ入力、複数の選択クロック入力、および１
    つのデータ出力を有するデータマルチプレクサであっ
    て、前記選択クロック入力が、対応する選択クロック出
    力へつながれているデータマルチプレクサ、 複数の基準データ入力、複数の選択クロック入力、およ
    び第１の基準出力を有する基準マルチプレクサであっ
    て、前記選択クロック入力が、対応する選択クロック出
    力へつながれている基準マルチプレクサ、 第２の基準出力を有する基準発生器、および前記第１お
    よび第２の基準出力へそれぞれつながれた第１および第
    ２の比較入力と、前記複数の選択クロック出力へつなが
    れた１つの比較出力とを有する比較回路、を含む時分割
    マルチプレクサ。
  2. 【請求項２】 請求項第１項記載の時分割マルチプレク
    サであって、 前記基準マルチプレクサが更に、前記選択クロック入力
    によって逐次的にイネーブルされ、前記基準データ入力
    を前記第１の基準出力へつなぐようになった複数の基準
    マルチプレクサ要素を含んでおり、ここにおいて、前記
    第１の基準出力が、１つの基準マルチプレクサ要素から
    次のものへの遷移の間にイネーブルされる複数の基準マ
    ルチプレクサ要素の関数である出力特性を有しており、
    更に、 単一の基準マルチプレクサ要素がイネーブルされた時
    に、前記第２の基準出力が、前記第１の基準出力の前記
    出力特性と本質的に同じ出力特性を有している、時分割
    マルチプレクサ。
  3. 【請求項３】 請求項第２項記載の時分割マルチプレク
    サであって、前記基準発生器が、連続的にイネーブル状
    態にある付加的な基準マルチプレクサ要素を含んでいる
    時分割マルチプレクサ。
  4. 【請求項４】 請求項第１項記載の時分割マルチプレク
    サであって、前記複数の基準マルチプレクサ要素および
    データマルチプレクサ要素が、それぞれドレイン開放型
    のＮＡＮＤゲートを含んでいる時分割マルチプレクサ。
  5. 【請求項５】 請求項第１項記載の時分割マルチプレク
    サであって、前記データマルチプレクサが、前記データ
    出力へつながれた抵抗性負荷を有する、ドレイン開放型
    の４：１マルチプレクサを含んでいる時分割マルチプレ
    クサ。
  6. 【請求項６】 請求項第１項記載の時分割マルチプレク
    サであって、前記比較回路が複数の比較出力を含み、そ
    れら比較出力がそれぞれ対応する選択クロック出力へつ
    ながれている時分割マルチプレクサ。
  7. 【請求項７】 請求項第６項記載の時分割マルチプレク
    サであって、前記比較回路が、 前記第１の基準出力へつながれた第１の電流入力、 前記第２の基準出力へつながれた第２の電流入力、 前記第１の電流入力へつながれた入力と、出力とを有す
    る第１のカレントミラーを含む第１の電流源、 前記第１の電流源の出力へつながれた入力と、複数の出
    力とを有する第２のカレントミラーを含む第１の電流シ
    ンク、および前記第２の電流入力へつながれた入力と、
    前記第２のカレントミラーの対応する出力へつながれ
    て、複数の比較出力を構成する複数の出力とを有する第
    ３のカレントミラーを含む第２の電流源、を含んでいる
    時分割マルチプレクサ。
  8. 【請求項８】 請求項第１項記載の時分割マルチプレク
    サであって、更に、各々の選択クロック出力と前記デー
    タおよび基準マルチプレクサとの間につながれたクロッ
    クバッファ、を含む時分割マルチプレクサ。
  9. 【請求項９】 請求項第１項記載の時分割マルチプレク
    サであって、前記多重フェーズクロック発生器が、 少なくとも１対の差動クロック出力を有する発振器、お
    よび前記差動クロック出力対へつながれた１対の差動入
    力を有し、前記複数の選択クロック出力を構成する第１
    および第２の相補的理論出力を有する差動−相補バッフ
    ァ、を含んでいる時分割マルチプレクサ。
  10. 【請求項１０】 請求項第１項記載の時分割マルチプレ
    クサであって、各遅延素子が少なくとも２つの差動バッ
    ファステージを含んでいる時分割マルチプレクサ。
  11. 【請求項１１】 請求項第１項記載の時分割マルチプレ
    クサであって、前記多重フェーズクロック発生器が、 一緒にリング状につながれた複数の差動式電圧制御型の
    遅延素子を含み、各遅延素子が、そのリング中の別の遅
    延素子の差動出力へつながれた差動入力を有している発
    振器、および複数の差動−相補バッファであって、各バ
    ッファが、対応する遅延素子の前記差動出力へつながれ
    た差動入力を有し、更に、前記複数の選択クロック出力
    を構成する第１および第２の相補的論理出力を有してい
    る差動−相補バッファ、を含んでいる時分割マルチプレ
    クサ。
  12. 【請求項１２】 ｎ：１時分割マルチプレクサであっ
    て、 複数のデータ入力および１つのデータ出力、 予め定められた１つの論理レベルへつながれた複数の基
    準データ入力と、第１の基準出力、 互いに約１８０度位相がずれており、調節可能な重なり
    を有する少なくとも１対の選択クロック信号を生成する
    ためのクロック発生器手段、 前記選択クロック信号の関数として、前記複数のデータ
    入力を前記データ出力へ多重化するためのデータマルチ
    プレクサ手段、 前記選択クロック信号の関数として、前記複数の基準デ
    ータ入力を前記第１の基準出力へ多重化するための基準
    マルチプレクサ手段、 第２の基準出力を生成するための基準発生器手段、およ
    び前記第１および第２の基準出力の関数として、前記ク
    ロック発生器手段へつながれた、前記重なりを調節する
    ための手段、 を含むｎ：１時分割マルチプレクサ。
  13. 【請求項１３】 複数の並列データ入力を１つのデータ
    出力へシリアライズするための方法であって、 互いに約１８０度位相のずれた少なくとも１対の選択ク
    ロック信号を生成すること、 前記選択クロック信号対の関数として、前記複数の並列
    データ入力を前記データ出力へ多重化すること、 前記選択クロック信号対の関数として、予め定められた
    論理電圧を第１の基準出力へ多重化すること、 第２の基準出力を生成すること、 前記第１と第２の基準出力を比較すること、および前記
    比較の関数として、前記重なりを調節すること、を含む
    方法。
  14. 【請求項１４】 請求項第１３項記載の方法であって、 前記第１と第２の基準出力を比較することが、前記第１
    の基準出力上の電流レベルを前記第２の基準出力上の電
    流レベルと比較することを含み、 前記重なりを調節することが、 もし前記第１の基準出力上の電流レベルが前記第２の基
    準出力上の電流レベルよりも低ければ、前記選択クロッ
    ク信号対中へ調節電流をソースし、また、 もし前記第１の基準出力上の電流レベルが前記第２の基
    準出力上の電流レベルよりも高ければ、前記選択クロッ
    ク信号対から調節電流をシンクすること、を含んでいる
    方法。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3125682B2 (ja) * 1996-06-21 2001-01-22 日本電気株式会社 クロック供給方式及びクロック供給システム
US5978379A (en) 1997-01-23 1999-11-02 Gadzoox Networks, Inc. Fiber channel learning bridge, learning half bridge, and protocol
US5999044A (en) * 1998-04-13 1999-12-07 Credence Systems Corporation Differential driver having multiple output voltage ranges
US7430171B2 (en) 1998-11-19 2008-09-30 Broadcom Corporation Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost
US6424194B1 (en) 1999-06-28 2002-07-23 Broadcom Corporation Current-controlled CMOS logic family
US6911855B2 (en) * 1999-06-28 2005-06-28 Broadcom Corporation Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process
US6897697B2 (en) * 1999-06-28 2005-05-24 Broadcom Corporation Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process
JP4707204B2 (ja) * 1999-10-08 2011-06-22 富士通セミコンダクター株式会社 半導体記憶装置
US6674772B1 (en) * 1999-10-28 2004-01-06 Velio Communicaitons, Inc. Data communications circuit with multi-stage multiplexing
US6340899B1 (en) * 2000-02-24 2002-01-22 Broadcom Corporation Current-controlled CMOS circuits with inductive broadbanding
US6864558B2 (en) * 2001-05-17 2005-03-08 Broadcom Corporation Layout technique for C3MOS inductive broadbanding
KR100423898B1 (ko) * 2001-06-16 2004-03-22 삼성전자주식회사 크로스오버 성능이 개선된 유니버셜 시리얼 버스 저속트랜시버
US7239636B2 (en) 2001-07-23 2007-07-03 Broadcom Corporation Multiple virtual channels for use in network devices
US7295555B2 (en) 2002-03-08 2007-11-13 Broadcom Corporation System and method for identifying upper layer protocol message boundaries
DE10233243B4 (de) * 2002-07-18 2005-10-13 Infineon Technologies Ag Schaltungsanordnung zur Regeneration von Taktsignalen
US6798251B1 (en) * 2002-08-13 2004-09-28 Analog Devices, Inc. Differential clock receiver with adjustable output crossing point
US7346701B2 (en) 2002-08-30 2008-03-18 Broadcom Corporation System and method for TCP offload
US7934021B2 (en) 2002-08-29 2011-04-26 Broadcom Corporation System and method for network interfacing
WO2004021626A2 (en) 2002-08-30 2004-03-11 Broadcom Corporation System and method for handling out-of-order frames
US7313623B2 (en) 2002-08-30 2007-12-25 Broadcom Corporation System and method for TCP/IP offload independent of bandwidth delay product
US8180928B2 (en) 2002-08-30 2012-05-15 Broadcom Corporation Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney
ATE368960T1 (de) * 2002-12-18 2007-08-15 Alcatel Lucent Ein konverter von ecl nach cmos für ein digitales netzwerk
US7298837B2 (en) * 2003-06-30 2007-11-20 Intel Corporation Cross-over voltage lock for differential output drivers
US6859083B1 (en) * 2003-07-30 2005-02-22 National Semiconductor Corporation Circuits for reducing leakage currents in pull-up and pull-down circuits using very small MOSFET devices
US8174291B1 (en) * 2004-06-24 2012-05-08 Cypress Semiconductor Corporation Buffer circuit with improved duty cycle distortion and method of using the same
TWI234931B (en) * 2004-08-10 2005-06-21 Via Tech Inc Level shifter
US7362174B2 (en) * 2005-07-29 2008-04-22 Broadcom Corporation Current-controlled CMOS (C3MOS) wideband input data amplifier for reduced differential and common-mode reflection
US7598811B2 (en) * 2005-07-29 2009-10-06 Broadcom Corporation Current-controlled CMOS (C3MOS) fully differential integrated wideband amplifier/equalizer with adjustable gain and frequency response without additional power or loading
US7598788B2 (en) * 2005-09-06 2009-10-06 Broadcom Corporation Current-controlled CMOS (C3MOS) fully differential integrated delay cell with variable delay and high bandwidth
US7725227B2 (en) * 2006-12-15 2010-05-25 Gm Global Technology Operations, Inc. Method, system, and apparatus for providing enhanced steering pull compensation
CN100533977C (zh) * 2007-07-10 2009-08-26 中国人民解放军国防科学技术大学 精确对称互补信号产生电路
CN104320112B (zh) * 2014-09-26 2016-10-19 中国电子科技集团公司第二十四研究所 一种相位精确可调双路时钟产生电路
KR20230131965A (ko) * 2019-05-05 2023-09-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3395250A (en) * 1962-05-02 1968-07-30 Western Electric Co Multiplex transmission system including sequenctial pulsing circuitry
US3358082A (en) * 1964-07-28 1967-12-12 Bell Telephone Labor Inc Time division multiplex digital transmission arrangement
IT999578B (it) * 1973-09-24 1976-03-10 C S E L T Spa Sistema elettronico per il trattamento di segnali numerici in un sistema di commutazione numerica a divisione di tempo
US4027301A (en) * 1975-04-21 1977-05-31 Sun Oil Company Of Pennsylvania System for serially transmitting parallel digital data
FR2376572A1 (fr) * 1976-12-30 1978-07-28 Roche Alain Circuits de conversion serie-parallele et de multiplexage ou de conversion parallele-serie et de demultiplexage pour des multiplex numeriques
US4445215A (en) * 1982-03-05 1984-04-24 Ampex Corporation Programmable frequency ratio synchronous parallel-to-serial data converter
US4750149A (en) * 1986-07-03 1988-06-07 Integrated Device Technology, Inc. Programmable FIFO buffer
US4728930A (en) * 1987-06-30 1988-03-01 The United States Of America As Represented By The Secretary Of The Navy Parallel-to-serial-data interface-adaptor
US4901076A (en) * 1987-10-29 1990-02-13 International Business Machines Corporation Circuit for converting between serial and parallel data streams by high speed addressing
US5025257A (en) * 1988-06-10 1991-06-18 General Electric Company Increased performance of digital integrated circuits by processing with multiple-bit-width digits
JPH0773219B2 (ja) * 1988-06-16 1995-08-02 富士通株式会社 並直列変換装置
KR910006355B1 (ko) * 1988-08-18 1991-08-21 한국 전기 통신공사 채널 선택 제어신호를 이용한 멀티플렉서 출력의 인에이블/디스에이블 제어장치
JP2501513Y2 (ja) * 1989-04-27 1996-06-19 日本電気株式会社 並列直列変換器
US5175819A (en) * 1990-03-28 1992-12-29 Integrated Device Technology, Inc. Cascadable parallel to serial converter using tap shift registers and data shift registers while receiving input data from FIFO buffer
JPH0771055B2 (ja) * 1990-08-20 1995-07-31 株式会社東芝 高速度信号多重化装置
US5111455A (en) * 1990-08-24 1992-05-05 Avantek, Inc. Interleaved time-division multiplexor with phase-compensated frequency doublers
US5349653A (en) * 1990-10-12 1994-09-20 Hitachi, Ltd. Apparatus for converting parallel bits of an electrical data signal into serial bits of an optical data signal utilizing an optical time delay
US5182467A (en) * 1991-08-22 1993-01-26 Triquint Semiconductor, Inc. High performance multiplexer for improving bit error rate
EP0601172A1 (en) * 1992-06-29 1994-06-15 Dade International Inc. High-speed time-multiplexed data transmission system
US5355370A (en) * 1992-07-02 1994-10-11 The Grass Valley Group, Inc. Crosspoint matrix
JP3050255B2 (ja) * 1992-10-14 2000-06-12 富士通株式会社 Ｅｃｌ−ｃｍｏｓレベル変換回路
US5317214A (en) * 1993-03-09 1994-05-31 Raytheon Company Interface circuit having differential signal common mode shifting means
WO1994022220A1 (en) * 1993-03-24 1994-09-29 Apple Computer, Inc. Differential- to single-ended cmos converter
DE4323521A1 (de) * 1993-07-14 1995-01-19 Sel Alcatel Ag Verfahren zum Umsetzen eines parallelisierten, zeitlich gemultiplexten Datenstroms in einzelne serielle Datenströme und umgekehrt, sowie Umsetzer dafür
US5426381A (en) * 1994-05-23 1995-06-20 Motorola Inc. Latching ECL to CMOS input buffer circuit
US5548241A (en) * 1994-12-20 1996-08-20 Sgs-Thomson Microelectronics, Inc. Voltage reference circuit using an offset compensating current source
JP3234732B2 (ja) * 1995-01-09 2001-12-04 株式会社東芝 レベル変換回路

Also Published As

Publication number Publication date
US5724361A (en) 1998-03-03
US5726588A (en) 1998-03-10

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