JPH0667637A - 同期信号弁別回路 - Google Patents
同期信号弁別回路Info
- Publication number
- JPH0667637A JPH0667637A JP4193975A JP19397592A JPH0667637A JP H0667637 A JPH0667637 A JP H0667637A JP 4193975 A JP4193975 A JP 4193975A JP 19397592 A JP19397592 A JP 19397592A JP H0667637 A JPH0667637 A JP H0667637A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- synchronous signal
- signal
- counter
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 安価に製作できるディジタル式の同期信号弁
別回路を提供すること。 【構成】 内部クロックを計数するカウンタ１と、当該
カウンタのカウント値が所定値になるとフリップフロッ
プ５、６をセットするデコーダ３、４と、同期信号に基
づき上記カウンタ１および上記フリップフロップをのリ
セット信号を生成するシフター２とを備えることを特徴
とする。
別回路を提供すること。 【構成】 内部クロックを計数するカウンタ１と、当該
カウンタのカウント値が所定値になるとフリップフロッ
プ５、６をセットするデコーダ３、４と、同期信号に基
づき上記カウンタ１および上記フリップフロップをのリ
セット信号を生成するシフター２とを備えることを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、複数の同期信号が入力
されるディスプレイモニタ等においてい、入力同期信号
の弁別を行なう回路に関する。
されるディスプレイモニタ等においてい、入力同期信号
の弁別を行なう回路に関する。
【０００２】
【従来の技術】図２は、従来のこの種の装置で用いられ
ている同期信号弁別回路を示すブロック図である。同図
において、同期信号Ｓは、モノマルチ９に入力され、モ
ノマルチ９は一定幅のパルスを発生する。このパルスは
積分回路１０で電圧に変換されたのちコンパレータ１
３、１４に入力される。１１、１２はコンパレータ１
３、１４へ基準電圧を与える設定器である。
ている同期信号弁別回路を示すブロック図である。同図
において、同期信号Ｓは、モノマルチ９に入力され、モ
ノマルチ９は一定幅のパルスを発生する。このパルスは
積分回路１０で電圧に変換されたのちコンパレータ１
３、１４に入力される。１１、１２はコンパレータ１
３、１４へ基準電圧を与える設定器である。
【０００３】
【発明が解決しようとする課題】従来の同期信号弁別回
路は、モノマルチや積分器、コンパレータ等のアナログ
デバイスを用いて構成しているので、ＩＣ化が困難であ
り、コンデンサが不可欠であるので、小形化できにくい
上、精度向上の為には高精度のコンデンサが必要である
ので、高価になるという問題があった。
路は、モノマルチや積分器、コンパレータ等のアナログ
デバイスを用いて構成しているので、ＩＣ化が困難であ
り、コンデンサが不可欠であるので、小形化できにくい
上、精度向上の為には高精度のコンデンサが必要である
ので、高価になるという問題があった。
【０００４】本発明はこの問題を解消するためになされ
たもので、高精度なものを安価に製作することができ、
ＩＣ化に適した同期信号弁別回路を提供することを目的
とする。
たもので、高精度なものを安価に製作することができ、
ＩＣ化に適した同期信号弁別回路を提供することを目的
とする。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するために、内部クロックを計数するカウンタと、当該
カウンタのカウント値が所定値になるとフリップフロッ
プをセットするデコーダ、同期信号に基づき上記カウン
タおよび上記フリップフロップのリセット信号を生成す
るシフターとを有する構成とした。
するために、内部クロックを計数するカウンタと、当該
カウンタのカウント値が所定値になるとフリップフロッ
プをセットするデコーダ、同期信号に基づき上記カウン
タおよび上記フリップフロップのリセット信号を生成す
るシフターとを有する構成とした。
【０００６】
【作用】本発明では、メータへの通信許可時の当該メー
タからの受信信号のレベルを監視するので、メータとの
通信が可能か否かを容易に知ることができ、また、メー
タ側異常時の当該メータへの無駄なリトライを無くすこ
とができる。
タからの受信信号のレベルを監視するので、メータとの
通信が可能か否かを容易に知ることができ、また、メー
タ側異常時の当該メータへの無駄なリトライを無くすこ
とができる。
【０００７】
【実施例】以下、本発明の１実施例を図面を参照して説
明する。
明する。
【０００８】図１において、１はダィスプレイモニタ等
の内部クロックを計数するカウンタ、２は内部クロック
と同期信号Ｓとを入力してカウンタ１のリセットおよび
フリップフロップＦ／Ｆのセットパルスを生成するシフ
ター、３と４はカウント値をデコードするデコーダ、５
と６は逐次比較用のフリップフロップＦ／Ｆ、７と８は
ラッチ用のフリップフロップＦ／Ｆである。
の内部クロックを計数するカウンタ、２は内部クロック
と同期信号Ｓとを入力してカウンタ１のリセットおよび
フリップフロップＦ／Ｆのセットパルスを生成するシフ
ター、３と４はカウント値をデコードするデコーダ、５
と６は逐次比較用のフリップフロップＦ／Ｆ、７と８は
ラッチ用のフリップフロップＦ／Ｆである。
【０００９】今、入力される同期信号が、２０ＫＨＺ〜
５０ＫＨＺで、これを２０〜３０ＫＨＺ、３０〜４０Ｋ
ＨＺ、４０〜５０ＫＨＺの信号に弁別するものとし、デ
コーダ３は３０ＫＨＺに、デコーダ４は４０ＫＨＺに設
定する。同期信号Ｓから２クロック遅れて、カウンタ
１、Ｆ／Ｆ５と６がリセットされ、内部クロックの計数
を開始する。３０ＫＨＺになると、デコーダ３からの信
号によりＦ／Ｆ５がセットされ、４０ＫＨＺになると、
デコーダ４からの信号によりＦ／Ｆ６がセットされる。
次に同期信号Ｓが入力されると、１クロック後に、Ｆ／
Ｆ５と６の状態がＦ／Ｆ７と８にそれぞれラッチされ、
入力同期信号の弁別結果が出力される。
５０ＫＨＺで、これを２０〜３０ＫＨＺ、３０〜４０Ｋ
ＨＺ、４０〜５０ＫＨＺの信号に弁別するものとし、デ
コーダ３は３０ＫＨＺに、デコーダ４は４０ＫＨＺに設
定する。同期信号Ｓから２クロック遅れて、カウンタ
１、Ｆ／Ｆ５と６がリセットされ、内部クロックの計数
を開始する。３０ＫＨＺになると、デコーダ３からの信
号によりＦ／Ｆ５がセットされ、４０ＫＨＺになると、
デコーダ４からの信号によりＦ／Ｆ６がセットされる。
次に同期信号Ｓが入力されると、１クロック後に、Ｆ／
Ｆ５と６の状態がＦ／Ｆ７と８にそれぞれラッチされ、
入力同期信号の弁別結果が出力される。
【００１０】本実施例では、デコーダ３、４とＦ／Ｆ
５、６で逐次比較回路を形成しているので、ゲート数を
低減することができ、ＩＣ化を容易にしている。
５、６で逐次比較回路を形成しているので、ゲート数を
低減することができ、ＩＣ化を容易にしている。
【００１１】
【発明の効果】本発明は以上説明した通り、内部クロッ
クを計数して同期信号の周波数弁別を行なうので、高精
度なものを小形、安価に製作することができる。
クを計数して同期信号の周波数弁別を行なうので、高精
度なものを小形、安価に製作することができる。
【図１】本発明の実施例を示すブロック図である。
【図２】従来の同期信号弁別回路を示すブロック図であ
る。
る。
１ カウンタ ２ シフター ３、４ デコーダ ５、６ フリップフロップ ７、８ フリップフロップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は、複数の同期信号が入力
されるディスプレイモニタ等において、入力同期信号の
弁別を行なう回路に関する。
されるディスプレイモニタ等において、入力同期信号の
弁別を行なう回路に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【作用】本発明では、内部クロックにより計数するの
で、安価で精度の高い弁別回路となる。又、全てディジ
タルデバイスを使用しており、ＩＣ化が容易である。
で、安価で精度の高い弁別回路となる。又、全てディジ
タルデバイスを使用しており、ＩＣ化が容易である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】図１において、１はディスプレイモニタ等
の内部クロックを計数するカウンタ、２は内部クロック
と同期信号Ｓとを入力してカウンタ１のリセットおよび
フリップフロップＦ／Ｆのセットパルスを生成するシフ
ター、３と４はカウント値をデコードするデコーダ、５
と６は逐次比較用のフリップフロップＦ／Ｆ、７と８は
ラッチ用のフリップフロップＦ／Ｆである。
の内部クロックを計数するカウンタ、２は内部クロック
と同期信号Ｓとを入力してカウンタ１のリセットおよび
フリップフロップＦ／Ｆのセットパルスを生成するシフ
ター、３と４はカウント値をデコードするデコーダ、５
と６は逐次比較用のフリップフロップＦ／Ｆ、７と８は
ラッチ用のフリップフロップＦ／Ｆである。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (1)
- 【請求項１】 内部クロックを計数するカウンタと、当
該カウンタのカウント値が所定値になるとフリップフロ
ップをセットするデコーダ、同期信号に基づき上記カウ
ンタおよび上記フリップフロップのリセット信号を生成
するシフターとを同期信号弁別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193975A JPH0667637A (ja) | 1992-07-21 | 1992-07-21 | 同期信号弁別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193975A JPH0667637A (ja) | 1992-07-21 | 1992-07-21 | 同期信号弁別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0667637A true JPH0667637A (ja) | 1994-03-11 |
Family
ID=16316893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4193975A Pending JPH0667637A (ja) | 1992-07-21 | 1992-07-21 | 同期信号弁別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0667637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333564B1 (ko) * | 1997-07-17 | 2002-06-20 | 사와무라 시코 | 인터페이스 회로 |
-
1992
- 1992-07-21 JP JP4193975A patent/JPH0667637A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333564B1 (ko) * | 1997-07-17 | 2002-06-20 | 사와무라 시코 | 인터페이스 회로 |
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