CN109859711B - 一种栅极芯片 - Google Patents

Abstract

本发明揭露一种栅极芯片，可以避免输入栅极芯片的外部输入信号处于浮置状态时所引起的栅极芯片输出异常，保证栅极芯片上电后处于正常状态，避免上电后高电平信号出现大电流现象，有效保护栅极芯片。

Description

一种栅极芯片

技术领域

本发明涉及液晶面板技术领域，尤其涉及一种栅极芯片。

背景技术

液晶面板因其体积小，重量轻，显示质量优越而深受人们的喜爱。液晶面板的电路驱动系统一般包括时序控制器(TCON)、驱动芯片(Driver IC)、电源管理器(PWN)及可编程伽玛校正缓冲电路(P-Gamma IC)，时序控制器输出视频信号给驱动芯片，电源管理器输出电压给驱动芯片及可编程伽玛校正缓冲电路。驱动芯片进一步包括用于向液晶面板提供行扫描信号的栅极芯片(Gate IC)以及用于向液晶面板提供数据信号的源极芯片(SourceIC)。

参考图1A及图1B，图1A为现有栅极芯片的架构图，图1B为图1A所示栅极芯片的工作时序。

如图1A所示，现有栅极芯片10主要包括移位寄存器(Shift Register)11，逻辑控制单元(Logic Control)12，以及输出级(Output Stage)13。所述移位寄存器11连接所述逻辑控制单元12，所述逻辑控制单元12连接所述输出级13。栅极芯片10接收时序控制器(未示于图中)提供的输入信号DIO(一般为栅极启动信号)、CPV(一般为栅极移位时钟信号)、UD(一般为显示模式控制信号)、OE(一般为栅极输出控制信号)和XON(一般为快速放电控制信号)，在输入信号DIO、CPV、UD、OE和XON的控制下，栅极芯片10会依序逐行的输出行扫描信号G1～Gn，并依序提供给n条栅极线(Gate Line)(未示于图中)。其中，移位寄存器11根据栅极移位时钟信号CPV依次将栅极启动信号DIO进行移位。逻辑控制单元12对移位寄存器11的输出信号和时序控制器提供的栅极输出控制信号OE进行逻辑运算，产生输出信号。输出级13利用外部输入的高电平信号VGH和低电平信号VGL将来自逻辑控制单元12的输出信号转换为适合于驱动栅极线的模拟电压信号。

现有应用中，时序控制器提供的输入信号的启动晚于栅极芯片的电源供应。即栅极芯片完成复位后，而时序控制器尚未启动的这段时间内，输入栅极芯片的外部输入信号是处于浮置(Floating)状态的。若外界的干扰或噪声引入引脚，可能会引发栅极芯片的异常输出。例如，栅极启动信号DIO、栅极移位时钟信号CPV为不定态，移位寄存器11可能异常启动；快速放电控制信号XON为不定态，逻辑控制单元12可能异常输出。若引脚电平高于VIH(一般为大于2.0V)，栅极芯片将会识别为有效的高电平；若引脚电平低于VIL(一般为小于0.8V)，栅极芯片将识别为有效的低电平。以上情况均会导致栅极芯片输出异常，将多条栅极线同时开启，从而导致栅极芯片上电后高电平信号VGH出现大电流的现象，可能会烧毁栅极芯片。

如图1B所示，当电源电压VDD采用1.8V设计时，栅极芯片在电源电压VDD上电(Power On)阶段进行复位(Reset)，当电源电压VDD达到额定值后复位完成，切换至正常状态，栅极芯片内部复位信号Rst(Internal Reset)变为高电平。由于栅极芯片的复位在很短时间内完成，在上电完成后，栅极芯片能够正常工作。而在时序控制器提供的输入信号DIO、CPV和OE到来前，栅极芯片的引脚处于浮置状态，由于外界的干扰或噪声引入引脚，且引脚电平高于VIH或低于VIL，导致引脚接收到实际输入信号DIO’、CPV’和OE’呈现相应的高/低电平。移位寄存器11异常启动(如图中所示移位寄存器11的输出信号SR1～SR4为高电平)，导致栅极芯片输出异常(如图中所示栅极芯片行扫描信号G1～G4为高电平)，将多条栅极线同时开启。

因此，如何避免栅极芯片输出异常，保证栅极芯片上电后处于正常状态，避免栅极芯片上电后高电平信号出现大电流现象，成为亟待解决的技术问题。

发明内容

本发明的目的在于，提供一种栅极芯片，可以避免栅极芯片输出异常，保证栅极芯片上电后处于正常状态，避免栅极芯片上电后高电平信号出现大电流现象，有效保护栅极芯片。

为实现上述目的，本发明提供了一种栅极芯片，所述栅极芯片包括：使能单元、移位寄存器、逻辑控制单元以及输出级；所述使能单元分别连接所述移位寄存器以及所述逻辑控制单元，所述移位寄存器连接所述逻辑控制单元，所述逻辑控制单元连接所述输出级；所述使能单元用于接收使能信号以及输入所述栅极芯片的所有外部输入信号，根据所述使能信号选择所述移位寄存器以及所述逻辑控制单元由内部控制信号控制，或由所述外部输入信号控制。

本发明的优点在于，本发明通过配置使能信号，根据所述使能信号选择移位寄存器以及逻辑控制单元由内部控制信号控制，或由输入所述栅极芯片的外部输入信号控制，避免输入栅极芯片的外部输入信号处于浮置状态时所引起的栅极芯片输出异常，保证栅极芯片上电后处于正常状态，避免上电后高电平信号出现大电流现象，有效保护栅极芯片。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1A，现有栅极芯片的架构图；

图1B为图1A所示栅极芯片的工作时序；

图2A，本发明栅极芯片的架构图；

图2B为图2A所示栅极芯片的工作时序；

图3，本发明使能单元第一实施例的电路图；

图4，本发明使能单元第二实施例的电路图；

图5，本发明使能单元第三实施例的电路图。

具体实施方式

下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。此外，本发明在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

本发明栅极芯片，增加了与移位寄存器以及逻辑控制单元相连的使能单元，通过配置使能信号，根据所述使能信号选择移位寄存器以及逻辑控制单元由内部控制信号控制，或由输入所述栅极芯片的外部输入信号控制。在输入栅极芯片的外部输入信号处于浮置状态时，通过使能单元输出与外部输入信号的初始状态对应的控制信号，避免输入栅极芯片的外部输入信号处于浮置状态时所引起的栅极芯片输出异常，保证栅极芯片上电后处于正常状态，避免上电后高电平信号出现大电流现象，有效保护栅极芯片。

参考图2A-2B，其中，图2A为本发明栅极芯片的架构图，图2B为图2A所示栅极芯片的工作时序。

如图2A所示，本发明栅极芯片20包括：使能单元24、移位寄存器21、逻辑控制单元22以及输出级23，所述使能单元24分别连接所述移位寄存器21以及所述逻辑控制单元22，所述移位寄存器21连接所述逻辑控制单元22，所述逻辑控制单元22连接所述输出级23。所述使能单元24用于接收使能信号EN以及输入所述栅极芯片20的所有外部输入信号，根据所述使能信号EN选择所述移位寄存器21以及所述逻辑控制单元22由内部控制信号控制，或由所述外部输入信号控制。

所述外部输入信号为时序控制器(未示于图中)提供的输入信号DIO(一般为栅极启动信号)、CPV(一般为栅极移位时钟信号)、UD(一般为显示模式控制信号)、OE(一般为栅极输出控制信号)和XON(一般为快速放电控制信号)；在输入信号DIO、CPV、UD、OE和XON的控制下，栅极芯片20会依序逐行的输出行扫描信号G1～Gn，并依序提供给n条栅极线(未示于图中)。

所述内部控制信号可以为时序控制器提供的输入信号DIO、CPV、UD、OE和XON对应的初始状态的控制信号DIO’、CPV’、UD’、OE’和XON’；在所述内部控制信号控制下，在栅极芯片20完成复位后，而时序控制器尚未启动的这段时间内，控制栅极芯片20不启动。

所述移位寄存器21用于产生逐时钟移位的输出信号，所述逻辑控制单元22用于对输入自身的信号进行组合逻辑运算再输出，所述输出级23用于将输入自身的数字电平信号转换为相应的模拟电压信号以驱动相应的栅极线。优选的，所述输出级23可以进一步包含电平转换器和输出放大器；所述电平转换器用于将输入自身的数字电平信号转换为相应的模拟电压信号，所述输出放大器用于增强所述模拟电压信号的驱动能力，即增强栅极芯片输出的行扫描信号的驱动能力。

通过配置所述使能信号EN，所述使能单元24选择将所有所述外部输入信号转换成对应的初始状态，作为所述内部控制信号并输出，以使所述移位寄存器21以及所述逻辑控制单元22由相应内部控制信号控制；或通过配置所述使能信号EN，所述使能单元24选择输出与所有所述外部输入信号相同的控制信号，以使所述移位寄存器21以及所述逻辑控制单元22由相应外部输入信号控制。也即，在栅极芯片20完成复位后，而时序控制器尚未启动的这段时间内，通过配置所述使能信号EN，将外部输入信号转换成对应的初始状态，以控制栅极芯片20不工作。在时序控制器提供的输入信号已经到来，栅极芯片20进入正常状态时，通过配置所述使能信号EN，输出与所有所述外部输入信号相同的控制信号；在外部输入信号DIO、CPV、UD、OE和XON的控制下，栅极芯片20会依序逐行的输出行扫描信号G1～Gn。从而保证在外部输入信号为浮置状态时，栅极芯片20处于由内部控制信号控制的稳定状态，栅极芯片20不会异常启动，无异常波形输出，避免上电后高电平信号出现大电流现象，有效保护栅极芯片。

如图2B所示，当电源电压VDD采用1.8V设计时，栅极芯片20在电源电压VDD上电(Power On)阶段进行复位(Reset)，当电源电压VDD达到额定值后复位完成，切换至正常状态，栅极芯片20内部复位信号Rst(Internal Reset)变为高电平。在时序控制器提供的输入信号(图中仅示意出DIO、CPV和OE)到来前，栅极芯片20的引脚处于浮置状态，通过配置所述使能信号EN(本实施例中，配置所述使能信号EN为高电平)，将外部输入信号DIO、CPV和OE转换成对应的初始状态DIO’、CPV’和OE’，以控制栅极芯片20不工作。在时序控制器提供的输入信号已经到来，栅极芯片20进入正常状态时，通过配置所述使能信号EN(本实施例中，配置所述使能信号EN为低电平)，输出与所有所述外部输入信号相同的控制信号(即DIO’＝DIO、CPV’＝CPV和OE’＝OE)；在外部输入信号DIO、CPV、UD、OE和XON的控制下，栅极芯片20会依序逐行的输出行扫描信号G1～Gn。从而保证在外部输入信号为浮置状态时，栅极芯片20处于由内部控制信号控制的稳定状态，栅极芯片20不会异常启动，无异常波形输出，避免上电后高电平信号出现大电流现象，有效保护栅极芯片。

具体的，所述使能单元24可以包括多个数据选择器，每一所述数据选择器分别接收所述使能信号EN以及一外部输入信号，并根据所述使能信号EN选择将所述外部输入信号转换成对应的初始状态，作为所述内部控制信号并输出；或选择输出与所有所述外部输入信号相同的控制信号。可选的，所述使能单元24可以包括与所述数据选择器相连的上拉单元或下拉单元，所述上拉单元用于根据所述使能信号上拉所述外部输入信号，以将所述外部输入信号转换成对应的初始状态，作为所述内部控制信号并输出；所述下拉单元用于根据所述使能信号下拉所述外部输入信号，以将所述外部输入信号转换成对应的初始状态，作为所述内部控制信号并输出。

参考图3，本发明使能单元第一实施例的电路图。在本实施例中，以栅极输出控制信号OE为例，示意出一数据选择器MUX1的电路连接方式及工作原理。具体的，所述数据选择器MUX1分别接收所述使能信号EN以及所述栅极输出控制信号OE，并与一上拉单元31相连的。在栅极芯片20完成复位后，而时序控制器尚未启动的这段时间内，配置使能信号EN为高电平，以选择通过所述上拉单元31上拉所述栅极输出控制信号OE，将所述栅极输出控制信号OE转换成高电平的初始状态，作为所述内部控制信号OE’并输出(OE’为OE的初始状态)；以及在时序控制器提供的输入信号已经到来，栅极芯片20进入正常状态时，通过配置所述使能信号EN为低电平，以选择输出与所述栅极输出控制信号OE相同的控制信号(OE’＝OE)。在其它实施例中，也可以在栅极芯片20完成复位后，而时序控制器尚未启动的这段时间内，配置使能信号EN为低电平，以选择通过所述上拉单元31上拉所述栅极输出控制信号OE，将所述栅极输出控制信号OE转换成高电平的初始状态，作为所述内部控制信号OE’并输出；以及在时序控制器提供的输入信号已经到来，栅极芯片20进入正常状态时，通过配置所述使能信号EN为高电平，以选择输出与所述栅极输出控制信号OE相同的控制信号。

在本实施例中，所述上拉单元31包括一上拉电阻R1，所述上拉电阻R1一端接入所述数据选择器MUX1，另一端接收一供电电压VCC。

参考图4，本发明使能单元第二实施例的电路图。与图3所示实施例的不同之处在于，在本实施例中，所述数据选择器MUX1分别接收所述使能信号EN以及所述栅极输出控制信号OE，并与一下拉单元41相连的。在栅极芯片20完成复位后，而时序控制器尚未启动的这段时间内，配置使能信号EN为高电平，以选择通过所述下拉单元41下拉所述栅极输出控制信号OE，将所述栅极输出控制信号OE转换成低电平的初始状态，作为所述内部控制信号OE’并输出；以及在时序控制器提供的输入信号已经到来，栅极芯片20进入正常状态时，通过配置所述使能信号EN为低电平，从而选择输出与所述栅极输出控制信号OE相同的控制信号。在其它实施例中，也可以在栅极芯片20完成复位后，而时序控制器尚未启动的这段时间内，配置使能信号EN为低电平，以选择通过所述下拉单元41下拉所述栅极输出控制信号OE，将所述栅极输出控制信号OE转换成转换成低电平的初始状态，作为所述内部控制信号OE’并输出；以及在时序控制器提供的输入信号已经到来，栅极芯片20进入正常状态时，通过配置所述使能信号EN为高电平，以选择输出与所述栅极输出控制信号OE相同的控制信号。

在本实施例中，所述下拉单元41包括一下拉电阻R2，所述下拉电阻R2一端接入所述数据选择器MUX1，另一端接地(GND)。

参考图5，本发明使能单元第三实施例的电路图。在本实施例中，所述使能单元24一与门阵列AND1，所述与门阵列AND1接收所述使能信号EN以及所有所述外部输入信号DIO、CPV、UD、OE和XON，并将所有所述外部输入信号DIO、CPV、UD、OE和XON与所述使能信号EN分别进行与运算后输出相应的控制信号DIO’、CPV’、UD’、OE’和XON’。通过配置所述使能信号EN，所述与门阵列AND1可以选择将所有所述外部输入信号DIO、CPV、UD、OE和XON转换成对应的初始状态，作为相应的内部控制信号DIO’、CPV’、UD’、OE’和XON’并输出，在所述内部控制信号控制下，在栅极芯片20完成复位后，而时序控制器尚未启动的这段时间内，控制栅极芯片20不启动；通过配置所述使能信号EN，所述与门阵列AND1可以选择输出与所述外部输入信号DIO、CPV、UD、OE和XON相同的控制信号DIO’、CPV’、UD’、OE’和XON’，即，将所有所述外部输入信号直接输出；此时时序控制器提供的输入信号已经到来，栅极芯片20进入正常状态时。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种栅极芯片，其特征在于，所述栅极芯片包括：使能单元、移位寄存器、逻辑控制单元以及输出级；

所述使能单元分别连接所述移位寄存器以及所述逻辑控制单元，所述移位寄存器连接所述逻辑控制单元，所述逻辑控制单元连接所述输出级；

所述使能单元用于接收使能信号以及输入所述栅极芯片的所有外部输入信号，根据所述使能信号选择所述移位寄存器以及所述逻辑控制单元由内部控制信号控制，或由所述外部输入信号控制；

其中，通过配置所述使能信号，所述使能单元选择将所有所述外部输入信号转换成对应的初始状态，作为所述内部控制信号并输出，在所述内部控制信号控制下，在所述栅极芯片完成复位后，而所述外部输入信号到来前的这段时间内，控制所述栅极芯片不启动；或通过配置所述使能信号，所述使能单元选择输出与所有所述外部输入信号相同的控制信号，在所述外部输入信号到来后，所述栅极芯片进入正常状态时，控制所述栅极芯片依序逐行的输出行扫描信号。

2.如权利要求1所述的栅极芯片，其特征在于，所述使能单元包括多个数据选择器，每一所述数据选择器分别接收所述使能信号以及一外部输入信号，并根据所述使能信号选择将所述外部输入信号转换成对应的初始状态，作为所述内部控制信号并输出；或根据所述使能信号选择输出与所有所述外部输入信号相同的控制信号。

3.如权利要求2所述的栅极芯片，其特征在于，所述使能单元进一步包括与所述数据选择器相连的上拉单元，所述上拉单元用于根据所述使能信号上拉所述外部输入信号，以将所述外部输入信号转换成对应的初始状态，作为所述内部控制信号并输出。

4.如权利要求3所述的栅极芯片，其特征在于，所述上拉单元包括一上拉电阻，所述上拉电阻一端接入所述数据选择器，另一端接收一供电电压。

5.如权利要求2所述的栅极芯片，其特征在于，所述使能单元进一步包括与所述数据选择器相连的下拉单元，所述下拉单元用于根据所述使能信号下拉所述外部输入信号，以将所述外部输入信号转换成对应的初始状态，作为所述内部控制信号并输出。

6.如权利要求5所述的栅极芯片，其特征在于，所述下拉单元包括一下拉电阻，所述下拉电阻一端接入所述数据选择器，另一端接地。

7.如权利要求1所述的栅极芯片，其特征在于，所述使能单元包括一与门阵列，所述与门阵列接收所述使能信号以及所有所述外部输入信号，并将所有所述外部输入信号与所述使能信号分别进行与运算后输出。

8.如权利要求1所述的栅极芯片，其特征在于，所述移位寄存器用于产生逐时钟移位的输出信号，所述逻辑控制单元用于对输入自身的信号进行组合逻辑运算再输出，所述输出级用于将输入自身的数字电平信号转换为相应的模拟电压信号以驱动相应的栅极线。

9.如权利要求8所述的栅极芯片，其特征在于，所述输出级包含电平转换器和输出放大器；所述电平转换器用于将输入自身的数字电平信号转换为相应的模拟电压信号，所述输出放大器用于增强所述模拟电压信号的驱动能力。

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