KR20170064644A

KR20170064644A - 표시장치

Info

Publication number: KR20170064644A
Application number: KR1020150170210A
Authority: KR
Inventors: 장훈; 장원용; 문성준
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-12-01
Filing date: 2015-12-01
Publication date: 2017-06-12
Also published as: KR102426177B1

Abstract

본 발명의 표시장치는 타이밍 콘트롤러, 레벨 쉬프터 및 쉬프트레지스터를 포함한다. 타이밍 콘트롤러는 초기구간 및 동작구간을 포함하는 기준신호를 출력한다. 레벨 쉬프터는 기준신호의 하이레벨 구간 동안 제1 고전위전압 또는 제2 고전위전압을 출력하고, 기준신호의 로우레벨 구간 동안 저전위전압을 출력한다. 쉬프트레지스터는 QB 노드 전압에 응답하여 게이트라인과 연결되는 출력단의 전압을 상승시키고, 제1 고전위전압으로 충전되는 제1 QB 노드 또는 제2 고전위전압으로 충전되는 제2 QB 노드 전압에 대응하여 출력단을 방전시킨다. 그리고 레벨쉬프터는 기준신호의 초기구간 동안에는 기준신호의 전압레벨을 하이레벨로 고정하여, 초기구간 동안에도 제1 QB 노드 또는 제2 QB 노드에 고전위전압을 제공함으로써, 쉬프트레지스터의 출력단을 방전시킬 수 있는 준비상태로 유지한다.

Description

표시장치{Display Device}

본 발명은 표시장치에 관한 것이다.

표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.

평판표시장치의 게이트라인들에 게이트펄스를 공급하기 위한 게이트 구동회로는 통상 다수의 게이트 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 게이트 드라이브 IC 각각은 게이트펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트레지스터를 포함하며, 표시패널의 구동특성에 따라 쉬프트레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다.

표시장치에서 스캔신호인 게이트펄스를 생성하는 쉬프트레지스터는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate In Panel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 쉬프트레지스터는 게이트라인의 개수에 대응하는 스테이지를 구비하여, 각 스테이지는 일대일로 대응하는 게이트라인에 게이트펄스를 출력한다. 각 스테이지의 출력단은 게이트라인과 연결되고, 출력단의 전압레벨에 따라 게이트라인에 게이트펄스가 제공된다. 즉, 출력단의 전압레벨은 게이트펄스를 출력하는 구간에만 하이레벨전압이어야 하는데, 스테이지의 구동 기간 중에서 출력단이 플로팅 되는 구간이 발생하기도 한다. 출력단은 플로팅 되는 구간에서 전압레벨이 불안정하기 때문에, 결국 원치 않는 타이밍에 게이트라인으로 게이트펄스가 출력되어서 비정상적인 영상이 표시되기도 한다.

상술한 문제점을 해결하기 위해서 본 발명은 원하지 않는 타이밍에 게이트펄스가 출력되는 것을 방지할 수 있는 표시장치에 관한 것이다.

상술한 과제 해결 수단으로 본 발명에 의한 표시장치는 본 발명의 표시장치는 타이밍 콘트롤러, 레벨 쉬프터 및 쉬프트레지스터를 포함한다. 타이밍 콘트롤러는 초기구간 및 동작구간을 포함하는 기준신호를 출력한다. 레벨 쉬프터는 기준신호의 하이레벨 구간 동안 제1 고전위전압 또는 제2 고전위전압을 출력하고, 기준신호의 로우레벨 구간 동안 저전위전압을 출력한다. 쉬프트레지스터는 QB 노드 전압에 응답하여 게이트라인과 연결되는 출력단의 전압을 상승시키고, 제1 고전위전압으로 충전되는 제1 QB 노드 또는 제2 고전위전압으로 충전되는 제2 QB 노드 전압에 대응하여 출력단을 방전시킨다. 그리고 레벨쉬프터는 기준신호의 초기구간 동안에는 기준신호의 전압레벨을 하이레벨로 고정하여, 초기구간 동안에도 제1 QB 노드 또는 제2 QB 노드에 고전위전압을 제공함으로써, 쉬프트레지스터의 출력단을 방전시킬 수 있는 준비상태로 유지한다.

본 발명은 게이트펄스가 출력되는 쉬프트레지스터의 출력단을 방전시키기 위해서 제1 및 제2 풀다운 트랜지스터를 교번적으로 구동하기 때문에, 하나의 풀다운 트랜지스터를 이용하는 것에 비하여 풀다운 트랜지스터에 가해지는 스트레스를 줄일 수 있다.

특히, 본 발명의 레벨쉬프터는 제1 및 제2 풀다운 트랜지스터의 동작을 위한 제1 QB 노드 및 제2 QB 노드를 충전시키기 위한 고전위전압을 파워 온 시퀀스에서 파워 온이 된 직후의 초기구간에도 쉬프트레지스터에 제공하기 때문에, 파워 온 시점에서 출력단이 플로팅되는 것을 방지할 수 있다.

출력단이 플로팅 될 때에는 전압 상태가 불안정하여 출력단으로부터 게이트라인에 게이트펄스가 제공될 수 있지만, 본 발명은 파워 온 시퀀스에서 초기구간 동안 출력단이 플로팅 되는 것을 방지하기 때문에, 파워 온 시퀀스의 초기구간 동안 원치 않는 게이트펄스가 출력되어 화소들이 발광하는 것을 방지할 수 있다.

도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면.
도 2는 본 발명에 의한 레벨쉬프터의 구성을 나타내는 블록도.
도 3은 폴링 에지 감지부를 나타내는 회로도.
도 4는 폴링 에지 감지부의 입력과 출력을 나타내는 도면.
도 5는 먹스부를 나타내는 회로도.
도 6은 고전위전압 생성부의 입력과 출력을 나타내는 도면.
도 7은 본 발명에 의한 쉬프트레지스터를 나타내는 도면.
도 8은 쉬프트레지스터의 스테이지를 나타내는 도면.
도 9는 제1 및 제2 QB 노드의 전압 변화를 나타내는 도면.
도 10은 비교예에 의한 고전위전압 생성부의 출력 파형을 나타내는 도면.

이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.

도 1은 본 발명의 실시 예에 의한 표시장치를 보여주는 도면이다.

도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120) 및 게이트 구동부(130,140)를 구비한다.

표시패널(100)은 화소(P)들이 형성되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시영역(100A)은 복수 개의 화소(P)를 포함하고, 각각의 화소(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 화소(P)들은 수평라인들 각각에 복수 개가 매트릭스 형태로 배치된다. 각각의 화소(P)들은 서로 직교하는 데이터라인(DL) 및 게이트라인(GL)이 교차하는 영역에 형성된다. 게이트라인(GL)은 제1 내지 제m(m은 자연수) 게이트라인(GL1~GLm) 을 포함한다.

각 화소(P)는 게이트라인(GL)과 데이터라인(DL)에 연결된 스위칭 소자(SW)를 통해 공급된 스캔신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)를 포함한다. 화소회로(PC) 및 스위칭 소자(SW)는 표시패널의 종류에 따라서 다른 형태로 구현될 수 있다.

타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 데이터 구동부(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.

스캔 타이밍 제어신호는 스타트신호(VST), 게이트클럭(CLK) 및 기준신호(EO) 등을 포함한다. 스타트신호(VST)는 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트클럭(CLK)은 레벨 쉬프터(130)를 통해 레벨 쉬프팅된 후에 쉬프트 레지스터(140)에 입력된다. 기준신호(EO)는 초기구간 및 동작구간을 포함한다. 기준신호(EO)의 초기구간은 파워 온 시퀀스(Power On Sequence)에서 전압레벨이 첫 번째 폴링 에지 시점까지이고, 동작구간은 첫 번째 폴링 에지 시점 이후부터 파워 오프 순간까지이다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC) 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.

데이터 구동부(120)는 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 데이터 구동부(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 게이트펄스에 동기되도록 데이터라인(DL)들에 공급한다.

게이트 구동부(130,140)는 타이밍 콘트롤러(110)와 표시패널(100)의 게이트라인들 사이에 접속된 레벨 쉬프터(level shiftet)(130) 및 쉬프트 레지스터(140)를 구비한다.

레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 입력되는 기수 및 우수 게이트클럭들(CLK_O,CLK_E)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프터(130)는 기준신호(EO)의 동작구간을 전압레벨이 변경되는 시점을 기준으로 제1 출력구간 및 제2 출력구간으로 구분한다. 레벨 쉬프터(130)는 제1 출력구간 동안 제1 방전제어신호를 출력하고, 제2 출력구간 동안 제2 방전제어신호를 출력한다. 또한, 레벨 쉬프터(130)는 기준신호의 초기구간에는 미리 설정된 제1 방전제어신호를 출력한다.

쉬프트 레지스터(140)는 스타트펄스(VST)를 기수 및 우수 게이트클럭들(CLK_0,CLK_E)에 맞추어 쉬프트시켜 순차적으로 캐리신호와 게이트펄스(Gout)를 출력하는 스테이지들로 구성된다.

도 2는 본 발명에 의한 레벨 쉬프터를 도면이다. 도 3은 레벨 쉬프터의 폴링 에지 감지부를 나타내는 도면이고, 도 4는 도 3의 폴링 에지 감지부의 입력 및 출력 신호를 나타내는 도면이다.

도 2를 참조하면, 본 발명에 의한 레벨 쉬프터(130)는 논리 제어부(210), 폴링 에지 감지부(220), 제1 멀티플렉서(MUX1), 제1 출력 제어부(231), 제1 및 제2 기수 트랜지스터(T1_O,T2_O), 제2 멀티플렉서(MUX2), 제2 출력 제어부(241) 및 제1 및 제2 우수 트랜지스터(T1_E,T2_E)를 포함한다.

논리 제어부(210)는 제1 논리신호(L1) 및 제2 논리신호(L2)를 출력한다. 제1 제어신호(Z_O)는 이진 신호이며, 제1 출력구간을 설정하기 위한 기준이 된다. 제2 논리신호(L2)는 이진 신호이며, 제2 출력구간을 설정하기 위한 기준이 된다. 기준신호는 도 6에 도시된 바와 같이, 파워 온(Power On) 시점에서부터 일정기간 동안 로우레벨을 유지하며, 첫 번째 폴링 에지(tf1)를 기준으로 동작구간(Period2)이 시작된다. 아래의 [표 1]은 논리 제어부(210)가 기준신호(EO)를 바탕으로 제1 논리신호(L1) 및 제2 논리신호(L2)를 출력하는 실시 예를 나타내는 표이다.

	EO=L	EO=H	EO=L	EO=H
L1	VGL	VGL	VGL	VGH
L2	VGL	VGH	VGL	VGL

도 3은 폴링 에지 감지부를 나타내는 도면이고, 도 4는 폴링 에지 감지부의 입력 및 출력을 나타내는 도면이다. 폴링 에지 감지부(220)는 초기구간(Period1) 및 동작구간(Period2)을 구분한다.

도 3 및 도 4를 참조하면, 폴링 에지 감지부(220)는 제1 디플립플롭(DFF1), 제2 디플립플롭(DFF2) 및 제1 내지 제3 인버터(INV1,INV2,INV3)를 포함한다. 제1 디플립플롭(DFF1)은 입력신호(D) 및 제1 및 제2 인버터(INV1,INV2)에 의해서 지연된 기준신호(EO)를 입력받는다. 제1 디플립플롭(DFF1)은 지연된 입력신호(D)를 출력한다.

제2 디플립플롭(DFF2)은 제1 디플립플롭(DFF1)의 출력신호와 제1 내지 제3 인버터(INV1,INV2,INV3)에 의해서 지연된 기준신호(EO)를 입력받는다. 입력신호(D)는 파워 온 이후에 하이레벨전압을 유지한다. 제2 디플립플롭(DFF2)은 반전된 기준신호(EO)의 전압이 하이레벨인 순간부터 하이레벨의 신호를 출력한다. 즉, 제2 디플립플롭(DFF2)은 기준신호(EO)의 첫 번째 폴링 에지(tf1) 시점 이후부터 하이레벨을 유지하는 선택신호(SEL)를 출력한다.

폴링 에지 감지부(220)가 출력하는 선택신호(SEL)는 제1 멀티플렉서(MUX1) 및 제2 멀티플렉서(MUX2)로 인가된다.

도 5는 제1 및 제2 멀티플렉서(MUX2)를 나타내는 도면이다. 제1 및 제2 멀티플렉서(MUX2)는 동일한 회로 구조를 이용하여 구현될 수 있기 때문에, 회로 소자는 동일한 도면부호를 사용하여 설명하기로 한다. 그리고 도 5에서 입력 및 출력은 제1 멀티플렉서(MUX1)를 중심으로 도면부호를 사용하고, 제2 멀티플렉서(MUX2)의 입력 및 출력은 괄호 내에 표기되어 있다.

도 5를 참조하면, 제1 멀티플렉서(MUX1)는 제1 논리신호(L1) 및 제1 디폴트(Default_O)를 입력받고, 선택신호(SEL)를 이용하여 제1 논리신호(L1) 또는 제1 디폴트(Default_O)를 출력한다.

도 5를 참조하면, 제1 멀티플렉서(MUX1)는 제1 논리곱 소자(AND1), 제2 논리곱 소자(AND2), 논리합 소자(OR) 및 제4 인버터(INV4)를 포함한다.

제1 논리곱 소자(AND1)는 제1 논리신호(L1) 및 선택신호(SEL)를 입력받는다. 초기구간(Period1) 동안에 선택신호(SEL)는 로우레벨을 유지하고, 그 결과 제1 논리곱 소자(OR)는 로우레벨을 출력한다. 동작구간(Period2) 동안에 선택신호(SEL)는 하이레벨을 유지하고, 그 결과 제1 논리곱 소자(AND1)는 제1 논리신호(L1)를 출력한다.

제2 논리곱 소자(AND2)는 제1 디폴트(Default_O) 및 반전된 선택신호(SEL)를 입력받는다. 초기구간(Period1) 동안에 반전된 선택신호(SEL)는 하이레벨을 유지하고, 그 결과 제2 논리곱 소자(AND2)는 제1 디폴트(Default_O) 출력한다. 동작구간(Period2) 동안에 반전된 선택신호(SEL)는 로우레벨을 유지하고, 그 결과 제2 논리곱 소자(AND2)는 로우레벨을 출력한다. 제1 디폴트(Default_O)는 미리 설정된 값으로 후술하는 제2 디폴트(Default_E)와 반대의 논리값을 갖는다. 본 발명은 제1 디폴트(Default_O)가 하이레벨인 실시 예를 중심으로 설명되고 있다.

논리합 소자(OR)는 제1 논리곱 소자(AND1) 및 제2 논리곱 소자(AND2)의 출력을 합산하여, 제1 제어신호(Z_O)를 출력한다. 그 결과, 제1 제어신호(Z_O)는 초기구간(Period1) 동안에는 제1 디폴트(Default_O)에 의해서 하이레벨을 유지하고, 동작구간(Period2) 동안에는 제1 논리신호에 의해서 하이레벨과 로우레벨이 교번적으로 동작한다.

마찬가지로, 제2 멀티플렉서(MUX2)는 제1 멀티플렉서(MUX1)와 동일한 회로로 구현될 수 있다.

제2 멀티플렉서(MUX2)의 제1 논리곱 소자(AND1)는 제2 논리신호(L2) 및 선택신호(SEL)를 입력받는다. 초기구간(Period1) 동안에 선택신호(SEL)는 로우레벨을 유지하고, 그 결과 제1 논리곱 소자(AND1)는 로우레벨을 출력한다. 동작구간(Period2) 동안에 선택신호(SEL)는 하이레벨을 유지하고, 그 결과 제1 논리곱 소자(AND1)는 제2 논리신호(L2)를 출력한다.

제2 멀티플렉서(MUX2)의 제2 논리곱 소자(AND2)는 제2 디폴트(Default_E) 및 반전된 선택신호(SEL)를 입력받는다. 초기구간(Period1) 동안에 반전된 선택신호(SEL)는 하이레벨을 유지하고, 그 결과 제2 논리곱 소자(AND2)는 제2 디폴트(Default_E) 출력한다. 동작구간(Period2) 동안에 반전된 선택신호(SEL)는 로우레벨을 유지하고, 그 결과 제2 논리곱 소자(AND2)는 로우레벨을 출력한다. 제2 디폴트(Default_E)는 로우레벨을 유지한다.

제2 멀티플렉서(MUX2)의 논리합 소자(OR)는 제1 논리곱 소자(AND1) 및 제2 논리곱 소자(AND1)의 출력을 합산하여, 제2 제어신호(Z_E)를 출력한다. 그 결과, 제2 제어신호(Z_E)는 초기구간(Period1) 동안에는 제2 디폴트(Default_E)에 의해서 로우레벨을 유지하고, 동작구간(Period2) 동안에는 제2 논리신호에 의해서 하이레벨과 로우레벨이 교번적으로 동작한다.

도 6은 제1 및 제2 고전위전압 생성부(230,240)의 입력과 출력을 나타내는 도면이다.

도 6을 참조하면, 제1 고전위전압 생성부(230)는 제1 제어신호(Z_O)를 입력받아 제1 고전위전압(VGH_O)을 출력한다. 제1 고전위전압 생성부(230)는 제1 출력 제어부(231), 제1 기수 트랜지스터(T1_O) 및 제2 기수 트랜지스터(T2_O)를 포함한다. 제1 기수 트랜지스터(T1_O)의 드레인전극은 고전위전압(VGH) 입력단에 접속하고, 소스전극은 제1 고전위출력단(Nh1)에 접속되며, 게이트전극은 제1 출력 제어부(231)의 제1 기수 출력제어신호(SW1_O)를 입력받는다. 제2 기수 트랜지스터(T2_O)의 드레인전극은 제1 고전위 출력단(Nh1)에 접속하고, 소스전극은 저전위전압(VSS) 입력단에 접속되며, 게이트전극은 제1 출력 제어부(231)의 제2 기수 출력제어신호(SW1_O)를 입력받는다.

제1 출력 제어부(231)는 제1 제어신호(Z_O)가 하이레벨인 구간에서 제1 기수 트랜지스터(T1_O)를 턴-온시키기 위한 제1 기수 출력제어신호(SW1_O)를 출력한다. 그 결과 제1 기수 트랜지스터(T1_O)는 기준신호(EO)의 초기구간(Period1)에서 턴-온되어, 제1 고전위전압(VGH_O)을 출력한다. 또한 제1 기수 트랜지스터(T1_O)는 기준신호(EO)의 동작구간(Period2) 중에서 두 번째 라이징 에지(tr2)에서 턴-온되어 제1 고전위전압(VGH_O)을 출력한다. 제1 기수 트랜지스터(T1_O)는 기준신호(EO)의 두 번째 라이징 에지(tr2) 이후의 폴링 에지 시점까지 제1 고전위전압(VGH_O)을 출력한다.

제1 출력 제어부(231)는 제1 제어신호(Z_O)가 로우레벨인 구간에서는 제2 기수 트랜지스터(T2_O)를 턴-온 시키기 위한 제2 기수 출력제어신호(SW2_O)를 출력한다. 그 결과 제2 기수 트랜지스터(T2_O)는 동작구간(Period2)에서 제1 제어신호(Z_O)가 로우레벨인 구간에서 턴-온되어, 제1 고전위 출력단(Nh1)을 방전시킨다.

제2 고전위전압 생성부(240)는 제2 제어신호(Z_E)를 입력받아 제2 고전위전압(VGH_E)을 출력한다. 제2 고전위전압 생성부(240)는 제2 출력 제어부(241), 제1 우수 트랜지스터(T1_E) 및 제2 우수 트랜지스터(T2_E)를 포함한다. 제1 우수 트랜지스터(T1_E)의 드레인전극은 제1 고전위전압(VGH_O) 입력단에 접속하고, 소스전극은 제2 고전위출력단(Nh2)에 접속되며, 게이트전극은 제2 출력 제어부(241)의 제1 우수 출력제어신호(SW1_E)를 입력받는다. 제2 우수 트랜지스터(T2_E)의 드레인전극은 제2 고전위 출력단(Nh2)에 접속하고, 소스전극은 저전위전압(VSS) 입력단에 접속되며, 게이트전극은 제2 출력 제어부(241)의 제2 우수 출력제어신호(SW2_E)를 입력는다.

제2 출력 제어부(241)는 제2 제어신호(Z_E)가 하이레벨인 구간에서 제1 우수 트랜지스터(T1_E)를 턴-온시키기 위한 제1 우수 출력제어신호(SW1_E)를 출력한다. 그 결과 제1 우수 트랜지스터(T1_E)는 기준신호(EO)의 초기구간(Period1)에서 턴-온되어, 제2 고전위전압(VGH_E)을 출력한다. 또한 제1 우수 트랜지스터(T1_E)는 기준신호(EO)의 동작구간(Period2) 중에서 두 번째 라이징 에지(tr2)에서 턴-온되어 제2 고전위전압(VGH_E)을 출력한다. 제1 우수 트랜지스터(T1_E)는 기준신호(EO)의 두 번째 라이징 에지(tr2) 이후부터 그 직후에 도래하는 폴링 에지 시점까지 제2 고전위전압(VGH_E)을 출력한다.

제2 출력 제어부(241)는 제2 제어신호(Z_E)가 로우레벨인 구간에서는 제2 우수 트랜지스터(T2_E)를 턴-온 시키기 위한 제2 우수 출력제어신호(SW2_E)를 출력한다. 그 결과 제2 우수 트랜지스터(T2_E)는 동작구간(Period2)에서 제2 제어신호(Z_E)가 로우레벨인 구간에서 턴-온되어, 제2 고전위 출력단(Nh2)을 방전시킨다.

도 7은 본 발명에 의한 쉬프트레지스터를 나타내는 도면이다.

도 7을 참조하면, 본 발명에 의한 쉬프트레지스터(140)는 종속적으로 접속된 제1 내지 제m 스테이지들(STG1~STGm)을 구비한다. 이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제i 스테이지(STGi)을 기준으로, 전단 스테이지는 제1 스테이지(STG1) 내지 제(i-1) 스테이지(STG[i-1]) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제i 스테이지(STGi)을 기준으로, 후단 스테이지는 제(i+1) 스테이지(STG[i+1]) 내지 제m 스테이지 중 어느 하나를 지시한다.

제i(i는 5 이상, m 이하의 자연수) 스테이지(STGi)는 순차적으로 지연되는 게이트클럭(CLK)들을 이용하여 제i 게이트펄스(Gouti)를 출력한다.

제1 스테이지(STG1)는 스타트신호(VST)를 응답하여 동작을 시작한다. 제i(i는 2이상 n이하의 자연수) 스테이지(STG[i])들은 제(i-1) 게이트펄스(Gout[i-1])에 응답하여 동작을 시작한다. 각 스테이지의 스타트신호는 도 7에 도시된 실시 예에 한정되지 않는다.

도 8은 도 2에 i(i는 2<i<m인 자연수)스테이지의 구성을 나타내는 블록도이다.

도 8을 참조하면, 제i 스테이지(STG[i])는 Q 노드 제어부(QC), 제1 및 제2 QB 노드 제어부(QBC1, QBC2), 풀업 트랜지스터(Tpu), 제1 및 제2 풀다운 트랜지스터(Tpd1,Tpd2)를 포함한다.

Q노드(Q)는 풀업 트랜지스터(Tpu)의 동작을 제어하고, 제1 QB노드(QB1) 및 제2 QB노드(QB2)는 풀다운 트랜지스터(Tpd)의 동작을 제어한다.

풀업 트랜지스터(Tpu)의 게이트전극은 Q 노드(Q)에 연결되고 제1 전극은 제i 게이트클럭(CLKi) 입력단에 연결되며 제2 전극은 출력단(Nout)에 연결된다.

제1 풀다운 트랜지스터(Tpd1)의 게이트전극은 제1 QB 노드(QB1)에 연결되고 제1 전극은 출력단(Nout)에 연결되며 제2 전극은 저전위전압(VSS) 입력단에 연결된다. 제2 풀다운 트랜지스터(Tpd2)의 게이트전극은 제2 QB 노드(QB2)에 연결되고 제1 전극은 출력단(Nout)에 연결되며 제2 전극은 저전위전압원(VSS)에 연결된다.

Q 노드 제어부(QC)는 Q 노드(Q)를 충전시켜서 풀업 트랜지스터(Tpu)를 동작시킨다. Q 노드 제어부(QC)는 풀업 트랜지스터(Tpu)가 제i 게이트클럭(CLKi)을 입력받기 이전에 Q 노드를 충전시켜서, Q 노드(Q)가 제i 게이트클럭(CLKi)의 하이레벨전압에 따라 부트스트래핑 되도록 제어한다. 또한 Q 노드 제어부(QC)는 제i 게이트클럭(CLKi)의 로우레벨 전압 구간 마다 Q 노드(Q)를 방전시킬 수 있다.

제1 QB 노드 제어부(QBC1)는 제1 QB 노드(QB1)를 도 9에 도시된 것과 같이, 제1 QB 노드(QB1)를 제1 고전위전압(VGH_O)으로 충전시킨다. 제1 QB 노드 제어부(QBC1)는 각 프레임에서 출력단(Nout)을 통해서 게이트펄스가 출력되는 스캔기간(Ts) 동안에는 제1 QB 노드(QB1)를 방전시킨다.

제2 QB 노드 제어부(QBC2)는 제2 QB 노드(QB2)를 제2 QB 노드(QB2)를 제2 고전위전압(VGH_E)으로 충전시킨다. 제2 QB 노드 제어부(QBC2)는 각 프레임에서 출력단(Nout)을 통해서 게이트펄스가 출력되는 스캔기간(Ts) 동안에는 제2 QB 노드(QB2)를 방전시킨다.

즉, 도 9에서 보는 바와 같이, 제1 출력구간(To) 동안에는 제1 QB 노드(QB1)가 제1 고전위전압(VGH_O)으로 충전되고, 제2 출력구간(Te) 동안에는 제2 QB 노드(QB2)가 제2 고전위전압(VGH_E)으로 충전된다. 그 결과, 제1 출력구간(To) 동안에는 제1 풀다운 트랜지스터(Tpd1)가 턴-온되고, 제2 출력구간(Te) 동안에는 제2 풀다운 트랜지스터(Tpd2)가 턴-온된다. 이처럼 제1 풀다운 트랜지스터(Tpd1) 및 제2 풀다운 트랜지스터(Tpd2)는 교번 구동하기 때문에, 스트레스(stress)를 영향을 덜 받는다. 만약 출력단을 방전시키기 위해서 하나의 풀다운 트랜지스터 만을 이용할 경우에는 풀다운 트랜지스터는 매우 긴 시간동안 턴-온 상태를 유지하기 때문에 스트레스에 의해서 특성이 변하게 된다. 이에 반해서 본 발명은 제1 풀다운 트랜지스터(Tpd1) 및 제2 풀다운 트랜지스터(Tpd2)는 교번 구동하기 때문에 하나의 풀다운 트랜지스터를 사용할 때에 반해서 턴-온 시간이 절반으로 줄어든다. 그 결과 제1 풀다운 트랜지스터(Tpd1) 및 제2 풀다운 트랜지스터(Tpd2)는 스트레스의 영향을 절반 수준으로 줄일 수 있다.

특히, 본 발명에 의한 레벨쉬프터(130)는 제1 고전위전압(VGH_O)을 출력하기 때문에, 기준신호(EO)의 초기구간(Period1) 동안에도 제1 QB 노드 제어부(QBC1)를 충전시킬 수 있고, 그 결과 제1 풀다운 트랜지스터(Tpd1)를 동작시킬 수 있다.

레벨쉬프터(130)의 논리 제어부(210)는 기준신호(EO)의 폴링 에지(또는 폴링 라이징)을 기준으로 제1 및 제2 논리신호(L1,L2)의 전압레벨을 결정한다. 그리고 [표 1]에서 보는 것처럼, 기준신호(EO)가 로우레벨인 경우에는 제1 및 제2 논리신호(L2)들은 모두 로우레벨이 된다. 제1 및 제2 논리신호(L1,L2)들이 모두 로우레벨일 경우, 도 10에서와 같이, 레벨쉬프터는 제1 고전위전압(VGH_O) 및 제2 고전위전압(VGH_E)을 모두 출력하지 않기 때문에 제1 QB 노드(QB1) 및 제2 QB 노드(QB2)는 모두 충전되지 않는 상태이다. 결과적으로 기준신호(EO)의 초기구간(Period1) 동안에는 제1 풀다운 트랜지스터(Tpd1) 및 제2 풀다운 트랜지스터(Tpd2)가 모두 동작하지 않기 때문에, 출력단(Nout)은 플로팅(floating) 상태가 된다. 출력단(Nout)이 플로팅 상태일 때에는 전압레벨이 불안정하기 때문에 원치 않는 기간에서 출력단(Nout)을 통해서 게이트라인에 게이트펄스(Gout)가 출력될 수 있다. 그 결과 화소들이 비정상적으로 발광하여 표시품질을 저해할 수 있다.

이에 반해서, 본 발명은 종래와 동일한 기준신호(EO) 및 레벨쉬프터(130)의 논리 제어부(210)를 이용하면서도, 기준신호(EO)의 초기구간(Period1)에 제1 QB 노드(QB1) 또는 제2 QB 노드(QB2)를 고전위전압으로 충전할 수 있다. 그 결과, 기준신호(EO)의 초기구간(Period1)인 파워 온(Power On) 직후에도 제1 풀다운 트랜지스터(Tpd1) 또는 제2 풀다운 트랜지스터(Tpd2)를 동작시킬 수 있기 때문에 출력단(Nout)이 플로팅 되는 것을 방지할 수 있다. 출력단이 플로팅 될 때에는 전압 상태가 불안정하여 출력단으로부터 게이트라인에 게이트펄스가 제공될 수 있지만, 본 발명은 파워 온 시퀀스에서 초기구간 동안 출력단이 플로팅 되는 것을 방지하기 때문에, 파워 온 시퀀스의 초기구간 동안 원치 않는 게이트펄스가 출력되어 화소들이 발광하는 것을 방지할 수 있다.

즉, 본 발명은 파워 온 순간에 비정상적으로 화소들이 발광하는 것을 방지할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130: 레벨 쉬프터
140: 쉬프트 레지스터 QBC: QB 노드 제어부
QB: Q 노드 제어부 210: 논리 제어부
220: 폴링 에지 감지부 MUX1, MUX2: 제1 및 제2 멀티플렉서
230, 240: 제1 및 제2 고전위전압 생성부
231, 241: 제1 및 제2 출력 제어부

Claims

초기구간 및 동작구간을 포함하는 기준신호를 출력하는 타이밍 콘트롤러;
상기 기준신호의 하이레벨 구간 동안 제1 고전위전압 또는 제2 고전위전압을 출력하고, 상기 기준신호의 로우레벨 구간 동안 저전위전압을 출력하는 레벨 쉬프터; 및
QB 노드 전압에 응답하여 게이트라인과 연결되는 출력단의 전압을 상승시키고, 상기 제1 고전위전압으로 충전되는 제1 QB 노드 또는 상기 제2 고전위전압으로 충전되는 제2 QB 노드 전압에 대응하여 상기 출력단을 방전하는 쉬프트레지스터를 포함하고,
상기 레벨쉬프터는
상기 기준신호의 초기구간 동안에는 상기 기준신호의 전압레벨을 하이레벨로 고정하여, 상기 초기구간 동안에도 상기 제1 QB 노드 또는 제2 QB 노드에 고전위전압을 제공함으로써, 상기 쉬프트레지스터의 출력단을 방전시키는 표시장치.
제 1 항에 있어서,
상기 기준신호의 초기구간은 파워-온 시점부터 최초 폴링 에지 시점으로 설정되고,
상기 기준신호의 동작구간은 상기 최초의 폴링 에지 시점 이후부터 파워오프 시점으로 설정되며,
상기 레벨 쉬프터는 기준신호에서 최초의 폴링 에지 시점을 검출함으로써, 상기 초기구간 및 동작구간을 구분하는 선택신호를 출력하는 폴링 에지 감지부를 포함하는 표시장치.
제 2 항에 있어서,
상기 레벨 쉬프터는 상기 기준신호의 동작구간에서 상기 전압레벨이 변하는 폴링 에지 또는 폴링 라이징 시점을 기준으로 상기 제1 출력구간 및 제2 출력구간을 구분하는 제1 및 제2 논리신호를 출력하는 논리 제어부를 더 포함하고,
상기 제1 논리신호는 상기 제1 고전위전압이 출력되는 제1 출력구간을 결정하고,
상기 제2 논리신호는 상기 제2 고전위전압이 출력되는 제2 출력구간을 결정하는 표시장치.
제 3 항에 있어서,
상기 제1 논리신호 및 미리 설정된 제1 디폴트를 입력받고, 상기 선택신호의 전압레벨에 따라서 상기 제1 논리신호 또는 상기 제1 디폴트의 전압레벨을 갖는 제1 제어신호를 출력하는 제1 멀티플렉서; 및
상기 제2 논리신호 및 미리 설정된 제2 디폴트를 입력받고, 상기 선택신호의 전압레벨에 따라서 상기 제2 논리신호 또는 상기 제2 디폴트의 전압레벨을 갖는 제2 제어신호를 출력하는 제2 멀티플렉서를 포함하고,
상기 제1 제어신호는 상기 기준신호의 초기구간 동안 상기 제1 디폴트의 전압레벨을 유지하고, 상기 기준신호의 동작구간 동안 상기 제1 논리신호의 전압레벨을 유지하며,
상기 제2 제어신호는 상기 기준신호의 초기구간 동안 상기 제2 디폴트의 전압레벨을 유지하고, 상기 기준신호의 동작구간 동안 상기 제2 논리신호의 전압레벨을 유지하는 표시장치.
제 4 항에 있어서,
상기 제1 디폴트 및 제2 디폴트는 이진 신호이며, 서로 다른 전압레벨을 갖는 표시장치.
제 4 항에 있어서,
상기 제1 제어신호를 입력받아, 상기 제1 고전위전압을 출력하는 제1 고전위전압 생성부; 및
상기 제2 제어신호를 입력받아, 상기 제2 고전위전압을 출력하는 제2 고전위전압 생성부를 더 포함하는 표시장치.
제 1 항에 있어서,
상기 쉬프트 레지스터는
상기 제1 QB 노드에 게이트전극, 상기 출력단에 접속하는 제1 전극 및 저전위전압 입력단에 접속하는 제2 전극을 포함하는 제1 풀다운 트랜지스터;
상기 제2 QB 노드에 게이트전극, 상기 출력단에 접속하는 제1 전극 및 저전위전압 입력단에 접속하는 제2 전극을 포함하는 제2 풀다운 트랜지스터를 포함하고,
상기 기준신호의 초기구간 동안에, 상기 레벨 쉬프터가 출력하는 제1 고전위전압 또는 제2 고전위전압에 응답하여, 상기 제1 풀다운 트랜지스터 또는 제2 풀다운 트랜지스터가 동작함으로써 상기 출력단이 플로팅 되는 것을 방지하는 표시장치.
제 7 항에 있어서,
상기 제1 고전위전압 입력단과 상기 제1 QB 노드 사이에 배치되어 상기 제1 고전위전압을 상기 제1 QB 노드에 충전시키는 제1 QB 노드 제어부;
상기 제2 고전위전압 입력단과 상기 제2 QB 노드 사이에 배치되어 상기 제1 고전위전압을 상기 제2 QB 노드에 충전시키는 제2 QB 노드 제어부를 더 포함하고,
상기 제1 QB 노드 제어부 및 제2 QB 노드 제어부는 상기 출력단이 게이트펄스를 출력하는 스캔기간 동안에는 상기 제1 QB 노드 및 상기 제2 QB 노드를 충전시키지 않도록 제어하는 표시장치.