JPH11145789A

JPH11145789A - 低消費電力化レジスタ回路

Info

Publication number: JPH11145789A
Application number: JP10206716A
Authority: JP
Inventors: Yasuki Kawasaka; 安樹川阪
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-07-29
Filing date: 1998-07-22
Publication date: 1999-05-28
Also published as: US6101609A

Abstract

(57)【要約】【課題】低消費かつ無駄のないデータ処理を行う低消
費電力化回路を提供する。【解決手段】クロック信号に同期してデータの取り込
み，出力を行うレジスタ回路における低消費電力化を図
る。レジスタの入力と出力を比較回路で比較・監視し、
判定結果信号を出力する。入力される判定制御信号と判
定結果信号の論理和をＯＲゲートでとり、その出力をレ
ジスタに入力されるクロック信号の反転信号に同期して
Ｄフリップ・フロップによりラッチする。その出力とク
ロック信号との論理積をＡＮＤゲートによりとり、その
出力信号をレジスタに供給するクロック信号とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低消費電力化レジ
スタ回路、より詳細には、信号処理等を行うデータ処理
回路において、各レジスタに入力されるデータの変化に
より、当該レジスタに入力されるクロックを制御するこ
とにより消費電力を削減するようにした低消費電力化レ
ジスタ回路に関する。

【０００２】

【従来の技術】ＬＳＩ化した集積回路においては、フリ
ップ・フロップ回路のようなクロック信号に同期して自
己に供給されるデータ入力信号の取り込み動作を行う種
々の機能回路ブロックが含まれている。そして、ＬＳＩ
化した集積回路の設計にあたって、同期式の回路を扱う
場合には、フリップ・フロップ回路等の機能ブロック
は、常時、クロック信号が入力されるように構成されて
いる。

【０００３】しかし、ＬＳＩの規模が大きくなり、か
つ、動作速度が上昇してくると、多数のフリップ・フロ
ップ回路がＬＳＩ化され、フリップ・フロップ回路の値
を変化させる必要がない場合にもクロック信号が常時入
力され、そのため、フリップ・フロップ回路自身の内容
の変更がない場合においても、クロック信号が変化して
不要な電力を消費するという問題があり、この不要なク
ロック信号の変化を押さえる必要がある。

【０００４】上述のごとき問題を解決する一手段とし
て、特開平７−９９４３４号公報（低消費電力化回路）
には、クロック信号に同期して自己に供給されるデータ
入力信号の取り込み動作を行う機能回路ブロックを有す
る低消費電力化回路において、機能ブロックがデータ入
力信号の取り込み動作を実行する必要の是非を判断する
第１の回路手段と、この第１の回路手段から、是を示す
信号が出力された時にはクロック信号の出力を許可し、
否を示す信号が出力された時にはクロック信号の出力を
禁止する第２の回路手段とを設け、この第２の回路手段
から出力されるクロック信号を機能回路ブロックのクロ
ック信号として供給するようにした低消費電力化回路が
提案されている。

【０００５】図１６は、前記特開平７−９９４３４号公
報に開示された低消費電力化回路を説明するための図
で、同図は、ＬＳＩの部分的な機能ブロックを示したも
ので、今、起動信号ｌ_１が入力されると、この起動信号
ｌ_１は常時クロックが供給されている初段回路部６とフ
リップ・フロップ１とにより受信され、初段回路部６は
図１６に示す回路全体の動作を活性化させ、フリップ・
フロップ１はＯＲゲート４を通してフリップ・フロップ
２を点火させる。

【０００６】フリップ・フロップ２は、ＡＮＤゲート３
とＯＲゲート４により構成される自己保持動作回路によ
りフリップ・フロップ２の出力端子からの信号ｌ_４をフ
ィードバックして自己保持を行うが、ノアゲート８の出
力信号ｌ_５が‘１’になればフィードバックループが切
断されてリセットされる。ノアゲート８は、後段回路部
７が動作中か否か、即ち、データ入力信号を取り込んで
自己の保持する値を変化させる必要があるか否かを判定
するための回路で、動作中、データ入力信号を取り込む
必要があることを示す信号をまとめた結果を示す。

【０００７】レジスタ９（レジスタＡ），１１（レジス
タＢ），１３（レジスタＣ），１５（レジスタＤ）は、
必要に応じて初段回路部６あるいは後段回路部７から発
生する信号によりラッチタイミング制御がなされるよう
に構成されている。また、論理回路１０（論理回路
Ａ），１２（論理回路Ｂ），１４（論理回路Ｃ）は、レ
ジスタ（Ａ）９，（Ｂ）１１，（Ｃ）１３，（Ｄ）１５
の入力を論理的に接続する回路で、回路構成はどのよう
なものであっても構わない。

【０００８】図１７は、図１６の動作を説明するタイミ
ングチャートで、ｌ_２は入力クロック信号、ｌ_１は起動
信号、ｌ_３はフリップ・フロップ１の出力信号、ｌ_４は
フリップ・フロップ２の出力信号、ｌ_５はノアゲート８
の出力信号、ｌ_６はＡＮＤゲート５の出力信号（即ち、
内部クロック）をそれぞれ示す。ＡＮＤゲート５の出力
である内部クロックｌ_６はゲーテッドクロックとして働
き、後段回路部７やレジスタ１１，１３に供給される。

【０００９】本機能ブロックに閉じた動作を行う部分
（即ち、レジスタを含むフリップ・フロップの変化を決
定づける論理）が本機能ブロックにのみ存在する部分に
供給するクロックは、本機能ブロックが動作中である時
間だけに限定し、他の機能ブロックからの入力信号で変
化を決定づけられるフリップ・フロップに対しては通常
のクロックを与えるようにしている。機能ブロック内の
記憶素子、即ち、フリップ・フロップ，レジスタ，メモ
リ等は変化する動作の際にのみ、その動作を生じさせる
タイミング情報としてのクロックが存在すれば良く、不
動作の場合はクロックは不要である。

【００１０】前述したように、Ｄタイプのフリップ・フ
ロップの場合、３入力アンド相当素子からなる回路がク
ロック入力信号に接続されており、これがクロック入力
に同期して‘１’、‘０’を繰り返す動作を行うため、
この部分で電力が消費される。動作頻度の少ない機能ブ
ロック、特に、ＣＭＯＳ回路では、不要なクロックは与
えない方が低消費電力化が図れる。なお、リセット信号
ｌ_７を使用した際には、リセット動作が正常に完結する
ように、フリップ・フロップ２をオンさせる必要があ
る。

【００１１】

【発明が解決しようとする課題】上述のように、特開平
７−９９４３４号公報に記載の発明では、不要なクロッ
ク信号の変化を抑えることにより、つまり、同一データ
が入力された時、レジスタ（Ｂ）１１とレジスタ（Ｃ）
１３に供給されるクロックを停止させることにより、低
消費電力化を図っている。しかし、４段パイプライン構
成回路のデータ入出力を考えた場合、４段パイプライン
構成回路での各段の本来得たいレジスタ出力とは、図１
８の下段（本発明によるクロック制御方法）に示すよう
に、“レジスタＡ”，“レジスタＢ”，“レジスタ
Ｃ”，“レジスタＤ”それぞれの出力が１対１の対応を
していなければならない（図１８において、斜線部は同
一データであることを示す）。

【００１２】しかしながら、特開平７−９９４３４号公
報に記載の構成では、図１８の上段（従来技術によるク
ロック制御方法）に示すように、パイプラインの乱れを
引き起こし、“レジスタＡ”，“レジスタＢ”，“レジ
スタＣ”，“レジスタＤ”それぞれの出力が入力に対し
て１対１の対応がとれなくなるという問題点、すなわ
ち、“レジスタＢ”及び“レジスタＣ”には、同一のク
ロック信号が供給されているため、最終段の“レジスタ
Ｄ”の出力が入力に対して対応ができなくなるという問
題があった。

【００１３】本発明は、上述のごとき問題点を解消する
ためになされたもので、ＬＳＩのクロック信号をフリッ
プ・フロップ回路の変化に応じた（データの変化に応じ
てクロック信号も変化する）制御を行うことにより、低
消費かつ無駄のないデータ処理を行う低消費電力化回路
を提供することを目的とするものである。

【００１４】

【課題を解決するための手段】請求項１の発明は、クロ
ック信号に同期してデータの取り込み，出力を行う同期
式レジスタ回路において、レジスタの入力データと出力
データを比較・監視して判定結果信号を出力するデータ
判定部と、入力される判定制御信号と前記判定結果信号
の論理和をとるＯＲゲートと、該ＯＲゲートの出力を前
記レジスタに入力されるクロック信号の反転信号に同期
してラッチするＤフリップ・フロップと、該Ｄフリップ
・フロップの出力と供給される前記クロック信号との論
理積をとるＡＮＤゲートを有し、該ＡＮＤゲートの出力
信号を前記レジスタに供給するクロック信号とすること
を特徴としたものである。

【００１５】請求項２の発明は、クロック信号に同期し
てデータの取り込み，出力を行う同期式レジスタ回路に
おける低消費化回路、特に、パイプライン構成の回路に
おいて、請求項１の回路を基本回路とし、各基本回路を
連結することにより、パイプラインの乱れを起こすこと
なく、動作すべきレジスタ群のみにクロック信号を供給
することを特徴としたものである。

【００１６】請求項３の発明は、請求項１又は２の発明
において、前記データ判定部は、任意のレジスタの入出
力の比較・監視だけではなく、同時に入力された他のレ
ジスタの入出力をも同時に比較・監視することにより各
レジスタに供給するクロック信号を制御することを特徴
としたものである。

【００１７】請求項４の発明は、各々がクロック信号に
同期して、データの取り込み，出力を行う複数段のレジ
スタを含んで構成される同期式レジスタ回路において、
初段レジスタの入力データと出力データ間の一致・不一
致を検出して、検出信号を出力するデータ一致・不一致
検出手段と、該検出手段よりの一致検出信号に応じて、
初段レジスタへのクロック信号の供給を禁止し、該検出
手段よりの不一致検出信号に応じて、初段レジスタへの
クロック信号の供給を許可するクロック信号供給制御手
段と、２段目以降の各段レジスタに対応して設けられ、
各段レジスタ間のデータ伝送と同期して伝送される前記
一致・不一致検出信号を記憶するラッチ回路と、２段目
以降の各段レジスタに対応して設けられ、前記ラッチ回
路よりの一致検出信号に応じて、２段目以降の各段レジ
スタへのクロック信号の供給を禁止し、前記ラッチ回路
よりの不一致検出信号に応じて、２段目以降の各段レジ
スタへのクロック信号の供給を許可するクロック信号供
給制御手段とを設けて成ることを特徴としたものであ
る。

【００１８】

【発明の実施の形態】図１は、本発明による消費電力制
御回路の基本構成部分を示す図で、本発明の基本回路２
０の構成は、図１中に鎖線で示すように、データ比較部
２１、Ｄフリップ・フロップ２２，ＯＲゲート２３，Ａ
ＮＤゲート２４で構成される。すなわち、対象となるレ
ジスタ３０の入力データと出力データを比較するデ
ータ比較回路２１，Ｄフリップ・フロップ２２，ＡＮＤ
ゲート２４及びＯＲゲート２３の各１個で構成される非
常にシンプルな回路構成となっている。また、この基本
回路２０はデータ処理の流れに沿って各レジスタに配置
される。この基本回路構成により、各レジスタではクロ
ック信号の制御を行い、かつ、各レジスタで行われたク
ロック信号の制御の情報をデータ処理の流れに沿って伝
達していくことでパイプラインの乱れを抑制する。

【００１９】図１において、まず、前段で生成された判
定結果信号の値により，データ比較部２１を稼動させ
るかどうかを決定する。判定結果信号が‘１’の場合
は、データ比較部２１を停止させる。判定結果信号が
‘０’の場合は、データ比較部２１を稼動させる。デー
タ比較部２１が判定結果信号によりデータ比較を行う
と決定した場合は、データ比較部２１でレジスタ３０に
入力されるデータとレジスタ３０から出力されるデー
タを比較・監視する。データ比較部２１は、データ
とデータの値が一致した場合には、判定結果信号と
して‘１’を発生し、データとデータが一致しない
場合は、判定結果信号として‘０’を発生する。

【００２０】図２は、図１に示した基本回路において、
Ｄ２のデータが２サイクル連続した場合の動作説明をす
るためのタイムチャートで、前段で生成された判定結果
信号と前記判定結果信号をＯＲゲート２３に入力
し、判定結果信号を出力する。判定結果信号は、ク
ロック信号の立ち下がりでＤフリップ・フロップ２２
に取り込まれる。判定結果信号は、クロック信号の
次サイクルの立ち下がりで判定結果信号として出力さ
れる。判定結果信号は、次段の基本回路２０とＡＮＤ
ゲート２４に出力される。ＡＮＤゲート２４には、判定
結果信号の外にクロック信号を入力する。ＡＮＤゲ
ート２４はクロック信号をレジスタ３０のクロック信
号として出力する。

【００２１】上記本発明の基本回路２０により、レジス
タ３０に入力されるクロック信号は、必要なクロック
パルス以外すべてマスクされ、レジスタ３０とそれに接
続されるクロックパルスは不要な動作をしなくなり、か
つ、判定結果信号として次段のレジスタにクロック制
御の情報を伝達していくので、図１８の上段に示した従
来技術によるクロック制御方法で示すような“レジスタ
Ａ”，“レジスタＢ”，“レジスタＣ”，“レジスタ
Ｄ”それぞれの出力が１対１の対応がとれなくなるとい
うパイプラインの乱れを起こすことなく、きめ細かいク
ロック信号の制御を行うことが可能となる。

【００２２】実施例１図３は、本発明を適用した低電力消費レジスタ回路の実
施例１（１方向へデータが流れる場合のパイプライン構
成）を説明するための図、図４は、本発明を適用した低
電力消費レジスタ回路の変形実施例１（ループ処理があ
るパイプライン構成）を示す図で、図３及び図４におい
て、本発明による基本回路２０Ａ，２０Ｂ，２０Ｃは、
データ処理の各レジスタ３０Ａ，３０Ｂ，３０Ｃに設置
され、各レジスタ３０Ａ，３０Ｂ，３０Ｃに設置されて
いる本発明の基本回路２０Ａ，２０Ｂ，２０Ｃは、デー
タ処理の流れに沿って判定結果信号Ａ，Ｂ，Ｃによって
連結されている。各段のレジスタに入力されるクロック
信号の制御は、入力されるデータと前サイクルでのデー
タとを、比較・判定することで行う。

【００２３】図５は、図３に示した一方向へデータ処理
が進む場合のタイミングチャートの例を示す図で、図５
に示すように、クロック信号の制御は、各段でのデータ
の内容によって決定されていき、かつ、そのクロック制
御の情報は、データ処理の流れに沿って伝達されていく
ので、パイプラインの乱れを起こすことはない。図３に
示したＡＮＤゲート５０は、基本回路２０Ａからの判定
結果信号と他のモジュールからの判定結果信号が共に
“Ｈ”のときのみ“Ｈ”を出力する。図４のＡＮＤゲー
ト６０も図３のＡＮＤゲート５０と同様で、基本回路２
０Ａからの判定結果信号と基本回路２０Ｂからの判定結
果信号Ｂが共に“Ｈ”のときのみ“Ｈ”を出力する。

【００２４】本発明を適用した低消費電力化レジスタ回
路は、レジスタ間でクロック制御の情報を伝達し、かつ
各レジスタでのデータの入出力によってクロック信号の
制御を決定して行くので、パイプライン処理の途中に他
の回路からのデータ入出力がある場合や、図４に示した
ような累積和を求めるようなループ処理が存在するもの
にも適用可能である。

【００２５】実施例２図６は、複数のデータが１つのデータ処理系に流れてく
る場合に本発明を適用した実施例（分岐が存在するパイ
プライン構成：演算器）を説明するための図で、図６
は、本発明を適用した乗算器の回路例を示し、図７は、
一般的な回路構成を示す。このような場合は、基本回路
内のデータ判定器は以下のような機能を持つ。図６、図
７において、“もし”、レジスタＡ入力データ３１＝レ
ジスタＡ出力データ３２で、かつ、レジスタＢ入力デー
タ３３＝レジスタＢ出力データ３４、ならば、比較信号
（判定結果信号）Ａ３５は“１”を出力する。

【００２６】前記、“もし”でなければ、レジスタＡ入
力データ３１＝レジスタＢ出力データ３４（Ａの入力を
Ｂの出力で置き換える）で、かつ、レジスタＢ入力デー
タ３３＝レジスタＡ出力データ３２（Ｂの入力をＡの出
力で置き換える）、ならば、比較信号Ａ３５は“１”を
出力する。

【００２７】そうでなければ（前記“もし”又は“も
し”でなければ、でもなければ）、比較信号Ａ３５は
“０”を出力する。

【００２８】上述のように、データ比較器に、上述のよ
うな機能を持たせることで、乗算器での不用な消費電力
を抑制することができる。また、各モジュールを１つの
レジスタに見立て、各モジュール単位で本発明の回路を
ツリー状に設置することにより、モジュール単位でのク
ロック制御、レジスタ単位でのクロック制御を行うこと
ができ、より効率的な消費電力抑制ができる。

【００２９】図８は、レジスタを追加した場合の一構成
例を示す図で、図８は、４ビットのシリアルデータａ
〜ｄを、一時、ラッチし、システムクロックの立上が
りに同期してａ〜ｄを出力するＤフリッププロップ
１００〜１０３で構成されたレジスタの一例を示す。

【００３０】図９は、図３に示した実施例の詳細例を示
す図で、レジスタは、図８に示した構成のものを用い、
データ比較部としては、図１０に示した構成のものを用
いた。データ比較部は、レジスタ１００に入力されるデ
ータａと、レジスタ１００から出力されるデータａ
とが一致したときにＨ（ｈｉｇｈ）を出力するＥＸＮＯ
Ｒ回路１０４と、レジスタ１０１に入力されるデータ
ｂとレジスタ１０１から出力されるデータｂとが一致
したときにＨを出力するＥＸＮＯＲ回路１０５と、レジ
スタ１０２に入力されるデータｃとレジスタ１０２か
ら出力されるデータｃとが一致したときにＨを出力す
るＥＸＮＯＲ回路１０６と、レジスタ１０３に入力され
るデータｄとレジスタ１０３から出力されるデータ
ｄとが一致したときにＨを出力するＥＸＮＯＲ回路１０
７と、それぞれのＥＸＮＯＲ回路１０４〜１０７の出力
が入力され、それぞれのＥＸＮＯＲ回路１０４〜１０７
の出力がすべてＨのときのみＨを出力するＡＮＤ回路１
０８と、前段の基本回路からの判定結果信号とＡＮＤ
回路１０８出力とが入力され、前段の基本回路からの判
定結果信号あるいはＡＮＤ回路１０８の出力のうち、い
ずれかＨあるいは、ともにＨのときＨを出力するＮＯＲ
回路１０９とで構成されている。

【００３１】基本回路２０Ａは、データ比較部２１Ａ
と、前段の基本回路からの判定結果信号とデータ比較
部２１Ａからの出力が入力されるＮＯＲ回路１１０
と、ＮＯＲ回路１１０の出力を一時ラッチし、システ
ムクロックの立ち下がりに同期して出力するＤフリッ
ププロップ１１１と、Ｄフリップフロップ１１１の出力
を反転した信号とシステムクロックとが入力される
ＡＮＤ回路１１２とで構成される。Ｄフリッププロップ
１１１の出力は、判定結果信号Ａ１として出力され、こ
の判定結果信号Ａ１と他のモジュールからの判定結果信
号とがＡＮＤ回路１１３に入力される。このＡＮＤ回路
１１３からの出力が判定結果信号Ａとして、次段の基本
回路２０Ｂに入力される。

【００３２】基本回路２０Ｂは、基本回路２０Ａからの
判定結果信号Ａを一時ラッチし、システムクロックの
立ち下がりに同期して出力するＤフリップフロップ１１
４と、Ｄフリッププロップ１１４の出力を反転した信号
とシステムクロックとが入力されるＡＮＤ回路１１５と
で構成される。Ｄフリップフロップ１１４の出力は判定
結果信号Ｂとして出力される。基本回路２０Ｃは、基本
回路２０Ｂからの判定結果信号Ｂを一時ラッチし、シス
テムクロックの立ち下がりに同期して出力するＤフリッ
プフロップ１１６と、Ｄフリップフロップ１１６の出力
を反転した信号とシステムクロックとが入力されるＡＮ
Ｄ回路１１７とで構成される。Ｄフリップフロップ１１
６の出力は判定結果信号Ｃとして出力される。

【００３３】図９に示した構成例の場合、基本回路は、
基本回路２０Ａのみデータ比較部２１Ａを設ける構成で
ある（基本回路２０Ｂ及び基本回路２０Ｃには、データ
比較部を設けていない）が、基本回路２０Ｂ及び基本回
路２０Ｃのそれぞれにデータ比較部を設けてもよい。図
１１は、その場合の構成例を示す図で、この場合、基本
回路２０Ｂ，２０Ｃにもデータ比較部２１Ｂ，２１Ｃを
有するが、これら比較部２１Ｂ，２１Ｃは、図９に示し
た基本回路２０Ａにおけるデータ比較部２１Ａと全く同
様に作用する。

【００３４】図１２は、図４に示した実施例の詳細例を
示す図で、レジスタ３０Ａ，３０Ｂ，３０Ｃの構成及び
基本回路２０Ａ，基本回路２０Ｂ，基本回路２０Ｃの構
成は、図９に示した構成と同一である。なお、この場合
も、図１１の例と同様に基本回路２０Ｂ及び基本回路２
０Ｃのそれぞれにデータ比較部を設けてもよい。図１３
は、その場合の構成例を示す。

【００３５】図３及び図４に示した実施例では、レジス
タ間に論理回路を設けているが、図１４，図１５にレジ
スタ間に論理回路を設けない構成例を示す。図１４に示
した例は、基本回路２０Ａのみ、データ比較部２１Ａを
有し、他の基本回路２０Ｂ〜２０Ｄには、データ比較部
を有さない構成であり、図１５に示した例は基本回路２
０Ａ〜２０Ｄすべてデータ比較部２１Ａ〜２１Ｄを有す
る構成である。なお、論理回路は、ＡＮＤ回路，ＮＯＲ
回路，ＡＮＤ回路，ＯＲ回路，インバータ等で構成され
ている。

【００３６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、現存する回路に対して、データ処理モジュー
ルの各レジスタに基本回路を設置し、データ処理の流れ
に沿って連結していくことで、最低必要限度の電力の消
費で動作する回路を作成することができる。また、パイ
プラインの乱れを気にする必要もないので、回路全体の
処理時間等の調整をする必要もない。

【図面の簡単な説明】

【図１】本発明の基本回路構成を示す図である。

【図２】本発明の基本回路の動作説明をするためのタイ
ミングチャートである。

【図３】本発明の実施例１（１方向へデータが流れる場
合のパイプライン構成）を示した図である。

【図４】本発明の変形実施例１（ループ処理のあるパイ
プライン構成）を示す図である。

【図５】本発明によるパイプライン制御タイミングチャ
ートを示した図である。

【図６】本発明の実施例２（分岐のあるパイプライン構
成：（乗算器））を示す図である。

【図７】実施例２の発明のデータ比較器回路例を示す図
である。

【図８】レジスタの構成例を説明するための図である。

【図９】図３に示した実施例の詳細回路例を示す図であ
る。

【図１０】データ比較部の詳細回路例を示す図である。

【図１１】図９の変形実施例を示す回路図である。

【図１２】図４に示した実施例の詳細回路例を示す図で
ある。

【図１３】図１２の変形実施例を示す回路図である。

【図１４】図３及び図４に示した実施例の改良回路図
で、図３及び図４の実施例から論理回路を省略した場合
の例を示す図である。

【図１５】図１４の変形実施例を示す図である。

【図１６】レジスタの構成例を説明するための図であ
る。

【図１７】図３に示した実施例の詳細回路例を示す図で
ある。

【図１８】データ比較部の詳細回路例を示す図である。

【符号の説明】

１，２…フリップ・フロップ回路、３…ＡＮＤ回路、４
…ＯＲ回路、５…ＡＮＤ回路、６…初段回路部、７…後
段回路部、８…ノアゲート、９，１１，１３，１５…レ
ジスタ（Ａ，Ｂ，Ｃ，Ｄ）、１０，１２，１４…論理回
路（Ａ，Ｂ，Ｃ）、２０，２０Ａ，２０Ｂ，２０Ｃ，２
０Ｄ…基本回路、２１，２１Ａ，２１Ｂ，２１Ｃ，２１
Ｄ…データ比較部、２２…Ｄフリップ・フロップ、２３
…ＯＲゲート、２４…ＡＮＤゲート、３０，３０Ａ，３
０Ｂ，３０Ｃ，３０Ｄ…レジスタ、４０Ａ，４０Ｂ，４
０Ｃ…論理回路、５０，６０…アンド回路、１００〜１
０３…Ｄフリッププロップ、１０４〜１０７…ＥＸＮＯ
Ｒ回路、１０８…ＡＮＤ回路、１０９…ＮＯＲ回路。

Claims

【特許請求の範囲】

【請求項１】クロック信号に同期してデータの取り込
み，出力を行う同期式レジスタ回路において、レジスタ
の入力データと出力データを比較・監視して判定結果信
号を出力するデータ判定部と、入力される判定制御信号
と前記判定結果信号の論理和をとるＯＲゲートと、該Ｏ
Ｒゲートの出力を前記レジスタに入力されるクロック信
号の反転信号に同期してラッチするＤフリップ・フロッ
プと、該Ｄフリップ・フロップの出力と供給される前記
クロック信号との論理積をとるＡＮＤゲートを有し、該
ＡＮＤゲートの出力信号を前記レジスタに供給するクロ
ック信号とすることを特徴とする低消費電力化レジスタ
回路。
【請求項２】クロック信号に同期してデータの取り込
み，出力を行うパイプライン構成の同期式レジスタ回路
において、請求項１の回路を基本回路とし、各基本回路
を連結することにより、パイプラインの乱れを起こすこ
となく、動作すべきレジスタのみにクロック信号を供給
することを特徴とする低消費電力化レジスタ回路。
【請求項３】前記データ判定部は所定のレジスタの入
出力データの比較・監視だけではなく、同時に入力され
る他のレジスタの入出力データをも同時に比較・監視
し、各レジスタに供給するクロック信号を制御すること
を特徴とする請求項１又は２記載の低消費電力化レジス
タ回路。
【請求項４】各々がクロック信号に同期して、データ
の取り込み，出力を行う複数段のレジスタを含んで構成
される同期式レジスタ回路において、初段レジスタの入
力データと出力データ間の一致・不一致を検出して、検
出信号を出力するデータ一致・不一致検出手段と、該検
出手段よりの一致検出信号に応じて、初段レジスタへの
クロック信号の供給を禁止し、該検出手段よりの不一致
検出信号に応じて、初段レジスタへのクロック信号の供
給を許可するクロック信号供給制御手段と、２段目以降
の各段レジスタに対応して設けられ、各段レジスタ間の
データ伝送と同期して伝送される前記一致・不一致検出
信号を記憶するラッチ回路と、２段目以降の各段レジス
タに対応して設けられ、前記ラッチ回路よりの一致検出
信号に応じて、２段目以降の各段レジスタへのクロック
信号の供給を禁止し、前記ラッチ回路よりの不一致検出
信号に応じて、２段目以降の各段レジスタへのクロック
信号の供給を許可するクロック信号供給制御手段とを設
けて成ることを特徴とするレジスタ回路。