KR20090085944A - 전력 소모를 감소시킨 프로세서 및 반도체 장치 - Google Patents

전력 소모를 감소시킨 프로세서 및 반도체 장치 Download PDF

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KR20090085944A KR1020080011886A KR20080011886A KR20090085944A KR 20090085944 A KR20090085944 A KR 20090085944A KR 1020080011886 A KR1020080011886 A KR 1020080011886A KR 20080011886 A KR20080011886 A KR 20080011886A KR 20090085944 A KR20090085944 A KR 20090085944A
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Abstract

전력 소모를 감소시킨 프로세서 및 반도체 장치가 개시된다. 상기 프로세서의 일예에 따르면, m 비트의 데이터 처리를 위하여 m 비트에 대응하는 로직 회로를 구비하는 하나 이상의 로직 블록들 및 적어도 하나의 로직 블록에 대하여, 전원전압을 상기 로직 블록의 상기 m 비트에 대응하는 로직 회로로 제공함으로써 상기 프로세서가 m 비트 프로세서로 동작하도록 제어하거나, 상기 전원전압을 상기 로직 블록의 n 비트(단, n은 m 미만의 정수)에 대응하는 로직 회로로 제공함으로써 상기 프로세서가 n 비트 프로세서로 동작하도록 제어하는 전원 제어부를 구비하는 것을 특징으로 한다.

Description

전력 소모를 감소시킨 프로세서 및 반도체 장치{Processor and Semiconductor device capable of reducing power consumption}
본 발명은 프로세서 및 반도체 장치에 관한 것으로서, 자세하게는 파워 게이팅을 적용함으로써 전력 소모를 감소시킨 프로세서 및 반도체 장치에 관한 것이다.
반도체 공정을 이용하여 제조되는 다양한 반도체 장치로서 데이터 처리를 위 한 프로세서(Processor)를 그 일예로 들 수 있다. 프로세서는 레지스터, 산술 논리 유닛(Arithmetic Logic Unit, ALU) 및 디코더 등 여러 가지 디지털 기능을 수행하는 소자들을 조합하여 설계될 수 있다. 특히 프로세서의 하나의 종류로서 마이크로 프로세서는, 상기 프로세서의 기능을 하나의 IC 칩으로 구현한 것으로서, 저렴한 가격과 작은 크기로 인하여 다양한 방면에 응용되고 있다.
도 1은 일반적인 마이크로 프로세서의 구성을 나타내는 블록도이다. 도시된 바와 같이 일반적인 마이크로 프로세서(10)는, 데이터 처리 동작을 수행하기 위한 하나 이상의 로직 블록들을 구비하며, 로직 블록들의 일예로서 레지스터(11), 산술 논리 유닛(ALU, 12) 및 제어 로직(13) 등이 구비될 수 있다.
레지스터(11)는 데이터를 저장하고 고속으로 억세스하기 위하여 배치되며, 산술 논리 유닛(12)은 주로 가산기를 포함하여 구성되며 산술연산, 논리연산 등의 연산 기능을 수행한다. 제어 로직(13)은 명령(instruction)을 해석하고, 또한 마이크로 프로세서(10)에 구비되는 각종 로직 블록을 제어하기 위한 제어신호를 발생한다.
현재, 모바일과 가전, 그리고 IT 응용 제품에서는 고성능의 마이크로 프로세서가 요구된다. 그러나 이러한 제품들의 일부 기능, 일예로서 mp3 재생 등의 기능을 이용하기 위해서는 고성능은 요구되지 않으며 전력 소모를 감소하기 위하여 저전력으로 연산 기능을 수행할 필요가 있다. 이러한 저전력 연산을 위해서 고성능의 마이크로 프로세서를 이용할 경우 필요한 연산량에 비해 많은 전력 소모가 일어나게 된다.
일반적으로, 반도체 장치에서 저전력 설계의 수단으로서 파워 게이팅(power gating)이 이용될 수 있다. 파워 게이팅을 이용하여 현재 사용되지 않는 로직 블록으로의 전력 공급을 중단함으로써 해당 블록에서 발생하는 동적, 정적 전력 소모를 막을 수 있다.
그러나, 일반적인 파워 게이팅의 경우 로직 블록들 전체에 대해서 전원을 일괄적으로 제공하거나 또는 전원을 일괄적으로 차단하는 방식을 취하고 있으므로, 이와 같은 파워 게이팅 방법은 고성능의 마이크로 프로세서가 저전력 연산을 수행함으로써 발생될 수 있는 불필요한 전력의 소모를 방지하는데 적합하지 않다. 또한 전력 소모에 따른 문제를 개선하기 위하여, 고성능 마이크로 프로세서에 비하여 연산 처리되는 데이터 비트 폭(width)이 작으며 저속으로 동작하는 저전력 특성의 또 다른 DSP나 마이크로 프로세서를 이용할 수 있으나, 이 경우 시스템을 구성하기 위한 비용이 증가하게 되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 변형된 파워 게이팅 방법을 이용하여 불필요한 전력 소모를 방지할 수 있는 프로세서 및 반도체 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 프로세서는, m 비트의 데이터 처리를 위하여 m 비트에 대응하는 로직 회로를 구비하는 하나 이상의 로직 블록들 및 적어도 하나의 로직 블록에 대하여, 전원전압을 상기 로직 블록의 상기 m 비트에 대응하는 로직 회로로 제공함으로써 상기 프로세서가 m 비트 프로세서로 동작하도록 제어하거나, 상기 전원전압을 상기 로직 블록의 n 비트(단, n은 m 미만의 정수)에 대응하는 로직 회로로 제공함으로써 상기 프로세서가 n 비트 프로세서로 동작하도록 제어하는 전원 제어부를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 전원 제어부는, 상기 하나 이상의 로직 블록들 각각에 대응하여 배치되는 것을 특징으로 한다.
한편, 상기 전원 제어부는, 상기 로직 블록의 상위 (m-n) 비트에 대응하는 로직 회로로 상기 전원전압의 제공을 제어하기 위한 제1 스위치부 및 상기 로직 블록의 하위 n 비트에 대응하는 로직 회로로 상기 전원전압의 제공을 제어하기 위한 제2 스위치부를 구비할 수 있다.
바람직하게는, 상기 제1 스위치부는, 제1 제어신호에 응답하여 스위칭되는 제1 MOS 트랜지스터를 구비하고, 상기 제2 스위치부는, 제2 제어신호에 응답하여 스위칭되는 제2 MOS 트랜지스터를 구비할 수 있다.
또한 바람직하게는, 상기 프로세서는, 수행하고자 하는 어플리케이션에 따라 고성능 동작하는 제1 모드와 저전력 동작하는 제2 모드를 구비하며, 상기 전원 제어부는, 상기 제1 모드에서, 상기 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터를 턴온하여 상기 프로세서가 m 비트 프로세서로 동작하도록 제어하고, 상기 제2 모드에서, 상기 제2 MOS 트랜지스터를 턴온하여 상기 프로세서가 n 비트 프로세서로 동작하도록 제어할 수 있다.
또한 바람직하게는, 프로세서의 동작 모드에 관한 정보를 입력받아, 상기 정보에 대응하여 상기 제1 및 제2 제어신호를 발생하는 제어신호 발생부를 더 구비하는 것을 특징으로 한다.
한편, 수행하고자 하는 어플리케이션에 따라, 상기 로직 블록의 상기 m 비트에 대응하는 로직 회로를 접지전압과 연결하거나, 상기 로직 블록의 n 비트(단, n은 m 미만의 정수)에 대응하는 로직 회로를 상기 접지전압과 연결하도록 제어하는 스위치부를 더 구비할 수 있다.
한편, 상기 하나 이상의 로직 블록들은, 데이터 및/또는 명령어(instruction)의 저장에 이용되는 제1 로직 블록, 상기 데이터에 대한 산술 논리 연산을 수행하기 위한 제2 로직 블록 및 상기 명령어(instruction)를 디코딩하고, 프로세서 내에 구비되는 로직 블록들을 제어하기 위한 제어신호를 발생하는 제3 로직 블록을 구비할 수 있다.
바람직하게는, 상기 제3 로직 블록은, 상기 m 비트에 대응하는 로직 회로를 포함하는 m 비트 로직 블록 및 상기 n 비트에 대응하는 로직 회로를 포함하는 n 비트 로직 블록을 구비하며, 수행하고자 하는 어플리케이션에 따라, 상기 전원 제어부는 상기 m 비트 로직 블록 및 n 비트 로직 블록 중 어느 하나에 선택적으로 상기 전원전압을 제공할 수 있다.
한편, 본 발명의 다른 실시예에 따른 m 비트 프로세서는, 데이터 및/또는 명령어(instruction)의 저장에 이용되는 제1 로직 블록과, 상기 데이터에 대한 산술 논리 연산을 수행하기 위한 제2 로직 블록 및 상기 명령어(instruction)를 디코딩하며, 프로세서 내에 구비되는 로직 블록들을 제어하기 위한 제어신호를 발생하는 제3 로직 블록을 구비하고, 적어도 하나의 로직 블록은 n 비트(단, n은 m 미만의 정수)의 데이터를 처리하기 위한 n 비트 로직 블록을 복수 개 구비하며, 상기 복수 개의 n 비트 로직 블록 각각으로의 전원전압 제공은 서로 독립적으로 제어되는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 m 비트 프로세서는, m 비트의 데이터 처리를 위하여 m 비트에 대응하는 로직 회로를 구비하는 하나 이상의 로직 블록들 및 상기 로직 블록들로 전원전압의 전달을 제어하기 위한 전원 제어부를 구비하며, 상기 로직 블록들 중 적어도 하나의 로직 블록은, 제1 전원 라인을 통해 상기 전원전압을 제공받는 (m-n) 비트(단, n은 m 미만의 정수)에 대응하는 제1 로직 회로와, 상기 제1 전원 라인과 분리 배치된 제2 전원 라인을 통해 상기 전원전압을 제공받는 n 비트에 대응하는 제2 로직 회로를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따른 반도체 장치는, 병렬하게 배치되는 데이터 경로에 연결되고, m 비트 폭에 대응하는 데이터를 처리하기 위한 m 비트 로직 회로를 구비하며, 상기 m 비트 로직 회로는 제1 전원 라인에 연결되는 제1 로직 회로 및 제2 전원 라인에 연결되는 제2 로직 회로를 구비하는 하나 이상의 로직 블록들 및 적어도 하나의 로직 블록에서 처리되는 데이터의 비트 폭을 조절하기 위하여, 상기 제1 로직 회로로의 전원전압 제공과 상기 제2 로직 회로로의 전원전압 제공을 서로 독립적으로 제어하는 전원 제어부를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따르면, 파워 게이팅 방법을 적용하여 프로세서 및 반도체 장치에서 처리되는 데이터의 비트 폭을 조절하므로, 고성능 모드를 지원함과 동시에 저전력 모드시 불필요한 전력 소모를 방지할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 프로세서의 구조를 나타내는 블록도이다. 도시된 바와 같이 프로세서(100)는 여러 가지 디지털 기능을 수행하기 위하여 레지 스터, 산술 논리 유닛(Arithmetic Logic Unit, ALU) 및 디코더 등 하나 이상의 로직 블록들을 구비할 수 있다. 상기 프로세서(100)는 순차적 단계를 통하여 명령어(instruction)를 수행하며, 순차적 단계의 일예로서 메모리로부터 명령어를 리드하는 패치(fetch) 단계, 명령어를 디코딩하는 단계, 명령어를 실행하는 단계 및 명령어 실행에 따른 결과 데이터를 저장하는 단계 등을 구비할 수 있다. 그러나 프로세서(100)는 다양한 설계에 따라 구성될 수 있으므로 상기 단계들은 더 부가되거나 일부의 단계가 생략될 수 있음은 당업자에게 있어서 자명한 사항이다.
프로세서(100)에 구비되는 하나 이상의 로직 블록들로서, 산술연산, 논리연산 등의 연산기능을 수행하는 산술 논리 연산블록(ALU, 110)과, 데이터 또는 어드레스 등을 저장하기 위하여 레지스터의 집단으로 이루어지는 레지스터 파일 블록(120), 명령어(instruction)의 해석 및 프로세서(100) 내에 구비되는 로직 블록들을 제어하기 위한 제어신호를 발생하는 명령어 디코더 및 제어로직 블록(130)과, 명령어 및 데이터 등을 일시 저장하기 위한 캐시 블록(140) 등이 구비될 수 있다. 그러나, 상술한 바와 같이 프로세서(100)는 데이터 처리 방식 및 처리하고자 하는 어플리케이션의 종류들에 따라 그 구성을 다양하게 변형할 수 있으며 또한 기타 여러 가지 다른 로직 블록들이 더 구비될 수 있음은 자명하다.
한편, 프로세서(100) 내에 구비되는 데이터 패스(Data Path) 및 레지스터 등은 처리하고자 하는 데이터의 비트에 따라서 병렬적으로 배치된 구조를 갖는 것이 일반적이며, m 비트 프로세서(100)의 경우 m 비트에 해당하는 명령어 또는 데이터들이 상기 구조에 따라 병렬하게 전달되고 또한 처리된다.
본 발명의 일실시예에 따른 프로세서(100)는, 현재 수행하고자 하는 어플리케이션(application)의 종류에 따라서 고성능 모드로 동작하거나 저전력 모드로 동작한다. 프로세서(100)에 구비되는 로직 블록들(110 내지 140) 각각은 m 비트의 데이터를 처리하기 위한 데이터 패스 또는 레지스터들이 병렬하게 배치될 수 있는데, 각각의 로직 블록에 구비되는 m 비트에 대응하는 로직 회로에 대하여 복수의 그룹으로 구분하고, 각각의 그룹에 대한 파워 게이팅을 독립적으로 적용한다. 이에 따라 각각의 로직 블록에 대하여, 전체 로직 회로에 대해 전원전압(VDD)을 공급하거나 또는 일부 로직 회로에 대해서만 전원전압(VDD)을 공급하도록 하는 방식에 기반하여 프로세서(100)의 전력 소모의 효율성을 높인다.
일예로서, 고성능을 요구로 하는 어플리케이션 수행시 파워 게이팅(power gating)을 적용하지 않음으로써 로직 블록의 전체 로직 회로에 전원전압(VDD)이 공급되도록 한다. 반면에 낮은 성능의 저전력 연산만이 요구되는 경우에는, 파워 게이팅을 적용하여 각 로직 블록의 일부의 로직 회로에 대해 전원전압(VDD)의 공급을 차단한다. 이에 따라 데이터 또는 명령어의 일부 비트(일예로서 상위 비트들)에 대응하는 로직 회로에서 발생될 수 있는 전력 소모를 방지하며, 실제 처리되는 데이터 또는 명령어의 폭을 줄임으로써 저전력을 달성하도록 한다.
도 2에 도시된 바와 같이, 상기와 같은 동작을 위하여 프로세서(100)는 적어도 하나의 로직 블록으로 전원전압(VDD)이 제공되는 것을 제어하기 위한 전원 제어부를 구비할 수 있다. 일예로서 상기 전원 제어부는 복수 개가 구비될 수 있으며, 각각의 전원 제어부는 각각의 로직 블록에 대응하여 배치될 수 있다. 도시된 복수 개의 전원 제어부(161 내지 164)는, 각각 산술 논리 연산블록(110), 레지스터 파일 블록(120), 명령어 디코더 및 제어로직 블록(130) 및 캐시 블록(140)에 대응하여 배치되며, 각각의 블록으로 제공되는 전원전압(VDD)을 제어한다.
특히, 상기 전원 제어부가 각각의 로직 블록으로 제공되는 전원전압(VDD)을 제어함에 있어서, 고성능을 요구로 하는 모드에서는 로직 블록에 구비되는 m 비트에 대응하는 로직 회로 전체로 전원전압(VDD)을 제공하며, 저전력을 요구로 하는 모드에서는 로직 블록에 구비되는 m 비트에 대응하는 로직 회로 중 일부의 로직 회로로 전원전압(VDD)을 제공하도록 제어한다. 즉, 저전력을 요구로 하는 모드에서 n 비트(n는 m 미만의 정수)에 대응하는 로직회로에만 전원전압(VDD)을 제공함으로써, 상기 프로세서(100)가 n 비트 프로세서로 동작하도록 한다.
일예로서, 산술 논리 연산블록(110)으로 제공되는 전원전압(VDD)을 제어하기 위한 제1 전원 제어부(161)는, 고성능 또는 저전력 모드에 따라 산술 논리 연산블록(110)에 구비되는 m 비트에 대응하는 로직 회로 전체에 전원전압(VDD)을 제공하거나, 일부의 n 비트에 대응하는 로직 회로에만 전원전압(VDD)을 제공한다. 저전력 모드에서는 상기 산술 논리 연산블록(110)은 m 비트에 대응하여 병렬하게 배치되는 데이터 경로 중 그 일부를 통하여 n 비트에 대응하는 데이터를 입력받아 이에 대한 산술 논리 연산을 수행한다. 일예로서, 상기 프로세서(100)가 32 비트의 데이터 처리성능을 갖는 경우, 상기 저전력 모드에서 8 비트에 대응하는 로직 회로에만 선택적으로 전원전압(VDD)을 제공함으로써, 상기 프로세서(100)가 8 비트의 프로세서(150)로 동작하도록 할 수 있다.
이와 같은 동작은, 프로세서(100)의 다른 로직 블록들에 대해서도 동일하게 적용될 수 있다. 즉, 레지스터 파일 블록(120)으로 제공되는 전원전압(VDD)을 제어하기 위한 제2 전원 제어부(162)는, 고성능 모드에서 레지스터 파일 블록(120)에 구비되는 m 비트에 대응하는 로직 회로 전체(일예로서 병렬하게 배치되는 레지스터들 전체)에 전원전압(VDD)을 제공하도록 제어한다. 반면에 저전력 모드에서는, 레지스터 파일 블록(120)에 구비되는 일부의 레지스터들(일예로서 n 비트에 대응하는 레지스터들)만으로 전원전압(VDD)을 제공하도록 제어하고, 나머지 레지스터들은 비활성화하여 불필요한 전력 소모를 방지한다.
명령어 디코더 및 제어로직 블록(130)으로 제공되는 전원 전압을 제어하기 위한 제3 전원 제어부(163) 또한, 고성능 또는 저전력 모드에 따라 디코더 및 제어로직 블록(130)에 구비되는 로직 회로 전체에 전원전압(VDD)을 제공하거나, 디코더 및 제어로직 블록(130)에 구비되는 일부의 로직 회로에 대해서만 전원전압(VDD)을 제공할 수 있다. 한편, 명령어 디코더 및 제어로직 블록(130)은 해당 블록의 특성상 병렬적인 데이터 처리 구성을 갖지 않거나 일부 로직 회로에 대한 전원전압(VDD)의 독립적인 제어가 어려운 경우가 존재한다. 이에 따라 명령어 디코더 및 제어로직 블록(130)은 상술하였던 바와 같은 다른 로직 블록에서와는 달리, m 비트의 데이터에 대응하는 로직 회로 외에 n 비트의 데이터에 대응하는 로직 회로를 더 구비하도록 설계될 수 있다. 이에 대해서는 이후 자세히 설명한다.
또한, 캐시 블록(140)으로 제공되는 전원전압(VDD)을 제어하기 위한 제4 전원 제어부(164)는, 캐시 블록(140)에 구비되는 로직 회로 전체에 전원전압(VDD)을 제공하도록 제어하거나, 캐시 블록(140)에 구비되는 일부의 로직 회로에 전원전압(VDD)을 제공하도록 제어한다. 즉, 고성능 모드에서는 캐시 블록(140) 전체가 활성화됨으로써, 저장되거나 리드(read)되는 데이터 또는 명령어의 폭이 m 비트에 해당하는 큰 폭을 갖도록 하며, 저전력 모드에서는 캐시 블록(140)의 일부만 활성화되도록 함으로써 저장되거나 리드(read)되는 데이터 또는 명령어의 폭이 n 비트에 해당하는 작은 폭을 갖도록 한다.
상술한 전원 제어부에 대한 자세한 구성 및 동작을 도 3을 참조하여 설명한다. 도 3에는 전원 제어부(161 내지 164) 각각이 하나 이상의 MOS 트랜지스터로 구현된 것을 도시하였으며, 프로세서(100)에 구비되는 로직 블록들은 설명의 편의를 위해 그 일부만 도시하였다. 또한 프로세서(100)의 일예로서 32 비트 프로세서를 도시하였으며, 저전력 모드에서 상기 프로세서(100)가 8 비트 프로세서로 동작하는 것을 그 일예로 도시하였다.
다수의 가산기(Adder)를 포함하여 구성될 수 있는 산술 논리 연산블록(110)은, 일부의 가산기와 다른 일부의 가산기가 서로 다른 전원 라인을 통하여 전원전압(VDD)을 제공받도록 구성한다. 일예로서, 32 비트에 대응하는 가산기들 중에서 상위 24 비트에 대응하는 가산기로 전원전압(VDD)을 제공하기 위한 제1 전원 라인과, 하위 8 비트에 대응하는 가산기로 전원전압(VDD)을 제공하기 위한 제2 전원 라인을 서로 분리하여 구성한다. 또한 산술 논리 연산블록(110)으로 제공되는 전원전압(VDD)을 제어하기 위한 전원 제어부는, 전원 전압원과 제1 전원 라인을 서로 전기적으로 연결하기 위한 제1 스위치와, 전원 전압원과 제2 전원 라인을 서로 전기 적으로 연결하기 위한 제2 스위치를 구비할 수 있다. 제1 스위치는 제1 제어신호(SC0)에 응답하여 스위칭되는 MOS 트랜지스터(MP0)을 구비할 수 있으며, 제2 스위치는 제2 제어신호(SC1)에 응답하여 스위칭되는 MOS 트랜지스터(MP1)을 구비할 수 있다. MOS 트랜지스터로서 제1 스위치 및 제2 스위치가 모두 PMOS 트랜지스터로 구현될 수 있다.
수행하고자 하는 어플리케이션의 종류에 따라 프로세서(100)는 고성능 모드로 동작하거나 저전력 모드로 동작할 수 있는데, 상기 고성능 모드에서는 제1 제어신호(SC0) 및 제2 제어신호(SC1)가 모두 로우 레벨을 가지며 MOS 트랜지스터(MP0) 및 MOS 트랜지스터(MP1)는 모두 턴온된다. 이에 따라 제1 전원 라인이 전원 전압원과 연결됨으로써 상위 24 비트에 대응하는 가산기들로 전원 전압이 제공되며, 또한 제2 전원 라인이 전원 전압원과 연결됨으로써 하위 8 비트에 대응하는 가산기들로 전원 전압이 제공된다. 반면에 프로세서(100)가 저전력 모드에서 동작하도록 하는 경우 제1 제어신호(SC0)는 하이 레벨을 가지며 제2 제어신호(SC1)는 로우 레벨을 갖도록 하여, MOS 트랜지스터(MP0)는 턴 오프 시키며 MOS 트랜지스터(MP1)는 턴 온되도록 제어한다. 이에 따라 제2 전원 라인만 전원 전압원과 연결되도록 하여, 하위 8 비트에 대응하는 가산기들로만 전원 전압이 제공되도록 제어한다.
상기한 바와 같은 구성은 프로세서(100) 내의 다른 로직 블록에도 동일하게 적용될 수 있다. 도시되지는 않았으나, 32 비트 레지스터 파일 블록에 대해서도 일부의 비트(일예로서 상위 24 비트)에 대응하는 레지스터 파일 블록으로 전원전압(VDD)을 제공하기 위한 전원 라인과, 나머지 일부의 비트(일예로서 하위 8 비트) 에 대응하는 레지스터 파일 블록으로 전원전압(VDD)을 제공하기 위한 전원 라인은 서로 분리되어 구성될 수 있다. 또한 32 비트 레지스터 파일 블록에 대응하는 전원 제어부는, 상위 24 비트에 대응하는 레지스터 파일 블록으로 전원전압(VDD)의 제공을 제어하기 위한 제1 스위치와, 하위 8 비트에 대응하는 레지스터 파일 블록으로 전원전압(VDD)의 제공을 제어하기 위한 제2 스위치를 구비할 수 있다. 상기 제1 스위치 및 제2 스위치는 앞서 언급되었던 제어신호들(SC0, SC1)에 의해 동일하게 제어될 수 있다.
한편, 프로세서(100) 내의 로직 블록들은 소정의 접지전압(VSS)에 전기적으로 연결될 수 있는데, 프로세서(100)는 전력 소모의 효율적인 감소를 위하여 상기 로직 블록과 접지전압(VSS)의 연결을 제어하기 위한 스위치부를 더 구비할 수 있다. 즉, 도시된 바와 같이 각각의 로직 블록들, 일예로서 32 비트 레지스터 파일 블록에서 상위 24 비트에 대응하는 레지스터 파일 블록으로 접지전압(VSS)을 제공하기 위한 제1 접지 라인과 하위 8 비트에 대응하는 레지스터 파일 블록으로 접지전압(VSS)을 제공하기 위한 제2 접지 라인은 서로 분리되어 구성될 수 있다. 또한 접지전압(VSS)의 제공을 제어하기 위한 스위치부는, 접지 전압원과 상기 제1 접지 라인의 전기적 연결을 제어하기 위한 스위치(일예로서 NMOS 트랜지스터, MN0)와, 접지 전압원과 상기 제2 접지 라인의 전기적 연결을 제어하기 위한 스위치(일예로서 NMOS 트랜지스터, MN1)를 구비할 수 있다.
도 3에 도시된 바와 같이 프로세서(100) 내의 로직 블록들에 대하여, 상위 일부의 비트(일예로서 24 비트)에 대응하는 로직 회로로 전원전압(VDD)의 제공을 제어하기 위한 스위치(MP0)와, 접지전압(VSS)의 제공을 제어하기 위한 스위치(MN0)는 동시에 턴온 되거나 동시에 턴 오프된다. 이에 따라 상기 스위치(MP0)는 제1 제어신호(SC0)에 응답하여 스위칭되며, 상기 스위치(MN0)는 제1 제어신호(SC0)를 반전한 신호에 응답하여 스위칭될 수 있다. 마찬가지로, 프로세서(100) 내의 로직 블록들의 하위 일부의 비트(일예로서 8 비트)에 대응하는 로직 회로로 전원전압(VDD)의 제공을 제어하기 위한 스위치(MP1)와, 접지전압(VSS)의 제공을 제어하기 위한 스위치(MN1)는 동시에 턴온 되거나 동시에 턴 오프된다. 이를 위하여, 상기 스위치(MP1)는 제2 제어신호(SC1)에 응답하여 스위칭되며, 상기 스위치(MN1)는 제2 제어신호(SC1)를 반전한 신호에 응답하여 스위칭될 수 있다.
도 4는 본 발명의 일실시예에 따른 프로세서의 전체 동작을 나타내기 위한 블록도이다. 도 4에 도시된 바와 같이 프로세서(100)는 하나 이상의 로직 블록들(Logic Block 0 내지 Logic Block i)을 구비하며, 또한 각각의 로직 블록으로 제공되는 전원전압(VDD)을 제어하기 위한 전원 제어부로서 하나 이상의 MOS 트랜지스터(MP0, MP1)를 구비할 수 있다.
한편, 상술하였던 바와 같이 전원 제어부에 구비되는 하나 이상의 MOS 트랜지스터(MP0, MP1)의 동작을 제어하기 위하여, 프로세서(100)는 하나 이상의 제어신호를 발생하는 제어신호 발생부(170)를 더 구비할 수 있다. 상기 프로세서(100)가, 고성능의 m 비트(일예로서 32 비트)의 프로세서로 동작하는 경우와 저전력의 n 비트(일예로서 하위 8 비트)의 프로세서로 동작하는 두 가지 모드를 구비하는 경우, 제어신호 발생부(170)는 두 개의 제어신호(SC0, SC1)를 발생할 수 있다.
필요한 어플리케이션의 다양한 종류에 따라 상기 프로세서(100)가 더 많은 동작모드를 구비할 수 있으며, 각 동작모드마다 실제 처리되는 데이터 또는 명령어의 비트 폭의 크기를 달리할 수 있다. 이 경우 제어신호 발생부(170)는 더 많은 제어신호들을 발생할 수 있다. 일예로서, 실제 32 비트에 대응하는 로직 회로를 구비하는 로직 블록의 경우, 8 비트에 대응하는 로직 회로마다 전원 라인이 서로 분리되어 배치될 수 있으며, 각각의 전원 라인과 전원 전압원의 연결을 독립적으로 제어함으로써 상기 프로세서(100)의 동작 모드를 더 다양하게 설정할 수 있다.
한편, 상기 제어신호를 발생하기 위하여, 제어신호 발생부(170)는 모드 정보 발생부(180)로부터 프로세서(100)의 동작 모드에 관련된 정보(mod_info)를 입력받을 수 있다. 제어신호 발생부(170)는, 동작 모드 정보(mod_info)에 응답하여 제1 제어신호(SC0) 및 제2 제어신호(SC1)를 발생한다. 현재 수행하고자 하는 어플리케이션이 고성능을 요구하는 경우 제어신호 발생부(170)는 로우 레벨을 갖는 제1 제어신호(SC0) 및 제2 제어신호(SC1)를 발생하여 전원 제어부(MP0, MP1)로 제공하며, 현재 수행하고자 하는 어플리케이션이 저전력을 요구하는 경우 하이 레벨을 갖는 제1 제어신호(SC0) 및 로우 레벨을 갖는 제2 제어신호(SC1)를 발생하여 전원 제어부(MP0, MP1)로 제공한다.
제어신호 발생부(170)로 동작 모드 정보(mod_info)를 제공하기 위한 모드 정보 발생부(180)는 다양한 형태로 구현이 가능하다. 모드 정보 발생부(180)는 프로세서(100) 내에 구비되도록 함으로써, 프로세서(100)의 동작 모드가 자동적으로 전환되도록 할 수 있다. 일예로서, 모드 정보 발생부(180)는, 프로세서(100) 내에서 수행되는 명령어(Instruction), 명령어(Instruction)를 디코딩함에 따라 발생된 어드레스(address), 또는 전력 소모 정도 등을 이용함으로써 요구되는 동작 모드를 판단하고, 이에 따른 동작 모드 정보(mod_info)를 발생하여 제어신호 발생부(170)로 제공할 수 있다. 또한 프로세서(100)의 동작 모드는 외부로부터 제공되는 특정한 명령 또는 신호에 의해서 직접 전환될 수 있으며, 이 경우 제어신호 발생부(170)로 제공되는 동작 모드 정보(mod_info)는 외부의 명령 또는 신호일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 프로세서에 구비되는 명령어 디코더 및 제어로직 블록을 나타내는 도면이다. 도시된 바와 같이 프로세서가 고성능의 m 비트 프로세서로 동작하는 모드와 저전력의 n 비트 프로세서로 동작하는 모드를 갖는 경우, 프로세서에 구비되는 명령어 디코더 및 제어로직 블록(230)은 m 비트 명령어 디코더 및 제어로직 블록(231) 외에 n 비트 명령어 디코더 및 제어로직 블록(232)을 더 구비할 수 있다.
프로세서 내에서 데이터 패스 또는 레지스터들은 데이터 비트에 따라 일반적으로 병렬적으로 구성되므로, m 비트 프로세서의 로직 블록에 구비되는 로직 회로들을 두 개 또는 그 이상의 그룹으로 구분하여 전원전압(VDD)을 각각 독립적으로 제공할 수 있다. 그러나, 프로세서에 구비되는 명령어 디코더 및 제어로직 블록(230)이 병렬적인 데이터 처리 구성을 갖지 않거나 일부 로직 회로에 대한 전원전압(VDD)의 독립적인 제어가 어려운 경우, 상기 프로세서에 고성능 모드에서 사용되는 m 비트 명령어 디코더 및 제어로직 블록(231)과 저전력 모드에서 사용되는 n 비트 명령어 디코더 및 제어로직 블록(232)을 모두 포함하도록 구성할 수 있다. 각각의 명령어 디코더 및 제어로직 블록은 서로 다른 전원 라인을 통해 전원전압(VDD)을 제공받으며, 동작 모드에 따라 m 비트 및 n 비트 중 어느 하나의 명령어 디코더 및 제어로직 블록으로 전원전압(VDD)이 제공된다. 이를 위하여 m 비트 명령어 디코더 및 제어로직 블록(231)에 연결되는 제1 스위치부와 n 비트 명령어 디코더 및 제어로직 블록(232)에 연결되는 제2 스위치부는 동일 종류의 MOS 트랜지스터로 이루어질 수 있으며, 제1 스위치부와 제2 스위치부는 서로 반대의 레벨을 갖는 제어신호(SC0, /SC0)에 의해 각각 제어될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 프로세서에 구비되는 m 비트 로직 블록 및 전원 제어부의 구조를 나타내는 블록도이다. 상기 프로세서(300)는 하나 이상의 m 비트 로직 블록을 구비할 수 있으며, m 비트 로직 블록 각각은 n 비트의 로직 블록 복수 개가 병렬하게 배치되는 형태로 이루어질 수 있다.
도시된 바와 같이, 하나의 m 비트 로직 블록(310)은 복수 개의 n 비트의 로직 블록(310_1 내지 310_k)을 구비할 수 있으며, 복수 개의 n 비트의 로직 블록(310_1 내지 310_k) 각각은 서로 다른 전원 라인을 통해 전원전압(VDD)을 제공받는다. 이를 위하여 상기 m 비트 로직 블록(310)에 대응하는 전원 제어부는, 각각의 n 비트의 로직 블록(310_1 내지 310_k)에 연결되는 스위치들을 구비할 수 있다.
일예로서 하나의 m 비트 로직 블록(310)이 4 개의 n 비트의 로직 블록(310_1 내지 310_4)으로 이루어지는 경우, 상위 n 비트의 로직 블록(310_1)은 제1 제어신호(SC0)에 응답하여 스위칭되는 제1 PMOS 트랜지스터(MP0)를 통하여 전원전압(VDD) 을 제공받는다. 이와 유사하게 다음의 n 비트의 로직 블록(310_2)은 제2 제어신호(SC1)에 응답하여 스위칭되는 제2 PMOS 트랜지스터(MP1)를 통하여 전원전압(VDD)을 제공받으며, 다음의 n 비트의 로직 블록(310_3)은 제3 제어신호(SC2)에 응답하여 스위칭되는 제3 PMOS 트랜지스터(MP2)를 통하여 전원전압(VDD)을 제공받는다. 또한 하위 n 비트의 로직 블록(310_4)은 제4 제어신호(SC3)에 응답하여 스위칭되는 제4 PMOS 트랜지스터(MP3)를 통하여 전원전압(VDD)을 제공받는다.
상기와 같이 구성되는 프로세서(300)는 4 가지의 동작모드를 구비할 수 있다. 일예로서 가장 고성능으로 동작하는 제1 모드에서는, 제1 PMOS 트랜지스터(MP0) 내지 제4 PMOS 트랜지스터(MP3)를 모두 턴온하여 상기 프로세서(300)가 32 비트의 프로세서로 동작하도록 한다. 반면, 수행하고자 하는 어플리케이션이 24 비트 연산을 통하여 수행 가능한 경우, 동작 모드를 제2 모드로 전환하여 상위 n 비트의 로직 블록(310_1)에 대응하는 제1 PMOS 트랜지스터(MP0)를 턴 오프하고, 나머지 제2 내지 제4 PMOS 트랜지스터(MP1 내지 MP3)를 턴 온한다. 이에 따라 상기 프로세서(300)가 24 비트의 프로세서로 동작하도록 한다.
또한 이와 유사하게, 수행하고자 하는 어플리케이션이 16 비트 연산을 통하여 수행 가능한 경우, 동작 모드를 제3 모드로 전환하여 상위 2n 비트의 로직 블록(310_1, 310_2)에 대응하는 제1 PMOS 트랜지스터(MP0) 및 제2 PMOS 트랜지스터(MP1)를 턴 오프하고, 나머지 제3 및 제4 PMOS 트랜지스터(MP2 및 MP3)를 턴 온한다. 이에 따라 상기 프로세서(300)가 16 비트의 프로세서로 동작하도록 한다. 반면, 가장 저전력으로 동작하는 제4 모드에서는, 제1 PMOS 트랜지스터(MP0) 내지 제 3 PMOS 트랜지스터(MP2)를 턴 오프하고, 하위 n 비트의 로직 블록(310_4)에 대응하는 제4 PMOS 트랜지스터(MP3)만을 턴 온한다. 이에 따라 상기 프로세서(300)가 8비트의 프로세서로 동작하도록 한다.
상술한 바와 같은 파워 게이팅(power gating)을 적용하여 고성능 및 저전력 동작에 모두 적합하도록 하는 구성이 마이크로 프로세서의 동작을 기반으로 하여 설명되었으나, 본 발명이 반드시 이에 국한되는 것은 아니다. 메모리 장치를 포함하는 일반적인 반도체 장치 또한 데이터를 처리하기 위한 다양한 로직 블록을 구비할 수 있다. 또한 상기 데이터 처리시 데이터 또는 제어신호의 경로라든지 상기 데이터를 저장하기 위한 레지스터들이 데이터 비트별로 병렬하게 배치되어 있는 경우, 상술한 바와 같은 파워 게이팅 방법이 적절하게 적용될 수 있다. 본 발명의 설명에 개시된 사항을 참조하여 본 발명의 실시예들이 일반적인 반도체 장치에 적용될 수 있음은 당업자들에 자명한 사항일 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 일반적인 마이크로 프로세서의 구성을 나타내는 블록도이다.
도 2는 본 발명의 일실시예에 따른 프로세서의 구조를 나타내는 블록도이다.
도 3은 도 2의 전원 제어부의 자세한 동작을 나타내기 위한 블록도이다.
도 4는 본 발명의 일실시예에 따른 프로세서의 전체 동작을 나타내기 위한 블록도이다.
도 5는 본 발명의 다른 실시예에 따른 프로세서에 구비되는 명령어 디코더 및 제어로직 블록을 나타내는 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 프로세서에 구비되는 m 비트 로직 블록 및 전원 제어부의 구조를 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 프로세서
110: 산술 논리 연산블록
120: 레지스터 파일 블록
130: 명령어 디코더 및 제어로직 블록
140: 캐시 블록
161-164: 전원 제어부

Claims (20)

  1. m 비트의 데이터 처리를 위하여 m 비트에 대응하는 로직 회로를 구비하는 하나 이상의 로직 블록들; 및
    적어도 하나의 로직 블록에 대하여, 전원전압을 상기 로직 블록의 상기 m 비트에 대응하는 로직 회로로 제공함으로써 상기 프로세서가 m 비트 프로세서로 동작하도록 제어하거나, 상기 전원전압을 상기 로직 블록의 n 비트(단, n은 m 미만의 정수)에 대응하는 로직 회로로 제공함으로써 상기 프로세서가 n 비트 프로세서로 동작하도록 제어하는 전원 제어부를 구비하는 것을 특징으로 하는 프로세서.
  2. 제1항에 있어서,
    상기 전원 제어부는, 상기 하나 이상의 로직 블록들 각각에 대응하여 배치되는 것을 특징으로 하는 프로세서.
  3. 제1항에 있어서, 상기 전원 제어부는,
    상기 로직 블록의 상위 (m-n) 비트에 대응하는 로직 회로로 상기 전원전압의 제공을 제어하기 위한 제1 스위치부; 및
    상기 로직 블록의 하위 n 비트에 대응하는 로직 회로로 상기 전원전압의 제공을 제어하기 위한 제2 스위치부;를 구비하는 것을 특징으로 하는 프로세서.
  4. 제3항에 있어서,
    상기 제1 스위치부는, 제1 제어신호에 응답하여 스위칭되는 제1 MOS 트랜지스터를 구비하고,
    상기 제2 스위치부는, 제2 제어신호에 응답하여 스위칭되는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 프로세서.
  5. 제4항에 있어서,
    상기 프로세서는, 수행하고자 하는 어플리케이션에 따라 고성능 동작하는 제1 모드와 저전력 동작하는 제2 모드를 구비하며,
    상기 전원 제어부는,
    상기 제1 모드에서, 상기 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터를 턴온하여 상기 프로세서가 m 비트 프로세서로 동작하도록 제어하고,
    상기 제2 모드에서, 상기 제2 MOS 트랜지스터를 턴온하여 상기 프로세서가 n 비트 프로세서로 동작하도록 제어하는 것을 특징으로 하는 프로세서.
  6. 제5항에 있어서,
    프로세서의 동작 모드에 관한 정보를 입력받아, 상기 정보에 대응하여 상기 제1 및 제2 제어신호를 발생하는 제어신호 발생부를 더 구비하는 것을 특징으로 하는 프로세서.
  7. 제1항에 있어서,
    수행하고자 하는 어플리케이션에 따라, 상기 로직 블록의 상기 m 비트에 대응하는 로직 회로를 접지전압과 연결하거나, 상기 로직 블록의 n 비트(단, n은 m 미만의 정수)에 대응하는 로직 회로를 상기 접지전압과 연결하도록 제어하는 스위치부를 더 구비하는 것을 특징으로 하는 프로세서.
  8. 제1항에 있어서, 상기 하나 이상의 로직 블록들은,
    데이터 및/또는 명령어(instruction)의 저장에 이용되는 제1 로직 블록;
    상기 데이터에 대한 산술 논리 연산을 수행하기 위한 제2 로직 블록; 및
    상기 명령어(instruction)를 디코딩하고, 프로세서 내에 구비되는 로직 블록들을 제어하기 위한 제어신호를 발생하는 제3 로직 블록을 구비하는 것을 특징으로 하는 프로세서.
  9. 제8항에 있어서,
    상기 제3 로직 블록은, 상기 m 비트에 대응하는 로직 회로를 포함하는 m 비트 로직 블록 및 상기 n 비트에 대응하는 로직 회로를 포함하는 n 비트 로직 블록을 구비하며,
    수행하고자 하는 어플리케이션에 따라, 상기 전원 제어부는 상기 m 비트 로직 블록 및 n 비트 로직 블록 중 어느 하나에 선택적으로 상기 전원전압을 제공하는 것을 특징으로 하는 프로세서.
  10. m 비트 프로세서에 있어서,
    데이터 및/또는 명령어(instruction)의 저장에 이용되는 제1 로직 블록;
    상기 데이터에 대한 산술 논리 연산을 수행하기 위한 제2 로직 블록; 및
    상기 명령어(instruction)를 디코딩하며, 프로세서 내에 구비되는 로직 블록들을 제어하기 위한 제어신호를 발생하는 제3 로직 블록을 구비하고,
    적어도 하나의 로직 블록은 n 비트(단, n은 m 미만의 정수)의 데이터를 처리하기 위한 n 비트 로직 블록을 복수 개 구비하며, 상기 복수 개의 n 비트 로직 블록 각각으로의 전원전압 제공은 서로 독립적으로 제어되는 것을 특징으로 하는 프로세서.
  11. 제10항에 있어서,
    적어도 하나의 제어신호에 응답하여, 상기 복수 개의 n 비트 로직 블록 각각에 대한 전원전압의 제공을 제어하는 전원 제어부; 및
    수행하고자 하는 어플리케이션에 따라 상기 적어도 하나의 제어신호를 발생하는 제어신호 발생부를 더 구비하는 것을 특징으로 하는 프로세서.
  12. 제10항에 있어서,
    상기 프로세서는, 수행하고자 하는 어플리케이션에 따라 고성능 동작하는 제1 모드와 저전력 동작하는 제2 모드를 구비하며,
    상기 전원 제어부는, 상기 제1 모드에서 상기 전원전압을 제공받는 n 비트 로직 블록의 수는 상기 제2 모드에서 상기 전원전압을 제공받는 n 비트 로직 블록의 수보다 더 많도록 제어하는 것을 특징으로 하는 프로세서.
  13. m 비트 프로세서에 있어서,
    m 비트의 데이터 처리를 위하여 m 비트에 대응하는 로직 회로를 구비하는 하나 이상의 로직 블록들; 및
    상기 로직 블록들로 전원전압의 전달을 제어하기 위한 전원 제어부를 구비하며,
    상기 로직 블록들 중 적어도 하나의 로직 블록은, 제1 전원 라인을 통해 상기 전원전압을 제공받는 (m-n) 비트(단, n은 m 미만의 정수)에 대응하는 제1 로직 회로와, 상기 제1 전원 라인과 분리 배치된 제2 전원 라인을 통해 상기 전원전압을 제공받는 n 비트에 대응하는 제2 로직 회로를 구비하는 것을 특징으로 하는 프로세서.
  14. 제13항에 있어서, 상기 전원 제어부는,
    상기 제1 전원 라인에 연결되며, 제1 제어신호에 응답하여 상기 전원전압을 상기 제1 전원 라인에 연결하기 위한 제1 스위치부; 및
    상기 제2 전원 라인에 연결되며, 제2 제어신호에 응답하여 상기 전원전압을 상기 제2 전원 라인에 연결하기 위한 제2 스위치부를 구비하는 것을 특징으로 하는 프로세서.
  15. 제14항에 있어서,
    상기 프로세서는, 수행하고자 하는 어플리케이션에 따라 고성능 동작하는 제1 모드와 저전력 동작하는 제2 모드를 구비하며,
    상기 전원 제어부는,
    상기 제1 모드에서, 상기 제1 로직 회로 및 제2 로직 회로로 상기 전원전압을 제공하여 상기 프로세서가 m 비트 프로세서로 동작하도록 제어하고,
    상기 제2 모드에서, 상기 제2 로직 회로로 상기 전원전압을 제공하여 상기 프로세서가 n 비트 프로세서로 동작하도록 제어하는 것을 특징으로 하는 프로세서.
  16. 제14항에 있어서,
    프로세서의 동작 모드에 관한 정보를 입력받아, 상기 정보에 대응하여 상기 제1 및 제2 제어신호를 발생하는 제어신호 발생부를 더 구비하는 것을 특징으로 하는 프로세서.
  17. 병렬하게 배치되는 데이터 경로에 연결되고, m 비트 폭에 대응하는 데이터를 처리하기 위한 m 비트 로직 회로를 구비하며, 상기 m 비트 로직 회로는 제1 전원 라인에 연결되는 제1 로직 회로 및 제2 전원 라인에 연결되는 제2 로직 회로를 구비하는 하나 이상의 로직 블록들; 및
    적어도 하나의 로직 블록에서 처리되는 데이터의 비트 폭을 조절하기 위하여, 상기 제1 로직 회로로의 전원전압 제공과 상기 제2 로직 회로로의 전원전압 제공을 서로 독립적으로 제어하는 전원 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 전원 제어부는,
    전원 전압원 및 상기 제1 전원 라인 사이에 연결되며, 제1 제어신호에 응답하여 스위칭됨으로써 상기 전원전압을 상기 제1 전원 라인으로 제공하기 위한 제1 스위치부; 및
    상기 전원 전압원 및 상기 제2 전원 라인 사이에 연결되며, 제2 제어신호에 응답하여 스위칭됨으로써 상기 전원전압을 상기 제2 전원 라인으로 제공하기 위한 제2 스위치부를 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 반도체 장치는, 고성능 동작하는 제1 모드와 저전력 동작하는 제2 모드를 구비하며,
    상기 전원 제어부는,
    상기 제1 모드에서, 상기 제1 스위치부 및 제2 스위치부를 턴온하여 상기 제1 로직 회로 및 제2 로직 회로로 상기 전원전압이 제공되도록 제어하고,
    상기 제2 모드에서, 상기 제1 스위치부 및 제2 스위치부 중 어느 하나를 턴 온하여 상기 제1 로직 회로 및 제2 로직 회로 중 어느 하나로 상기 전원전압이 제공되도록 제어하는 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서,
    상기 제1 로직 회로는, 상기 m 비트 로직 회로 중 상위 (m-n) 비트(단, n은 m 미만의 정수)에 대응하는 로직 회로이며,
    상기 제2 로직 회로는, 상기 m 비트 로직 회로 중 하위 n 비트에 대응하는 로직 회로인 것을 특징으로 하는 반도체 장치.
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