JP2010238297A

JP2010238297A - 半導体記憶装置及びその制御方法

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Publication number: JP2010238297A
Application number: JP2009084178A
Authority: JP
Inventors: Masao Ide; 将生井手
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-03-31
Filing date: 2009-03-31
Publication date: 2010-10-21
Anticipated expiration: 2029-03-31
Also published as: JP5229059B2; US20100246308A1; US8279701B2

Abstract

【課題】半導体記憶装置及びその制御方法において、消費電力の更なる削減を可能とすることを目的とする。
【解決手段】アドレスで指定される複数の記憶素子を有し複数のアドレス毎にブロックに分割された記憶部と、書き込みアドレス信号を前記アドレスにデコードするアドレスデコード回路と、書き込みデータを前記記憶部の各アドレスが含まれるブロックに入力すると共に複数の転送バッファを有する書き込み信号路と、前記アドレスデコード回路でデコードされたアドレスが含まれるブロック以外のブロックに対して、前記書き込みデータを入力する書き込み信号路中の転送バッファを、非動作状態に制御するバッファ制御部を備えるようにする。
【選択図】図２

Description

本発明は、半導体記憶装置及びその制御方法に係り、特にレジスタファイル等に適した半導体記憶装置及びその制御方法に関する。

図１は、従来の半導体記憶装置の一例を示すブロック図である。図１に示す半導体記憶装置１は、多段バッファ１０、クロック制御回路２０−１〜２０−ｎ、書き込みを行うバッファを選択するアドレスデコード回路３０、及び読み出しを行うバッファを選択するアドレスデコード回路４０を有する。多段バッファ１０は、ｎ段（ｎは２以上の自然数）のバッファ１１−１〜１１−ｎを有する。各バッファ１１−１〜１１−ｎは、ｍ段（ｍは自然数）のフリップフロップ（ＦＦ：Flip-Flop）１２−０〜１２−（ｍ−１）を有する。図１中、ＩＤＴは多段バッファ１０に書き込まれる入力データ、ＯＤＴは多段バッファ１０から読み出される出力データ、ＡＤＤはアドレス信号、ＣＬＫはクロック信号を示す。

クロック制御回路２０−１〜２０−ｎは、選択されたアドレスのバッファにのみクロック信号ＣＬＫを供給することで、多段バッファ１０中の１段のバッファのみを動作させることができる。多段バッファ１０中、選択されたアドレスのバッファ以外のバッファにはクロック信号ＣＬＫが供給されないので、半導体記憶装置１全体として消費電力を削減できる。

しかし、多段バッファ１０の段数ｎが増大すると、半導体記憶装置１の実装面積も増大してデータを転送する距離も増大するため、データを転送する信号路に転送バッファ（又は、バッファゲート）を設けてデータを増幅する必要がある。このような転送バッファは、信号路の一定距離毎及び多段バッファ１０の各段に対して設けられるため、多段バッファ１０の段数ｎが増大すると転送バッファの数は膨大なものとなる。図１では、上記の如き転送バッファの一部のみを転送バッファ１５として示すが、実際には転送バッファ１５の数は非常に多い。

このため、多段バッファ１０中の選択されたアドレスのバッファにのみクロック信号ＣＬＫを供給することで半導体記憶装置１全体としての消費電力の削減を図っても、各転送バッファ１５は動作し続けるため、消費電力の削減には限界がある。

特開２００７−１４９２０１号公報特開平１１−１６２１６５号公報

従来の半導体記憶装置では、選択されたアドレスのバッファにのみクロック信号を供給することで消費電力の削減を図ることはできるものの、転送バッファは全体として動作し続けるため、消費電力の削減には限界があるという問題があった。

そこで、本発明は、消費電力の更なる削減が可能な半導体記憶装置及びその制御方法を提供することを目的とする。

本発明の一観点によれば、アドレスで指定される複数の記憶素子を有し、複数のアドレス毎にブロックに分割された記憶部と、書き込みアドレス信号を前記アドレスにデコードするアドレスデコード回路と、書き込みデータを前記記憶部の各アドレスが含まれるブロックに入力すると共に複数の転送バッファを有する書き込み信号路と、前記アドレスデコード回路でデコードされたアドレスが含まれるブロック以外のブロックに対して、前記書き込みデータを入力する書き込み信号路中の転送バッファを、非動作状態に制御するバッファ制御部を備えた半導体記憶装置が提供される。

本発明の一観点によれば、アドレスで指定される複数の記憶素子を有し複数のアドレス毎にブロックに分割された記憶部と、前記記憶部の各アドレスに書き込みデータを入力する書き込み信号路を備えた半導体記憶装置の制御方法であって、書き込みアドレス信号を前記アドレスにデコードし、前記デコードされたアドレスが含まれるブロック以外のブロックに前記書き込みデータを入力する書き込み信号路中の転送バッファを非動作状態に制御する半導体記憶装置の制御方法が提供される。

開示の半導体記憶装置及びその制御方法によれば、消費電力の更なる削減が可能となる。

従来の半導体記憶装置の一例を示すブロック図である。本発明の一実施例における半導体記憶装置を示すブロック図である。図２に示す半導体記憶装置の一部の構成を示す図である。図３において任意のアドレスの選択に応じて動作する転送バッファを説明する図である。

開示の半導体記憶装置及びその制御方法では、デコードされたアドレスが含まれるブロック以外のブロックに書き込みデータを入力する書き込み信号路中の転送バッファを非動作状態に制御するか、或いは、デコードされたアドレスが含まれるブロック以外のブロックから読み出しデータを出力する読み出し信号路中の転送バッファを非動作状態に制御する。

データの書き込み、或いは、データの読み出しと直接関係のない転送バッファをできるだけ非動作状態に制御することで、半導体記憶装置の消費電力を削減することができる。又、デコードされたアドレスの記憶素子にのみクロック信号を供給することで、消費電力の更なる削減が可能となる。

以下に、本発明の半導体記憶装置及びその制御方法の各実施例を、図２以降と共に説明する。

図２は、本発明の一実施例における半導体記憶装置を示すブロック図である。半導体記憶装置５１は、アドレスデコード回路５２、バッファ制御部（又は、バッファ制御手段）５３、クロック制御部（又は、クロック制御手段）５４、記憶部５５、バッファ制御回路（又は、バッファ制御手段）５６、及びアドレスデコード回路５７を有する。図２中、Ｄｉｎは入力される書き込みデータ、Ｄｏｕｔは出力される読み出しデータ、ＡＤＲは入力される書き込みアドレス信号又は読み出しアドレス信号、ＣＬＫはクロック信号である。

アドレスデコード回路５２は、書き込みアドレス信号を書き込みアドレスにデコードする。バッファ制御部５３は、ｎ個（ｎは２以上の自然数）のバッファ制御回路５３−１〜５３−ｎを有し、クロック制御部５４は、ｎ個のクロック制御回路５４−１〜５４−ｎを有する。記憶部５５は、複数のアドレス毎にｎ個のバッファブロック５５−１〜５５−ｎに分割されており、各バッファブロック５５−１〜５５−ｎは複数の記憶素子を有する。記憶素子はメモリ素子やラッチ素子で形成可能であり、ｍビット（ｍは自然数）のデータを１つのアドレスに格納する場合はｍ段のフリップフロップ等で形成される。バッファ制御部５６は、ｎ個のバッファ制御回路５６−１〜５６−ｎを有する。アドレスデコード回路５７は、読み出しアドレス信号に基づいて読み出しデータを選択する。

後述する書き込み信号路は、書き込みデータを記憶部５５の各アドレスが含まれるブロックに入力すると共に複数の転送バッファを有する。バッファ制御部５３は、アドレスデコード回路５２でデコードされたアドレスが含まれるバッファブロック以外のバッファブロックに対して、書き込みデータを入力する、書き込み信号路中の転送バッファを非動作状態に制御する。

後述する読み出し信号路は、読み出しデータを記憶部５５の各アドレスの記憶素子から出力すると共に複数の転送バッファを有する。バッファ制御部５６は、アドレスデコード回路５７でデコードされたアドレスが含まれるバッファブロック以外のバッファブロックから読み出しデータを出力する読み出し信号路中の転送バッファを非動作状態に制御する。

クロック制御部５４は、アドレスデコード回路５２でデコードされたアドレス以外のアドレスの記憶素子へのクロック信号ＣＬＫの入力を抑止或いは禁止する。クロック制御部５４自体は周知であり、例えば特許文献１に記載された構成のクロック制御回路を使用可能である。

図３は、図２に示す半導体記憶装置５１の一部の構成を示す図である。図３は、説明の便宜上、バッファ制御回路５３−１〜５３−４、バッファブロック５５−１〜５５−４、バッファブロック５５−１〜５５−４に書き込みデータを入力する書き込み信号路、及びこれらの書き込み信号路中の転送バッファ５０１を示す。図３では、バッファ制御回路５３−１に関係する転送バッファ（又は、バッファゲート）に符号「５０１」を付してある。又、クロック信号ＣＬＫの図示は省略する。更に、図３では一例として、各バッファブロック５５−１〜５５−４は１６アドレス毎に分割されているが、各バッファブロック５５−１〜５５−４に含まれるアドレス数は１６に限定されるものではないので、アドレス信号のビット数も同様に図３のものに限定されるものではない。

図３において、書き込み信号路は、書き込みデータＤｉｎが入力される入力端子５００からアドレスデコード回路５２及びバッファ制御部５３を介して記憶部５１（各バッファブロック５５−１〜５５−４）に達するまでの信号路である。書き込み信号路には、複数の転送バッファ５０１が設けられている。アドレスデコード回路５２は、複数のデコーダ５０２、複数の転送バッファ５０１、及び複数のセレクタ５０３を有する。バッファ制御部５３は、複数のアンドゲートを有する。図３の例では、バッファ制御回路５３−１はアンドゲート５３１，５３２を有し、バッファ制御回路５３−２はアンドゲート５３１，５３３を有する。従って、アンドゲート５３１は、バッファ制御回路５３−１，５３−２で共有される。バッファ制御回路５３−３はアンドゲート５３５，５３６を有し、バッファ制御回路５３−４はアンドゲート５３５，５３７を有する。従って、アンドゲート５３５は、バッファ制御回路５３−３，５３−４で共有される。

バッファ制御回路５３−１〜５３−４の構成は図３に示す構成に限定されるものではなく、アンドゲート以外の論理ゲートを用いて構成可能であることは言うまでもない。バッファ制御部５３、即ち、バッファ制御回路５３−１〜５３−ｎは、アドレスデコード回路５２でデコードされたアドレスが含まれるバッファブロック以外のバッファブロックに書き込みデータＤｉｎを入力する書き込み信号路中の転送バッファ５０１を非動作状態に制御する構成を有するものであれば良い。

図４は、図３において任意のアドレスの選択に応じて動作する転送バッファ５０１を説明する図である。図４中、動作状態の転送バッファ５０１はハッチングで示し、ハッチングが付されていない転送バッファ５０１は非動作状態であることを示す。

ここでは説明の便宜上、アドレス信号ＡＤＲ＜５：０＞＝６’ｂ００００００で指定されるバッファブロック５５−１内の書き込みアドレスにデータＤｉｎを書き込むものとする。この場合、アドレス信号ＡＤＲの一部であるＡＤＲ＜５：４＞がアドレスデコード回路５２でデコードされてバッファブロック５５−１に入力される。一方、データＤｉｎは、バッファ制御回路５３−１により図５中ハッチングで示すようにアンドゲート５３１，５３２動作状態の転送バッファ５０１を介してバッファブロック５５−１に入力される。これにより、データＤｉｎは、図４中ハッチングで示すバッファブロック５５−１内のアドレス信号ＡＤＲ＜５：０＞が示す書き込みアドレスに書き込まれる。このようにしてデータＤｉｎがバッファブロック５５−１内のアドレスに書き込まれる際、書き込み対象ではない他のバッファブロック５５−２〜５５−４まで達する書き込み信号路中の転送バッファ５０１は非動作状態に制御されている。従って、全てのバッファブロック５５−１〜５５−４に達する書き込み信号路中の転送バッファ５０１が動作状態に制御されてしまう場合と比較すると、この例では動作状態となる転送バッファ５０１の数を約１／４に減少させることができ、その分消費電力の削減が可能となる。このため、記憶部５５内のバッファブロック５５−１〜５５−ｎの数ｎが増大すると、半導体記憶装置５１全体として消費電力を削減する本実施例の効果は非常に大きいことがわかる。

図３及び図４では、説明の便宜上、バッファ制御部５６、読み出しデータを出力する読み出し信号路、及びこれらの読み出し信号路中の転送バッファの図示は省略されている。しかし、アドレスデコード回路５２でデコードされたアドレスが含まれるバッファブロック以外のバッファブロックに書き込みデータを入力する書き込み信号路中の転送バッファを非動作状態に制御するバッファ制御部５３の制御動作と同様に、バッファ制御部５６は、アドレスデコード回路５７で選択されたアドレスが含まれるバッファブロック以外のバッファブロックから読み出しデータを出力する読み出し信号路中の転送バッファを非動作状態に制御すれば良い。

又、上記実施例では、書き込み信号路中の転送バッファ及び読み出し信号路中の転送バッファを指定されたアドレスに応じて非動作状態に制御しているが、転送バッファを非動作状態に制御する制御動作は、書き込み信号路中の転送バッファのみ、或いは、読み出し信号路中の転送バッファのみに対して行うようにしても良い。上記の如く、記憶部５５内のバッファブロック５５−１〜５５−ｎの数ｎが増大すると、その分転送バッファの数も増大するので、書き込み信号路中の転送バッファのみ、或いは、読み出し信号路中の転送バッファのみに対して転送バッファを非動作状態に制御する制御動作を行うようにしても、半導体記憶装置５１全体として消費電力を削減する効果は得られる。

以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
アドレスで指定される複数の記憶素子を有し、複数のアドレス毎にブロックに分割された記憶部と、
書き込みアドレス信号を前記アドレスにデコードするアドレスデコード回路と、
書き込みデータを前記記憶部の各アドレスが含まれるブロックに入力すると共に複数の転送バッファを有する書き込み信号路と、
前記アドレスデコード回路でデコードされたアドレスが含まれるブロック以外のブロックに対して、前記書き込みデータを入力する書き込み信号路中の転送バッファを非動作状態に制御するバッファ制御部を備えた、半導体記憶装置。
（付記２）
前記バッファ制御部は、前記アドレスデコード回路でデコードされたアドレスの一部に基づいて前記書き込み信号路中の前記転送バッファを非動作状態に制御するバッファ制御回路を有する、付記１記載の半導体記憶装置。
（付記３）
読み出しアドレス信号に基づいて前記アドレスを選択する他のアドレスデコード回路と、
読み出しデータを前記記憶部の各アドレスで指定されるブロックの記憶素子から出力すると共に複数の転送バッファを有する読み出し信号路と、
前記他のアドレスデコード回路で選択されたアドレスで指定されるブロック以外のブロックから、前記読み出しデータを出力する読み出し信号路中の転送バッファを、非動作状態に制御する他のバッファ制御部を更に備えた、付記１又は２記載の半導体記憶装置。
（付記４）
前記アドレスデコード回路でデコードされたアドレス以外のアドレスで指定される記憶素子へのクロック信号の入力を抑止するクロック制御部を更に備えた、付記１乃至３のいずれか１項記載の半導体記憶装置。
（付記５）
アドレスで指定される複数の記憶素子を有し、複数のアドレス毎にブロックに分割された記憶部と、
読み出しアドレス信号に基づいて前記アドレスを選択するアドレスデコード回路と、
読み出しデータを前記記憶部の各アドレスで指定されるブロックの記憶素子から出力すると共に複数の転送バッファを有する読み出し信号路と、
前記アドレスデコード回路で選択されたアドレスで指定されるブロック以外のブロックから、前記読み出しデータを出力する読み出し信号路中の転送バッファを、非動作状態に制御するバッファ制御部を備えた、半導体記憶装置。
（付記６）
アドレスで指定される複数の記憶素子を有し複数のアドレス毎にブロックに分割された記憶部と、前記記憶部の各アドレスに書き込みデータを入力する書き込み信号路を備えた半導体記憶装置の制御方法であって、
書き込みアドレス信号を前記アドレスにデコードし、
前記デコードされたアドレスが含まれるブロック以外のブロックに前記書き込みデータを入力する書き込み信号路中の転送バッファを非動作状態に制御する、半導体記憶装置の制御方法。
（付記７）
前記アドレスデコード回路でデコードされたアドレスの一部に基づいて前記書き込み信号路中の前記転送バッファを非動作状態に制御する、付記６記載の半導体記憶装置の制御方法。
（付記８）
読み出しアドレス信号に基づいて前記アドレスを選択し、
前記選択されたアドレスで指定されるブロック以外のブロックから読み出しデータを出力する読み出し信号路中の転送バッファを非動作状態に制御する、付記６又は７記載の半導体記憶装置の制御方法。
（付記９）
前記デコード又は選択されたアドレス以外のアドレスで指定される記憶素子へのクロック信号の入力を抑止する、付記６乃至８のいずれか１項記載の半導体記憶装置の制御方法。
（付記１０）
アドレスで指定される複数の記憶素子を有し複数のアドレス毎にブロックに分割された記憶部と、前記記憶部の各アドレスから読み出しデータを出力する読み出し信号路を備えた半導体記憶装置の制御方法であって、
読み出しアドレス信号に基づいて前記アドレスを選択し、
前記選択されたアドレスで指定されるブロック以外のブロックから読み出しデータを出力する読み出し信号路中の転送バッファを非動作状態に制御する、半導体記憶装置の制御方法。

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

５１半導体記憶装置
５２，５７アドレスデコード回路
５３，５６バッファ制御部
５３−１〜５３−ｎ，５６−１〜５６−ｎバッファ制御回路
５４クロック制御部
５４−１〜５４−ｎクロック制御回路
５５記憶部
５５−１〜５５−ｎバッファブロック
５０１転送バッファ
５３１〜５３３，５３５〜５３７アンドゲート

Claims

アドレスで指定される複数の記憶素子を有し、複数のアドレス毎にブロックに分割された記憶部と、
書き込みアドレス信号を前記アドレスにデコードするアドレスデコード回路と、
書き込みデータを前記記憶部の各アドレスが含まれるブロックに入力すると共に複数の転送バッファを有する書き込み信号路と、
前記アドレスデコード回路でデコードされたアドレスが含まれるブロック以外のブロックに対して、前記書き込みデータを入力する書き込み信号路中の転送バッファを、非動作状態に制御するバッファ制御部を備えた、半導体記憶装置。
読み出しアドレス信号に基づいて前記アドレスを選択する他のアドレスデコード回路と、
読み出しデータを前記記憶部の各アドレスで指定されるブロックの記憶素子から出力すると共に複数の転送バッファを有する読み出し信号路と、
前記他のアドレスデコード回路で選択されたアドレスで指定されるブロック以外のブロックから、前記読み出しデータを出力する読み出し信号路中の転送バッファを、非動作状態に制御する他のバッファ制御部を更に備えた、請求項１記載の半導体記憶装置。
前記アドレスデコード回路でデコードされたアドレス以外のアドレスで指定される記憶素子へのクロック信号の入力を抑止するクロック制御部を更に備えた、請求項１又は２記載の半導体記憶装置。
アドレスで指定される複数の記憶素子を有し複数のアドレス毎にブロックに分割された記憶部と、前記記憶部の各アドレスに書き込みデータを入力する書き込み信号路を備えた半導体記憶装置の制御方法であって、
書き込みアドレス信号を前記アドレスにデコードし、
前記デコードされたアドレスが含まれるブロック以外のブロックに前記書き込みデータを入力する書き込み信号路中の転送バッファを非動作状態に制御する、半導体記憶装置の制御方法。
読み出しアドレス信号に基づいて前記アドレスを選択し、
前記選択されたアドレスで指定されるブロック以外のブロックから、読み出しデータを出力する読み出し信号路中の転送バッファを、非動作状態に制御する、請求項４記載の半導体記憶装置の制御方法。
前記デコード又は選択されたアドレス以外のアドレスで指定される記憶素子へのクロック信号の入力を抑止する、請求項４又は５記載の半導体記憶装置の制御方法。