JP2006040089A - セカンドキャッシュ駆動制御回路、セカンドキャッシュ、ram、及びセカンドキャッシュ駆動制御方法 - Google Patents
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Abstract
【解決手段】 プロセッサに内蔵され、複数のRAMにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御回路であって、セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のRAMのうち、動作不要となるRAMを判断するセカンドキャッシュ制御部1Aと、セカンドキャッシュ制御部1Aにより判断されたRAMに対してマクロ内部動作停止指示SMを出力するチップイネーブル制御部61とを備える。
【選択図】 図3
Description
WT_MODEの時にアクセスされるRAMの個数=1WAY×1BANK×8Word = 8個
MD_MODEの時にアクセスされるRAMの個数=1WAY×1BANK×8Word = 8個
また、図8にそのクロック供給制御回路を示す。BANK値は、セカンドキャッシュをアクセスするアドレスのうち、ADRS<19:18>によって示される。そこで、クロック供給制御回路2は、このADRSのビット内容からクロックを供給しない(もしくは供給する)RAMについてのBANK値を決定し、このBANK値とアクセスの種類(図ではRD_MODE)を用いて最終的にクロックを供給しない(もしくは供給する)RAM(WAYとBANK)を決定し、当該RAM3のイネーブル端子にイネーブル不許可(もしくは許可)信号を供給する。図8の場合、WAY0〜3におけるBANK1,2,3のRAMが動作停止されることが示されている。
また、前記アクセス要求の種類には、リード、ライト、モディファイを含んでいることを特徴とすることができる。
実施の形態1.
図3は本発明の実施の形態1を示すブロック図である。
実施の形態2.
実施の形態4は、リクエストの種類としてWT_MODE又はMD_MODEの場合について説明する。
実施の形態3.
実施の形態3は、複数のRAMのうちの一部(一部の集合)についての使用を制限する場合に、該制限範囲を規定する制限情報に基づいて、使用されない一部のRAMについて、そのクロックの入力制限を行うクロック入力制限制御部(クロック入力制限手段)を備える場合について説明する。
(付記1) プロセッサに内蔵され、複数のRAMにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御回路であって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のRAMのうち、動作不要となるRAMを判断する判断手段と、
前記判断手段により判断されたRAMに対してマクロ内部動作停止指示を出力する動作停止指示出力手段と、
を備えるセカンドキャッシュ駆動制御回路。
(付記2) 付記1に記載のセカンドキャッシュ駆動制御回路において、
前記判断手段は、前記アクセス要求に基づいて、WAYとBANKの組み合わせによって、前記動作不要となるRAMを判断することを特徴とするセカンドキャッシュ駆動制御回路。
(付記3) 付記1又は付記2に記載のセカンドキャッシュ駆動制御回路において、
前記アクセス要求の種類には、リード、ライト、モディファイを含んでいることを特徴とするセカンドキャッシュ駆動制御回路。
(付記4) プロセッサに内蔵され、複数のRAMにより構成されるセカンドキャッシュであって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のRAMのうち、動作不要となるRAMを判断する判断手段と、
前記判断手段により判断されたRAMに対してマクロ内部動作停止指示を出力する動作停止指示出力手段と、
各RAM内に設けられ、前記動作停止指示出力手段からのマクロ内部動作停止指示を受けて、該RAMの動作停止を行わせる動作停止手段と、
を備えるセカンドキャッシュ。
(付記5) 付記4に記載のセカンドキャッシュにおいて、
前記RAMは、メモリセルアレイと、各種の外部データをRAM内に入力させるための第1ラッチ群と、前記第1ラッチ群から得られるデータに基づいて所定のタイミングで前記メモリセルアレイにアクセスするための第2ラッチ群とを備え、
前記動作停止手段は、アクセス要求の種類に応じて、前記第1ラッチ群と前記第2ラッチ群の間を電気信号的に遮断し、又は、前記データラッチ群と前記メモリセルアレイとの間を電気信号的に遮断することを特徴とするセカンドキャッシュ。
(付記6) 付記4又は付記5に記載のセカンドキャッシュにおいて、
複数のRAMのうちの一部についての使用を制限する場合に、該制限範囲を規定する制限情報に基づいて、前記一部のRAMについて、そのクロックの入力制限を行うクロック入力制限手段を備えていることを特徴とするセカンドキャッシュ。
(付記7) 付記4乃至付記6のいずれかに記載のセカンドキャッシュにおいて、
前記RAMはパイプラインRAMによって構成されていることを特徴とするセカンドキャッシュ。
(付記8) データを記憶するためのメモリセルアレイと、
各種の外部データを入力させるための第1ラッチ群と、
前記第1ラッチ群から得られるデータに基づいて所定のタイミングで前記メモリセルアレイにアクセスするための第2ラッチ群と、
外部からのマクロ内部動作停止指示を受け、少なくとも前記メモリセルアレイを含む所定範囲の動作を停止させる動作停止手段と、
を備えるRAM。
(付記9) 付記8に記載のRAMにおいて、
前記動作停止手段は、前記第1ラッチ群と前記第2ラッチ群の間、及び前記第2ラッチ群と前記メモリセルアレイとの間の少なくともいずれか一方において、外部からの指示信号に基づいて、これらの間を電気信号的に遮断することを特徴とするRAM。
(付記10) 付記8又は付記9に記載のRAMにおいて、
前記外部からの指示信号を入力させるためのチップイネーブル端子を備えていることを特徴とするRAM。
(付記11) 付記8乃至付記10のいずれかに記載のRAMにおいて、
前記RAMはパイプラインRAMであることを特徴とするRAM。
(付記12)
プロセッサに内蔵され、複数のRAMにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御方法であって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のRAMのうち、動作不要となるRAMを判断する判断ステップと、
前記判断手段により判断された前記RAMのマクロ内部動作停止指示を出力する動作停止指示出力ステップと
を備えているセカンドキャッシュ駆動制御方法。
Claims (10)
- プロセッサに内蔵され、複数のRAMにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御回路であって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のRAMのうち、動作不要となるRAMを判断する判断手段と、
前記判断手段により判断されたRAMに対してマクロ内部動作停止指示を出力する動作停止指示出力手段と、
を備えるセカンドキャッシュ駆動制御回路。 - 請求項1に記載のセカンドキャッシュ駆動制御回路において、
前記判断手段は、前記アクセス要求に基づいて、WAYとBANKの組み合わせによって、前記動作不要となるRAMを判断することを特徴とするセカンドキャッシュ駆動制御回路。 - プロセッサに内蔵され、複数のRAMにより構成されるセカンドキャッシュであって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のRAMのうち、動作不要となるRAMを判断する判断手段と、
前記判断手段により判断されたRAMに対してマクロ内部動作停止指示を出力する動作停止指示出力手段と、
各RAM内に設けられ、前記動作停止指示出力手段からのマクロ内部動作停止指示を受けて、該RAMの動作停止を行わせる動作停止手段と、
を備えるセカンドキャッシュ。 - 請求項3に記載のセカンドキャッシュにおいて、
前記RAMは、メモリセルアレイと、各種の外部データをRAM内に入力させるための第1ラッチ群と、前記第1ラッチ群から得られるデータに基づいて所定のタイミングで前記メモリセルアレイにアクセスするための第2ラッチ群とを備え、
前記動作停止手段は、アクセス要求の種類に応じて、前記第1ラッチ群と前記第2ラッチ群の間を電気信号的に遮断し、又は、前記データラッチ群と前記メモリセルアレイとの間を電気信号的に遮断することを特徴とするセカンドキャッシュ。 - 請求項3又は請求項4に記載のセカンドキャッシュにおいて、
複数のRAMのうちの一部についての使用を制限する場合に、該制限範囲を規定する制限情報に基づいて、前記一部のRAMについて、そのクロックの入力制限を行うクロック入力制限手段を備えていることを特徴とするセカンドキャッシュ。 - 請求項3乃至請求項5のいずれかに記載のセカンドキャッシュにおいて、
前記RAMはパイプラインRAMによって構成されていることを特徴とするセカンドキャッシュ。 - データを記憶するためのメモリセルアレイと、
各種の外部データを入力させるための第1ラッチ群と、
前記第1ラッチ群から得られるデータに基づいて所定のタイミングで前記メモリセルアレイにアクセスするための第2ラッチ群と、
外部からのマクロ内部動作停止指示を受け、少なくとも前記メモリセルアレイを含む所定範囲の動作を停止させる動作停止手段と、
を備えるRAM。 - 請求項7に記載のRAMにおいて、
前記動作停止手段は、前記第1ラッチ群と前記第2ラッチ群の間、及び前記第2ラッチ群と前記メモリセルアレイとの間の少なくともいずれか一方において、外部からの指示信号に基づいて、これらの間を電気信号的に遮断することを特徴とするRAM。 - 請求項8に記載のRAMにおいて、
前記外部からの指示信号を入力させるためのチップイネーブル端子を備えていることを特徴とするRAM。 - プロセッサに内蔵され、複数のRAMにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御方法であって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のRAMのうち、動作不要となるRAMを判断する判断ステップと、
前記判断手段により判断された前記RAMのマクロ内部動作停止指示を出力する動作停止指示出力ステップと
を備えているセカンドキャッシュ駆動制御方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004221155A JP2006040089A (ja) | 2004-07-29 | 2004-07-29 | セカンドキャッシュ駆動制御回路、セカンドキャッシュ、ram、及びセカンドキャッシュ駆動制御方法 |
US10/999,065 US7366820B2 (en) | 2004-07-29 | 2004-11-30 | Second-cache driving/controlling circuit, second cache, RAM, and second-cache driving/controlling method |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004221155A JP2006040089A (ja) | 2004-07-29 | 2004-07-29 | セカンドキャッシュ駆動制御回路、セカンドキャッシュ、ram、及びセカンドキャッシュ駆動制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006040089A true JP2006040089A (ja) | 2006-02-09 |
Family
ID=34930887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004221155A Pending JP2006040089A (ja) | 2004-07-29 | 2004-07-29 | セカンドキャッシュ駆動制御回路、セカンドキャッシュ、ram、及びセカンドキャッシュ駆動制御方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7366820B2 (ja) |
EP (1) | EP1622031B1 (ja) |
JP (1) | JP2006040089A (ja) |
DE (1) | DE602004028721D1 (ja) |
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EP1622031B1 (en) | 2010-08-18 |
EP1622031A2 (en) | 2006-02-01 |
EP1622031A3 (en) | 2006-08-02 |
US20060026352A1 (en) | 2006-02-02 |
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