JP2006351082A - 半導体記憶装置 - Google Patents

Abstract

【課題】 冗長判定にともなうアクセスタイムの悪化をさせることなくワード線単位の冗長処理を行い、レイアウト面積をより縮小できる半導体記憶装置を提供する。
【解決手段】 ブロック構造のメモリにおいて、冗長アドレスのワードと非冗長アドレスのワードの割り当てをそれぞれのメモリブロックに割り当てて、ワード線選択をパラレルに行うことにより、冗長アドレス判定のためのワード線デコードのディレー悪化を避け、また、センスアンプやライトアンプ、またはカラムスイッチを制御することで、アクセスない方のメモリブロックに対するデータを抑止することにより、余分なセレクタ等を装備することなく、非冗長メモリと同様に高速なアクセスタイムを得ることができる。
【選択図】図１

Description

本発明は、ブロック構造化されたメモリの冗長制御の技術に関する。

従来のメモリにおいて、ＲＡＭ（Random Access Memory：特にブロック化されていないＲＡＭなど）では、ワード線単位の冗長を行う場合、冗長するアドレスをアクセスするときに、冗長用のワード線を選択する必要がある。また、そうでないときは非冗長用のワード線を選択する必要がある。

そのため、ワード線の制御部にあるデコード回路では、冗長アドレスであるかを判定するために発生するディレーと、その結果に基づいてワード線を選択するためにディレーが発生する。

上記ディレーを避ける方式として、冗長専用のラッチ回路などを用意する。この方式は、非冗長側のメモリセルへアクセスを行うとともに、冗長用に設けたラッチ回路へのアクセスを並行して行い、その間にアドレスの冗長判定もする。その判定結果に基づいて読み出し／書き込みデータの入出力する経路を切り替える方式である。

上記説明した従来方式について図６に示す。図６の従来例のブロック図（レイアウト図）は、メモリ内部の構成１を示した図である。メモリ内部の構成は、メモリアレー２、ＳＡ／ＷＡ３（センスアンプ／ライトアンプ）、セレクタ４、制御部５、非冗長用デコーダ６、冗長判定７、冗長用ＦＦ８（ラッチ回路）、Ｉ／Ｏ９（入出力インタフェース）から構成される。

メモリアレー２は、複数のメモリセルから構成される。次に、ＳＡ／ＷＡ３のＳＡは、カラムスイッチがある場合に、カラムスイッチを介して、メモリセルの駆動を受ける信号がＳＡに入力され、その信号を増幅して出力する。また、ＷＡは、カラムスイッチを介して、メモリセルへ書き込みデータをドライブする（例えば、単なる大きなインバータでもよい）。上記カラムスイッチは、トランジスタなどで構成され、上記アドレスにより制御され、ビット線とＳＡ／ＷＡ３の間に設けられる。

制御部５は、非冗長用デコーダ６などから構成され。非冗長用デコーダ６は、メモリセルへのアクセスを行うときに、アドレスの示すメモリセルを指定する。
冗長判定７は、ワード冗長において、不良なメモリセルに対応するアドレス（不良アドレス）へのアクセスをするとき、冗長用のアクセスに切り替える。また、予め「不良アドレス」を設定し冗長アドレスとして保持する。また、アクセスするアドレスが、上記説明した「不良アドレス」であるかの判定が、アクセスの度に行われる。ここでアドレスの一致をチェックする回路は、かなり大きなディレーを必要とする。

ここで「不良アドレス」は、チップ製造時の試験においてチェックされ、チップ内のラッチ回路（冗長用ＦＦ８：フリップフロップなど）等へ予め書き込みをしておく。次に、Ｉ／Ｏ９は、入出力インタフェースで読み出しデータ、書き込みデータのデータのやり取りを行う。

なお、制御部５からメモリアレー２に行く矢印がワード線を示し、メモリアレー２からカラムスイッチやＳＡ／ＷＡ３に伸びる矢印がビット線を示す。また、ＳＡから出力される線がＳＡ出力を示す。また、ＷＡ出力はＷＡからの出力を示す。（図示しない）。

次に、同図に示すＳＴＥＰ５１の処理は、アドレスバスとクロック線を介してアドレス信号とクロック信号が入力され、アドレス信号が入力される度に、制御部内の非冗長用デコーダ６、冗長判定７に入力される。

そして、上記説明したように入力されたアドレスが「不良アドレス」であるかを冗長判定７で冗長アドレスと比較して判定する。図７では冗長判定の結果が、冗長アドレスと一致して「ＩＮＶＡＬＩＤ」から変化している。

ＳＴＥＰ５２の処理は、ＳＴＥＰ５１の処理と並行して行われ、読み出しの場合は、入力されたアドレス信号を非冗長用デコーダ６でデコードする。図７に示すタイムチャートでは、アドレス信号の「ＶＡＬＩＤ」の部分（有効なアドレス）を、クロック信号の立ち上がりでデコードする。

ＳＴＥＰ５３では、そのデコード結果に基づいて、メモリアレー２内のメモリセルからデコード結果が示すデータを呼び出す。図７ではワード線とビット線がアサート（ワード線：ｈｉｇｈ／ビット線：ｌｏｗ）されている。

上記呼び出されたデータは、ＳＴＥＰ５４でＳＡ／ＷＡ３に入力され、ＳＡによりデータ信号を増幅してセレクタ４に入力する。図７ではＳＡの出力レベルはｌｏｗとなる。
ＳＴＥＰ５３では、ＳＴＥＰ５１の冗長判定の結果に基づいて切り替え制御をし、「不正アドレス」であれば、予め冗長用ＦＦ８に設定されているデータをＩ／Ｏ９に転送する。「不正アドレス」でなければ、ＳＴＥＰ５４でＳＡ／ＷＡ３に入力されたデータをＩ／Ｏ９に転送する。図７では「不正アドレス」が存在するため、冗長用ＦＦのデータを有効「ＶＡＬＩＤ」にしセレクタ４を有効「ＶＡＬＩＤ」にして読み出しデータをＩ／Ｏ９に出力する。

ＳＴＥＰ５６では、Ｉ／Ｏ９を介してセレクタ４で選択されたデータを読み出す。
書き込みの場合は、メモリアレー２内の書き込み先メモリセルが不良であれば、データを冗長用ＦＦ８に書き込みを行う処理をする。

図８は、メモリアレー２に冗長セルを持つ例を示している。冗長／非冗長のどちらのワード線を開くか、冗長判定の結果を待ってから行っている。矢印の示す部分で冗長用の冗長ワード線がアサートされ、その後ビット線が、所定のレベルになった時点で、読み出しデータがＳＡから出力される。

また、特許文献１によれば、行アドレス信号によって選択された行デコーダを活性化してセンス増幅を行う動作と並行して、冗長判定を行うことで、行アドレス信号が入力されてから冗長判定を完了するまでのアクセス時間を短縮する提案がされている。
特開平４−３６９２６５号公報

しかしながら、従来例１で説明したような構成（図６、図７）では、余分に装備した冗長用の回路（冗長用ＦＦ８）やセレクタ４を備えることで、冗長処理をいれないメモリよりも、ディレーが余分にかかってしまう。また、冗長／非冗長の判定結果を待たずに、予めメモリへのアクセスと冗長用ＦＦ８の読み出しを並行して進めるため、セレクタの処理時間分で多少遅くなる程度のアクセスタイムが実現できるが、冗長用ＦＦ８やセレクタ４を配設する分のスペースを確保しなければならない。

また、特許文献１に示す構成の場合、メモリセルを利用することで、従来例１と比べてレイアウトに必要とする面積を縮小できるが、冗長／非冗長のどちらのワード線を開くか、冗長判定結果を待たなければならず、１回のアクセスにかかる時間（アクセスタイム）が増加する。

本発明は上記のような実情に鑑みてなされたものであり、冗長判定にともなうアクセスタイムを悪化させることなくワード線単位の冗長処理を行い、さらに、レイアウト面積をより縮小できる半導体記憶装置を提供することを目的とする。

発明の態様の１つである半導体記憶装置によれば、複数のメモリセルからなる２つ以上のメモリブロックと、上記メモリブロックに対応した冗長セルとセンスアンプ／ライトアンプを有し、ワード線とビット線を制御してデータの読み出し／書き込みをする半導体記憶装置において、予め上記メモリブロックに不良アドレスがあるときは、上記不良アドレスの番地を記憶して冗長アドレスにし、データの読み出し／書き込みのある度に、対応する上記メモリブロックと上記冗長セルのアドレスにアクセスし、並行して、上記冗長用アドレスと上記アクセスされたアドレスを比較する判定をし、一致していれば冗長用セルを、一致しなければ上記メモリブロック内の上記メモリセルを介する経路切り替えを、上記センスアンプ／ライトアンプの出力で行い、上記データの読み出し／書き込みをする構成とする。

好適には、上記メモリブロックがメモリブロック１とメモリブロック２から構成されているとき、上記冗長セルを１以上設け、上記メモリブロック１のための上記冗長セルは上記メモリブロック２に含む構成にし、上記メモリブロック２のための上記冗長セルは上記メモリブロック１に含む構成にしてもよい。

また、上記読み出しをするとき、上記不正アドレスへのアクセスがあれば、上記不正アドレスを含む上記メモリブロックに接続される上記センスアンプの出力を抑止し、上記書き込みをするとき、上記不正アドレスへのアクセスがあれば、上記不正アドレスを含む上記メモリブロックに接続される上記ライトアンプの出力を抑止する構成としてもよい。

また、発明の態様の１つである半導体記憶装置によれば、複数のメモリセルからなる２つ以上のメモリブロックと、上記メモリブロックに対応した冗長セルとカラムスイッチとセンスアンプ／ライトアンプを有し、ワード線とビット線を制御してデータの読み出し／書き込みをする半導体記憶装置において、上記カラムスイッチを上記メモリブロック毎に、上記カラムスイッチを配置し、上記カラムスイッチ毎の入出力を上記センスアンプ／ライトアンプに接続し、予め上記メモリブロックに不良アドレスがあるときは、上記不良アドレスの番地を記憶して冗長アドレスにし、データの読み出し／書き込みのある度に、対応する上記メモリブロックと上記冗長セルのアドレスにアクセスし、並行して、上記冗長用アドレスと上記アクセスされたアドレスを比較する判定をし、一致していれば冗長用セルを、一致しなければ上記メモリブロック内の上記メモリセルを介する経路切り替えを、上記カラムスイッチの出力で行い、上記データの読み出し／書き込みをする構成とする。

好適には、上記読み出しをするとき、上記不正アドレスへのアクセスがあれば、上記不正アドレスを含む上記メモリブロックに接続される上記カラムスイッチの出力を抑止し、 上記書き込みをするとき、上記不正アドレスへのアクセスがあれば、上記不正アドレスを含む上記メモリブロックに接続される上記カラムスイッチの出力を抑止する構成としてもよい。

上記構成により、ブロック構造のメモリにおいて、冗長アドレスのワードと非冗長アドレスのワードの割り当てをそれぞれのメモリブロックに割り当てて、ワード線選択をパラレルに行うことにより、冗長アドレス判定のためのワード線デコードのディレー悪化を避け、また、センスアンプやライトアンプ、またはカラムスイッチを制御することで、アクセスしない方のメモリブロックに対するデータを抑止することにより、余分なセレクタ等を装備することなく、非冗長メモリと同様に高速なアクセスタイムを得ることができる。

本発明によれば、ブロック構造化されたメモリにおいて、冗長処理を装備しないメモリと比較して、アクセスタイムを悪化させることなく、ワード線単位の冗長を行える。
また、冗長判定動作と、まだ判定が終わっていない冗長・非冗長のアクセスを、同時に処理させることにより、高速化ができる。

また、冗長専用の回路ブロックを新たに設けることなく、メモリブロック構成である構造を活用して、余分なセレクタなどのスペースおよび処理速度の悪化要因を省くことができる。さらに、セレクタを追加するのではなく、カラムスイッチやＳＡ出力のオア部分を流用して、処理速度の悪化要因を省くことができる。

以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
センスアンプ・ライトアンプで制御する例を図１のブロック図（レイアウト図）とリードアクセス時のデータの流れを示すタイムチャートを図２、３に示す。

図１に示すブロック図は、従来例の図６に示したセレクタ４、冗長用ＦＦ８がなく、制御部５の場所にデコーダ１２を備えている。デコーダ１２は非冗長用デコーダ６と冗長用デコーダ１３を備えている。

ブロック分けされたメモリアレーは、複数のメモリブロック１０から構成されており、例えば、メモリブロック１（１０）、メモリブロック２（１０）からなる構成をしている。さらに各メモリブロック１０には冗長用のメモリセル（冗長セル１１）を非冗長用メモリセルとは別に備えている。図１に示す例では、メモリブロック１の「不正アドレス」がある場合は、冗長セル１（１１）にデータの書き込みをする。また、メモリブロック２に「不正アドレス」がある場合の冗長用セルとして冗長セル２（１１）に書き込みが行われる。

ここで、図１中の実線の矢印は、活性化された信号線であり、破線の矢印は、抑止されて動かない信号線を示す。
なお、デコーダ１２からメモリブロック１０に行く矢印がワード線を示し、メモリブロック１０からカラムスイッチやＳＡ／ＷＡ３に伸びる矢印がビット線を示す。ＳＡから出力される線がＳＡ出力を示す。また、ＷＡ出力はＷＡからの出力を示す（図１に図示しない）。

また、上記構成のメモリ内部の動作を図２、３のタイムチャートに示す。図２は読み出し時のタイムチャートを示し、図３は書き込み時のタイムチャートを示す。
図１のＳＴＥＰ１１では、デコード１２と冗長判定７にアドレス信号とクロック信号が入力される。冗長判定７に入力された各信号は、予め冗長判定７に設定されている「不正アドレス」であるか否かを判定する。図２ではアドレス信号を介して入力された有効なアドレスを「ＶＡＬＩＤ」の部分で、クロック信号の立ち上がりにより検出する。また、冗長判定７に設定された冗長アドレスがアドレス信号の示すアドレスと一致したため、「ＩＮＶＡＬＩＤ」から冗長アドレスと一致したことを示す内容に変化する。

また、ＳＴＥＰ１２でも並行して、デコーダ１２に入力されたアドレス信号を非冗長用デコーダ６と冗長用デコーダ１３によりデコードし、ＳＴＥＰ１３でメモリブロック１０と冗長セル１１内のメモリセルの内容を呼び出す。図２では、非冗長ワード線がアサートされｈｉｇｈになり、非冗長ビット線の信号レベルが所定レベルまで下がり、アドレスが指定したメモリセル１０内のデータを読み出す。

同様に冗長ワード線がアサートされｈｉｇｈになり、冗長ビット線の信号レベルが所定レベルまで下がり、アドレスが指定した冗長セル１１内のデータを読み出す。
次に、ＳＴＥＰ１４、ＳＴＥＰ１５で、上記読み出された各データをＳＡ／ＷＡ３に転送する。ＳＴＥＰ１４では、ＳＴＥＰ１１の処理結果を、メモリブロック２の下に示されるＳＡ／ＷＡ３にイネーブル信号として入力する。図１では上記で説明したように破線で示されているため、ＳＴＥＰ１３で読み出したデータはＩ／Ｏ９に転送されない。図２では、非冗長ＳＡ出力を示している。

また、ＳＴＥＰ１５では冗長判定７の結果を、メモリブロック２の下に示されるＳＡ／ＷＡ３にイネーブル信号として入力する。図１ではメモリブロック２に「不正アドレス」がある例であるので、メモリブロック２の「不正アドレス」データ内容が冗長セル２に書き込みされている。よってアドレスが指すデータをＳＡ／ＷＡ１から読み出しＩ／Ｏ９に転送する。図２では冗長ＳＡ出力がｌｏｗの状態になっている。

ＳＴＥＰ１６では、ＳＡ／ＷＡ１（３）から転送されたデータをＩ／Ｏ９の出力インタフェースから出力する。
上記説明したように、ＳＡ／ＷＡ３に設けられたセンスアンプ（ＳＡ）を起動するまでに、ＳＴＥＰ１１〜ＳＴＥＰ１４と並行して冗長判定７が、冗長判定の処理を済ませていれば、冗長処理が終了するまで遅らせる必要がなく、読み出し動作をする際のディレーは悪化しない。

また、複数のセンスアンプ出力は、信号線へのドットによるＯＲやＯＲゲートで出力をまとめればよいので、特にセレクタなどを備える必要もなくなる。
また、図３に示す書き込み動作は、アドレス信号の「ＶＡＬＩＤ」をクロック信号の立ち上がりで検出し、冗長判定では、冗長判定７において冗長アドレスと「不正アドレス」が一致していれば冗長判定結果を「冗長アドレスと一致」にアサートする。

ここで、書き込みの場合、微小なセルでのビット線駆動が必要な読み出し動作に比べ、ディレー的に余裕がある。読み出し動作で必要となるサイクルタイム内に書き込み動作が完了できるような駆動力を持つ、ライトアンプ（ＷＡ）やプリチャージ回路を装備することによって、メモリ（ＲＡＭなど）のサイクルタイムなどのスペックを悪化させないようにできる。プリチャージ回路は、ビット線やＳＡ入力の信号の状態を初期化するもので、電圧源（ＶＤＤ）と初期化する信号の間に配設する。例えば、単にトランジスタを用いてもよい。

「不正アドレス」が、冗長アドレスと一致している場合は、アドレスが指す冗長セル１１に対応する、冗長ワード線と冗長ビット線を変化させる。また、ＳＡ／ＷＡ３のＷＡから書き込みデータを出力し、冗長セル１１に書き込みを行う。

同図のタイムチャート例では、書き込み時は、デコード開始信号を制御して遅らせることにより、ワード線信号の開始を遅らせ、無駄なセルの駆動を減らして、低消費電力化を狙っているが、読み出しと同様なワード線の開始タイミングでもかまわない。

冗長用のワード線のデコードは、アドレスのブロック部のビットだけでできるので、低消費電力化のため、書き込み時の冗長セルを使わないケースでは、選択しないような制御も可能である。同様な考え方で、「不良アドレス」がなく冗長セル１１を使わない場合は、冗長ワード線を上げないで、低消費電力化を測ることも可能である。

また、サイクルタイムは延びるが、ワード線のアサートの終了タイミングを書き込みタイミングまで遅らせることによって、冗長判定処理時間をセンスアンプの起動前ぎりぎりまで取ることも可能となる。その結果、アクセスタイムを悪化させることなく、メモリブロック１０内の複数箇所に冗長セルを入れることも可能になる。

（実施例２）
図４のブロック図（レイアウト図）にカラムスイッチを備えて制御する例を示す。実施例１と同様だが、本例では、カラムスイッチの導通を抑止することで制御を行っている。

実施例１では、センスアンプ起動前に冗長判定が終わればよかったが、本例では、センスアンプ起動時よりさらに、ビット線からカラムスイッチ経由でＳＡ入力を駆動するのに要する時間分前の時点で、冗長判定が終わる必要がある。

しかしながら、このビット線からセンスアンプ入力までのディレーは、メモリセルが、負荷の大きいビット線とそれにつながるセンスアンプ入力部までの容量分の電位を引き抜く能力で律速されており、カラムスイッチを開くタイミングは、アクセスタイムのディレーにはあまり影響しない。

図４のＳＴＥＰ４１では、デコード１２と冗長判定７にアドレス信号とクロック信号が入力される。冗長判定７に入力された各信号は、予め冗長判定７に設定されている「不正アドレス」であるか否かを判定する。

ＳＴＥＰ４２でも並行して、デコーダ１２に入力されたアドレス信号を非冗長用デコーダ６と冗長用デコーダ１３によりデコードし、ＳＴＥＰ４３で冗長セル１内のメモリの内容を呼び出す。

次に、ＳＴＥＰ４４、上記読み出された各データをＳＡ／ＷＡ３に転送する。ＳＴＥＰ４４では、ＳＴＥＰ４１の処理結果を、メモリブロック２の下に示されるＳＡ／ＷＡ３にイネーブル信号として入力する。図４では上記説明したように破線で示されているため、ＳＴＥＰ４３で読み出したデータはカラムスイッチ１４に転送されない。

また、ＳＴＥＰ４３と同時にＳＴＥＰ４５で、メモリブロック１内のメモリの内容を呼び出す。ＳＴＥＰ４６では冗長判定７の結果を、メモリブロック１の上に示されるＳＡ／ＷＡ３にイネーブル信号として入力する。図４ではメモリブロック１に「不正アドレス」がある例であるので、メモリブロック２の冗長セル１に「不正アドレス」のデータ内容が書き込みされている。よって、アドレスが指すデータを冗長セル１から読み出し、カラムスイッチ１４を介してＳＡ／ＷＡ３から読み出し、ＳＴＥＰ４７ではＩ／Ｏ９に転送する。

ＳＴＥＰ４８では、ＳＡ／ＷＡ３から転送されたデータをＩ／Ｏ９の出力インタフェースから出力する。
上記構成により、カラムスイッチの選択が冗長判定によって、多少遅くなっても、アクセスタイムが悪化することはない。

（実施例３）
図５に、３つのメモリブロック１０があるときの実施例を表に示す。３つのメモリブロックは、それぞれメモリブロックのアドレス範囲が割り付けられており、第１メモリブロックは０００〜０９９までの番地、第２メモリブロックは１００〜１９９までの番地、第３メモリブロックは２００〜２９９番地を割り当てられている。

このように割り当てられた３つのメモリブロックのアドレス１２３番地に不良セルがある場合について動作説明する。ただし、第３メモリブロックには冗長セルは装備されていないものとする。

また、第１のメモリブロックの冗長セルは第２のメモリブロックにある。第２のメモリブロックの冗長セルは第１のメモリブロックにある。第３のメモリブロックの冗長セルは第１のメモリブロックにある。

例えば、アドレス０５０番地にアクセスがあった場合は、第１メモリブロックにおいてアドレス０５０番地へのアクセスは成功する。しかし第２メモリブロックでは冗長セルをアクセスしようとするが０５０番地は冗長アドレスに設定せれていないため何もしない。第３メモリブロックは冗長セルを装備していないので動かない。

次に、アドレス１５０番地にアクセスがあった場合は、第２メモリブロックにおいてアドレス１５０番地へのアクセスは成功する。しかし第１メモリブロックでは冗長セルをアクセスしようとするが１５０番地は冗長アドレスに設定せれていないため何もしない。第３メモリブロックは冗長セルを装備していないため動かない。

次に、アドレス２５０番地にアクセスがあった場合は、第３メモリブロックにおいてアドレス２５０番地へのアクセスは成功する。しかし第１メモリブロックでは冗長セルをアクセスしようとするが２５０番地は冗長アドレスに設定せれていないため何もしない。第２メモリブロックは第３メモリブロックの冗長セルを装備していないため動かない。

次に、アドレス１２３番地にアクセスがあった場合は、第２メモリブロックにおいてアドレス１２３番地へのアクセス「不正アドレス」なので、第１メモリブロックの冗長セルのデータを使用する。第３メモリブロックは、第２メモリブロックの冗長セルを装備していないため動かない。

ここで、第３メモリブロックに、冗長セルを装備しないとき。第１と第２メモリブロックに１ずつ「不正アドレス」があった場合、また、第３メモリブロックに１だけ「不正アドレス」があった場合などは、冗長セルからデータを読み出しができる。また、データを冗長セルに書き込みすることができる。しかし、第３のメモリブロックの冗長セル１１を省略してしまうと、第１と第３メモリブロックに１ずつ「不正アドレス」がある場合は、第３メモリブロックの「不正アドレス」に対応する冗長セルのデータが読み出せない問題が発生する。このような場合は各メモリブロック１０にそれぞれ冗長セルを装備する。例えば、第１メモリブロックは第２メモリブロック用の冗長セルを配設し、第２メモリブロックは第３メモリブロック用の冗長セルを配設し、第３メモリブロックは第１メモリブロック用の冗長セルを配設する。

上記説明によれば、冗長セル１１と冗長用ＦＦ８の回路構成の違いは、回路のトポロジー的な面では、特に大きな違いはない。しかしメモリセルはラッチの構成に近く、フリップフロップ回路であれば、マスター・スレーブ２重化されたりしてしまうが、フリップフロップ回路でなくラッチ回路でもよい。ただし、メモリセルは物理的に小さなスケールで製造されるので、ＦＦや通常のラッチ回路に比べ、サイズメリットがある。

また、メモリアレー２は製造ばらつきを抑えるため、周辺部のレイアウトに配慮が必要ないため、単独で配置すると周辺レイアウトのオーバーヘッドの比率が大きくなる。そのため、ある程度のかたまりのメモリアレーをブロック化してレイアウトする方が効率的にレイアウトすることができる。そのため、本発明の方が、図６の冗長用ＦＦ８を配置するより、サイズ的にメリットがある。

また、ブロック構造化されたメモリであるため、セレクタを装備することなく、ＯＲ回路（オアゲートでもよいが、ドットオアを特に想定している）の部分で処理できる。
なお、アドレスによって切り替えられるメモリ空間であるかは限定しないが、それぞれのメモリブロックのワード線に接続するメモリアレーは、ビット線が分断され（そのため物理的に区切られている）、カラムスイッチやＳＡ／ＷＡなどを介して、１系統の出力に合流した構成になっている。

また、出力がトライステート（あるいはカラムスイッチでの抑制時は０固定出力等）の複数ＲＡＭマクロであれば、カラムスイッチなどで制御して、セレクタでなく、ＯＲ回路をはさんで、同様な構成が可能である。さらに、１つのメモリ内部に配設されているカラムスイッチやセンスアンプを流用してもよい。

なお、図中の２つあるいは複数のメモリブロックは、冗長系と非冗長系の両方を含み、冗長すべきアドレスが製造時にどちらに含まれるか、あるいは両方に含まれるか、そして、メモリ動作中に、冗長アドレスに一致するアドレスが入力されたか否かによって、冗長にも非冗長にもなる。

また、実施例１と実施例２を組み合わせても同様に制御できる。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。

（付記１）
複数のメモリセルからなる２つ以上のメモリブロックと、前記メモリブロックに対応した冗長セルとセンスアンプ／ライトアンプを有し、ワード線とビット線を制御してデータの読み出し／書き込みをする半導体記憶装置において、
予め前記メモリブロックに不良アドレスがあるときは、前記不良アドレスの番地を記憶して冗長アドレスにし、
データの読み出し／書き込みのある度に、対応する前記メモリブロックと前記冗長セルのアドレスにアクセスし、
並行して、前記冗長用アドレスと前記アクセスされたアドレスを比較する判定をし、一致していれば冗長用セルを、一致しなければ前記メモリブロック内の前記メモリセルを介する経路切り替えを、前記センスアンプ／ライトアンプの出力で行い、前記データの読み出し／書き込みをすることを特徴とする半導体記憶装置。
（付記２）
前記メモリブロックがメモリブロック１とメモリブロック２から構成されているとき、前記冗長セルを１以上設け、
前記メモリブロック１のための前記冗長セルは前記メモリブロック２に含む構成にし、
前記メモリブロック２のための前記冗長セルは前記メモリブロック１に含む構成にすることを特徴とする付記１に記載の半導体記憶装置。
（付記３）
前記読み出しをするとき、前記不正アドレスへのアクセスがあれば、前記不正アドレスを含む前記メモリブロックに接続される前記センスアンプの出力を抑止し、
前記書き込みをするとき、前記不正アドレスへのアクセスがあれば、前記不正アドレスを含む前記メモリブロックに接続される前記ライトアンプの出力を抑止することを特徴とする付記１または２に記載の半導体記憶装置。
（付記４）
複数のメモリセルからなる２つ以上のメモリブロックと、前記メモリブロックに対応した冗長セルとカラムスイッチとセンスアンプ／ライトアンプを有し、ワード線とビット線を制御してデータの読み出し／書き込みをする半導体記憶装置において、
前記カラムスイッチを前記メモリブロック毎に、前記カラムスイッチを配置し、前記カラムスイッチ毎の入出力を前記センスアンプ／ライトアンプに接続し、
予め前記メモリブロックに不良アドレスがあるときは、前記不良アドレスの番地を記憶して冗長アドレスにし、
データの読み出し／書き込みのある度に、対応する前記メモリブロックと前記冗長セルのアドレスにアクセスし、
並行して、前記冗長用アドレスと前記アクセスされたアドレスを比較する判定をし、一致していれば冗長用セルを、一致しなければ前記メモリブロック内の前記メモリセルを介する経路切り替えを、前記カラムスイッチの出力で行い、前記データの読み出し／書き込みをすることを特徴とする半導体記憶装置。
（付記５）
前記読み出しをするとき、前記不正アドレスへのアクセスがあれば、前記不正アドレスを含む前記メモリブロックに接続される前記カラムスイッチの出力を抑止し、
前記書き込みをするとき、前記不正アドレスへのアクセスがあれば、前記不正アドレスを含む前記メモリブロックに接続される前記カラムスイッチの出力を抑止することを特徴とする付記４に記載の半導体記憶装置。
（付記６）
前記メモリブロックが３以上から構成されているとき、前記冗長セルを１以上設け、前記メモリブロック以外に前記冗長セルを含む構成にすることを特徴とする付記１に記載の半導体記憶装置。
（付記７）
前記メモリブロックがメモリブロック１とメモリブロック２から構成されているとき、前記冗長セルを１以上設け、
前記メモリブロック１のための前記冗長セルは前記メモリブロック２に含む構成にし、
前記メモリブロック２のための前記冗長セルは前記メモリブロック１に含む構成にすることを特徴とする付記４に記載の半導体記憶装置。
（付記８）
前記カラムスイッチはトランジスタであることを特徴とする付記５に記載の半導体記憶装置
（付記９）
前記メモリブロックが３以上から構成されているとき、前記冗長セルを１以上設け、前記メモリブロックに対応する前記冗長セルは、前記メモリブロック以外に含む構成にすることを特徴とする付記４に記載の半導体記憶装置。

実施例１のブロック図（レイアウト図）を示す。 実施例１の読み出し時のタイムチャートを示す図である。 実施例１の書き込み時のタイムチャートを示す図である。 実施例２のブロック図（レイアウト図）を示す。 複数のメモリブロック（表は３つのメモリブロックを示す）の場合の動作を示す図である。 従来のブロック化されない場合の冗長処理を示すブロック図（レイアウト図）である。 従来例１（ＦＦを使用した場合）を示すタイムチャートの図である。 従来例２（メモリセルを使用した場合）を示すタイムチャートの図である。

符号の説明

１ メモリ
２ メモリアレー
３ センスアンプ／ライトアンプ（ＳＡ／ＷＡ）
４ セレクタ
５ 制御部
６ 非冗長用デコーダ
７ 冗長判定
８ 冗長用ＦＦ
９ 入出力インタフェース（Ｉ／Ｏ）
１０ メモリブロック１，２
１１ 冗長セル１，２
１２ デコーダ
１３ 冗長用デコーダ
１４ カラムスイッチ

Claims (5)

1. 複数のメモリセルからなる２つ以上のメモリブロックと、前記メモリブロックに対応した冗長セルとセンスアンプ／ライトアンプを有し、ワード線とビット線を制御してデータの読み出し／書き込みをする半導体記憶装置において、
   予め前記メモリブロックに不良アドレスがあるときは、前記不良アドレスの番地を記憶して冗長アドレスにし、
   データの読み出し／書き込みのある度に、対応する前記メモリブロックと前記冗長セルのアドレスにアクセスし、
   並行して、前記冗長用アドレスと前記アクセスされたアドレスを比較する判定をし、一致していれば冗長用セルを、一致しなければ前記メモリブロック内の前記メモリセルを介する経路に、前記センスアンプ／ライトアンプの出力で切り替え、前記データの読み出し／書き込みをすることを特徴とする半導体記憶装置。
2. 前記メモリブロックがメモリブロック１とメモリブロック２から構成されているとき、前記冗長セルを１以上設け、
   前記メモリブロック１のための前記冗長セルは前記メモリブロック２に含む構成にし、
   前記メモリブロック２のための前記冗長セルは前記メモリブロック１に含む構成にすることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記読み出しをするとき、前記不正アドレスへのアクセスがあれば、前記不正アドレスを含む前記メモリブロックに接続される前記センスアンプの出力を抑止し、
   前記書き込みをするとき、前記不正アドレスへのアクセスがあれば、前記不正アドレスを含む前記メモリブロックに接続される前記ライトアンプの出力を抑止することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 複数のメモリセルからなる２つ以上のメモリブロックと、前記メモリブロックに対応した冗長セルとカラムスイッチとセンスアンプ／ライトアンプを有し、ワード線とビット線を制御してデータの読み出し／書き込みをする半導体記憶装置において、
   前記カラムスイッチを前記メモリブロック毎に、前記カラムスイッチを配置し、前記カラムスイッチ毎の入出力を前記センスアンプ／ライトアンプに接続し、
   予め前記メモリブロックに不良アドレスがあるときは、前記不良アドレスの番地を記憶して冗長アドレスにし、
   データの読み出し／書き込みのある度に、対応する前記メモリブロックと前記冗長セルのアドレスにアクセスし、
   並行して、前記冗長用アドレスと前記アクセスされたアドレスを比較する判定をし、一致していれば冗長用セルを、一致しなければ前記メモリブロック内の前記メモリセルを介する経路切り替えを、前記カラムスイッチの出力で行い、前記データの読み出し／書き込みをすることを特徴とする半導体記憶装置。
5. 前記読み出しをするとき、前記不正アドレスへのアクセスがあれば、前記不正アドレスを含む前記メモリブロックに接続される前記カラムスイッチの出力を抑止し、
   前記書き込みをするとき、前記不正アドレスへのアクセスがあれば、前記不正アドレスを含む前記メモリブロックに接続される前記カラムスイッチの出力を抑止することを特徴とする請求項４に記載の半導体記憶装置。

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