JP2006323967A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2006323967A
JP2006323967A JP2005148472A JP2005148472A JP2006323967A JP 2006323967 A JP2006323967 A JP 2006323967A JP 2005148472 A JP2005148472 A JP 2005148472A JP 2005148472 A JP2005148472 A JP 2005148472A JP 2006323967 A JP2006323967 A JP 2006323967A
Authority
JP
Japan
Prior art keywords
memory device
semiconductor memory
word lines
memory cell
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005148472A
Other languages
English (en)
Inventor
Hideyuki Amada
英之 天田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2005148472A priority Critical patent/JP2006323967A/ja
Publication of JP2006323967A publication Critical patent/JP2006323967A/ja
Withdrawn legal-status Critical Current

Links

Images

Landscapes

  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

【課題】2のべき乗より少ない個数のメモリセルを有する半導体メモリにおいて、物理的に存在しないメモリセルを選択した際の消費電力を削減する。
【解決手段】アドレス入力がなされた場合、物理的に存在しない無効なアドレス入力か否か判断する回路を設け、無効なアドレスである場合にはセンスアンプやライトアンプ等の周辺回路を不活性化することにより消費電力を削減する。
【選択図】図1

Description

本発明はDRAMやSRAMまたはROM等のメモリにおいてワード線とビット線とを格子状に配線し、その各交点にメモリセルを配置して構成される半導体メモリに関し、特にメモリセルの数が2のべき乗以外の個数である半導体記憶装置に関する。
従来、半導体記憶装置では、基板上にビット線及びワード線を格子状に配置し、その交点に配置されたメモリセルにデータを記憶する。この半導体記憶装置において各メモリセルに記憶されたデータを読み出すには、ビット線及びワード線を選択してメモリセルを選択することによって行われる。その結果、メモリセルから読み出された記憶データはビット線を介してセンスアンプに入力され、出力端子からデータを読み出すことができる。また記憶内容を書き換えできるDRAMやSRAM等のメモリに対しては、上記の方法でアクセスしたメモリセルの記憶データを入力データに基づき、ライトアンプを通して記憶内容を書き換える。
上記ワード線の選択は、行アドレス入力信号に基づいて行アドレスデコーダにおいて行われる。またビット線の選択も列アドレス入力信号に基づき、列アドレスデコーダにおいて行われる。行アドレス入力信号の論理値0または1の組み合わせによってワード線を選択するため、n本の行アドレス入力により、最大2本のワード線を選択することができる。同様に列アドレス入力信号の論理値0または1の組み合わせによってビット線を選択するため、m本の列アドレス入力により、最大2本のビット線を選択することができる。その結果、n+m本の行および列アドレス入力により、最大2m+n個のメモリセルを選択することができる。
ところで、半導体記憶装置では、必ずしもn本の行アドレス入力に対して、2本のワード線を必要としない場合や、m本の列アドレス入力に対して、2本のビット線を必要としない場合があり、それぞれ2本未満のワード線、または2本未満のビット線の場合がある。あるいはn本の行アドレス入力とm本の列アドレス入力に対して、メモリセルの個数が2m+n個未満のメモリセルしかなく、2m+n個と該メモリ個数との間はアドレス空間として無効である場合がある。すなわちアドレス入力本数を指数とし、2を底とするべき数よりも少ないメモリセルを有する半導体記憶装置がある(例えば、特許文献1参照。)。
特にマイクロプロセッサ等のデータ処理機能コアとメモリ機能コアを同一チップに搭載した、いわゆるシステムLSIにおいては、アプリケーションにより、メモリ空間が2のべき乗以外の場合には、コストやチップ面積削減の目的から、占有面積を最小にする必要があり、使用しない無効なアドレス空間のメモリセルと、それに本来付随するワードドライバ等の駆動回路は集積されない。
図6は行アドレス入力がn本あるにもかかわらず、ワード線が2のべき乗でない整数のN本から成る半導体記憶装置の例を模式的に示す説明図である。同図に示すように半導体記憶装置では、N本のワード線W〜W(N―1)とM本のビット線B〜B(M−1)が格子状に配線されており、その交点にメモリセルMCが配置されている。ここでワード線とビット線の本数NとMは整数であり、Nは2より小さく2n−1より大きい。
同図に示す半導体記憶装置60では、N本のワード線は行アドレスデコーダ1に接続されており、この行アドレスデコーダ1にはRAからRA(n−1)のn本の行アドレス入力が接続されている。またM本のビット線B〜B(M−1)は列選択回路3に接続されている。該列選択回路3には列アドレスデコーダ2が接続されており、該列アドレスデコーダ2にはCAからCA(m−1)のm本の列アドレス入力が接続されている。
同図に示すように、本来2本あるべきワード線がN本しかないため(2n−1<N<2)、2−N本分の物理的に存在しない無効なアドレス空間が形成される。
このような場合において、アドレス入力の組み合わせによっては物理的に存在しない無効なアドレス空間をアクセスしようとする場合が発生する。
物理的に存在する有効なアドレス空間中のメモリセルをアクセスする際には、記憶されたデータを読み出すためにセンスアンプ4を活性化して動作させねばならない。また記憶されたデータの書き換え可能なDRAMやSRAM等のメモリの場合には、入力データに応じてメモリセルの内容を書き換えるために、ライトアンプ5を活性化して動作させる必要がある。このようにセンスアンプやライトアンプを活性化して動作させるには電力が必要となる。
一方で、物理的に存在しない無効なアドレス空間をアクセスするようなアドレス入力が成された場合、記憶データの読出しや書き換えは不要であり、センスアンプまたはライトアンプ等の周辺回路を動作させる必要がない。従来ではメモリセルが物理的に存在ない無効なアドレス空間をアドレス入力が指定した際も、これらの周辺回路は有効なアドレス空間内のメモリセルが選択された時と同様に、本来不要な電力を消費してしまい、半導体記憶装置の電気的特性を低下させてしまう問題があった。特に2のべき乗以外のメモリセルを有するメモリ機能コアを複数搭載するシステムLSIでは、上記の問題は更に大きくなる。
また、アドレス入力によって、物理的に存在しない無効アドレス空間を指定した場合、不確定な信号が出力されてしまい、メモリのデータを利用する装置側に誤動作を招く恐れもあった。
特開2000−260183号公報(第2頁、第4図)
本発明は上記問題に鑑みて成されたものであり、その目的は2のべき乗以外のメモリセルの個数を有する半導体記憶装置において、前記メモリセルの個数を超え、物理的にメモリセルが存在しない無効アドレス空間のメモリセルをアクセスするアドレス入力が成された場合に、周辺回路を不活性化して、電力を消費しないような半導体記憶装置を提案することにある。
さらには当該無効アドレス空間をアクセスしたことを検知した信号を生成し、メモリのデータを利用する装置が正常に動作するような半導体記憶装置を提供することにある。
上記の目的を達成するために、本発明は2のべき乗個以外の個数のメモリセルを有し、前記個数以上のメモリセルを指定する無効なアドレス入力を判定回路が判断し、半導体記憶装置を不活性にする。その結果、無効なアドレス入力がされた場合の無用な消費電力が回避されている。
また、本発明は複数のワード線と複数のビット線を格子状に配線し、これらの交点にメモリセルを配置して構成され、該複数のワード線の数は2のべき乗以外の個数からなる半導体記憶装置において、ワード線が物理的に存在しない無効な行アドレス入力を検出し、その結果の信号を生成し、該半導体装置の動作を停止させる制御回路を備え、その結果、無効な行アドレス入力がなされた場合の無用な消費電力が回避されている。
また、本発明は複数のワード線と複数のビット線を格子状に配線し、これらの交点にメモリセルを配置して構成され、該複数のワード線の数は2のべき乗以外の個数からなり、行アドレス入力からワード線を選択し、列アドレス入力からビット線を選択する半導体記憶装置において、ワード線が物理的に存在しない無効な行アドレス入力を検出し、その結果の信号を生成し、該半導体装置の動作を停止させる制御回路を備え、その結果、無効な行アドレス入力がなされた場合の無用な消費電力が回避されている。
また、本発明は複数のワード線と複数のビット線を格子状に配線し、これらの交点にメモリセルを配置して構成され、該複数のワード線の数は2のべき乗以外の個数からなる半導体記憶装置において、ワード線が物理的に存在しない無効な行アドレス入力を検出し、その結果の信号を生成し、該半導体装置の例えばセンスアンプやライトアンプなどの周辺回路を不活性化する制御回路を備え、その結果、無効な行アドレス入力がなされた場合の無用な消費電力が回避されている。
本発明の半導体記憶装置によれば、2のべき乗以外のメモリセル数を有する半導体記憶装置において、アドレス入力が物理的に存在しないアドレスを指定した際に、その信号を検出し、周辺回路を不活性化することで、その電力を削減して低消費電力を実現できる。
以下、この発明に係る半導体記憶装置の実施形態について説明する。図1は本実施形態に係る半導体記憶装置10の全体構成を示す概略図である。同図における記号は上記で説明した従来例の図6と同等の記号を付してある。図1に示す半導体記憶装置10ではN本のワード線W〜W(N―1)とM本のビット線B〜B(M−1)が格子状に配線されており、その交点にメモリセルMCが配置されている。ここでワード線とビット線の本数NとMは整数であり、Nは2より小さく2n−1より大きい。
同図に示す半導体記憶装置10では、N本のワード線は行アドレスデコーダ1に接続されており、該行アドレスデコーダ1にはRAからRA(n−1)のn本の行アドレス入力が接続されている。またM本のビット線B〜B(M−1)は列選択回路3に接続されている。該列選択回路3には列アドレスデコーダ2が接続されており、該列アドレスデコーダ2にはCAからCA(m−1)のm本の列アドレス入力が接続されている。
前記のように、本来、行アドレス入力の論理値の組合せによって2本あるべきワード線が、それより少ないN本しかないため(2n−1<N<2)、2−N本のワード線に相当する物理的に存在しない無効なアドレス空間が形成される。
ここで物理的に存在するワード線N本によって形成されるアドレス空間は物理アドレス空間である。また、2−N本分の物理的に存在しないワード線による無効なアドレス空間を仮想アドレス空間といい、RAからRA(n−1)のn本の行アドレス入力で選択し得る2本のワード線によって形成される論理上のアドレス空間を論理アドレス空間という。従って、前記物理アドレス空間は前記論理アドレス空間の中に含まれる。
本実施形態に係る半導体記憶装置10では、物理的に存在する物理アドレス空間を行アドレス入力によって指定された場合、判定回路7が物理アドレスであることを判断し、その結果、判定回路の出力JDは1になる。制御回路8は判定回路の出力JDを受けてセンスアンプ4とライトアンプ5に電源を供給し、前記センスアンプとライトアンプを活性化する。また行アドレスデコーダ1は物理的に存在するワード線のひとつを選択する。さらに列アドレス入力によって列アドレスデコーダ2が列選択回路3に接続されるビット線のひとつを選択し、前記選択されたワード線との交点にあるメモリセルが選択される。
R/W制御回路6の入力R/Wが読み出し動作状態を示す場合、該R/W制御回路6の出力のリードコマンドRCがセンスアンプを活性化し、前記選択されたメモリセルの記憶情報を前記列選択回路からデータバスDBを介して活性化されたセンスアンプ4に読み込み、出力端子Doutに出力する。この際、センスアンプ4は活性化されるために電力を消費する。
またR/W制御回路6の入力R/Wが書込み状態を示す場合、該R/W制御回路6の出力のライトコマンドWCがライトアンプ5を活性化し、前記選択されたメモリセルの記憶内容をライトアンプ5の入力Dinに応じた内容をデータバスDBと列選択回路3を介して、前記選択されたメモリセルに書き込む。この際、ライトアンプは活性化されるために電力を消費する。
一方で、前記2−N本のワード線に相当する仮想アドレス空間を指定する行アドレス入力がなされた場合、判定回路7が仮想アドレスであることを判断し、その結果、判定回路の出力JDは0となる。制御回路8は判定回路7の出力JDを受けて、センスアンプ4およびライトアンプ5への電力供給を切断し、前記R/W制御回路6によるリードコマンドRCやライトコマンドWCが入力されても、該センスアンプ4及びライトアンプ5は動作せず、仮想アドレスを選択した時に該回路の電力を消費させない。
行アドレス入力がRAからRAの3本の場合で、ワード線が物理的に6本しか存在しない場合の例を図2で説明する。同図は前記アドレス入力の論理値0または1に応じて選択されるワード線の選択状態を示す論理値表である。該論理値表においてワード線は物理的に6本、すなわちW〜Wの6本が物理的に存在するものとする。逆に物理的に存在しない仮想アドレス空間はワード線W6〜W7に対応するアドレス空間であり、前記仮想アドレス空間であるワード線W6〜W7を選択する行アドレス入力の組合せは、RAとRAがともに1である場合に限られる。従って、行アドレス入力RAが1とRA2がともに1であることが成り立つ場合に仮想アドレス空間を指定したと判断できる。
この場合の論理値表を図3に示す。RAとRAがともに1である場合に判定出力JDが不活性を指示する論理値0を示す。
図4は行アドレス入力がRAからRAの3本の場合で、ワード線が物理的に6本しか存在しない場合の行アドレスデコーダ1と判定回路7および制御回路8の接続を示す構成図である。同図の符号は図1と同様の符号を付している。行アドレスデコーダ内のバッファーAB〜ABによって行アドレス入力と同相の出力A〜Aと逆相の出力/A〜/Aが生成される。行アドレスデコーダ内のワード線Wに対応するNANDゲートG1に該バッファーの出力うち、/Aと/A1および/Aが入力されるので、行アドレス入力がRA〜RAの3本とも0の場合のみに、/A、/A1および/Aが1となるので、該ゲートG1の出力は0となり、その他の組合せの行アドレス入力の場合には1となる。該ゲートG1の出力はワードドライバWDで位相が反転され、ワード線Wに供給される。上記の例では行アドレス入力RA、RAおよびRAの論理値がともに0の時に、ワード線Wが選択状態となる。
前記のワード線Wが選択状態となる、行アドレス入力の組合せでは、AとAがともに0なので、AとAを入力に持つ判定回路7のNANDゲートGHの出力JDは1となる。
制御回路8はトランジスタTR〜TRから構成されており、それぞれのトランジスタのゲートに前記判定出力JDが共通に接続され、それぞれのトランジスタのソースは電源GNDに共通に接続され、TRのドレインは前記センスアンプ4に接続され、TRのドレインは前記ライトアンプ5に接続されている。
前記図2の論理値表によると、行アドレス入力RAとRAの少なくとも一方が0の場合、物理アドレスを選択したことになり、その結果、判定回路7の出力JDは1となるので、前記制御回路のトランジスタTR〜TRがオンとなり、前記センスアンプ4およびライトアンプ5には電源が供給されて、選択されたビット線を介して、メモリセルからの記憶情報を読取ることや、該記憶情報を書き換えることができる。
しかし行アドレス入力RAとRAがともに1の場合は仮想アドレスを選択したことになり、前記判定回路の出力JDは0となって、前記トランジスタTR〜TRをオフにする。従って、仮想アドレス空間を選択した場合には前記センスアンプ4およびライトアンプ5には電力が供給されず、電力を消費しない。
本実施例では制御回路のトランジスタがセンスアンプ4、ライトアンプ5の双方に接続されているが、その一部に接続されても、仮想アドレスを選択した際の電力消費を抑えることができる。あるいはセンスアンプ・ライトアンプ以外の他の周辺回路を制御しても仮想アドレスを選択した際の電力消費を抑えることができる。
なお上記説明した判定回路は前記のような論理回路に限られるものではなく、例えば物理的に存在しないアドレスのテーブルとアドレス入力を比較して判定しても良い。
以上、ワード線本数が2のべき乗でない場合を説明したが、ビット線本数が2のべき乗でない場合も前記と同様な仮想アドレス空間が生じる。仮想アドレス空間を指定する列アドレス入力が成された場合にも、列アドレスデコーダの出力を判定回路に接続し、その結果、制御回路を制御することで、列アドレス入力による仮想アドレス空間が指定された際に、センスアンプやライトアンプの電力消費を削減できる。
また、本半導体記憶装置に接続される電子装置が本半導体記憶装置の物理的に存在しない仮想アドレス空間を示すメモリセルを指定したことを判定回路の出力JDによって知ることができ、該電子装置の誤動作を防ぐことができる。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明による半導体記憶装置はメモリ容量が2のべき乗でない場合に、仮想アドレス空間を指定した際の消費電力を削減することで、システムを半導体上に搭載するシステムLSIの高性能化に利用できる。
本発明に係る半導体記憶装置の全体構成を表す概略図である。 行アドレス入力が3本の場合の例を示す論理値表である。 行アドレスが3本の場合の判定回路の例である。 行アドレスデコーダ、判定回路および制御回路の構成を表す概略図である。 列アドレスが2のべき乗でない場合の全体構成を表す概略図である。 従来例を表す概略図である
符号の説明
1・・・行アドレスデコーダ
2・・・列アドレスデコーダ
3・・・列選択回路
4・・・センスアンプ
5・・・ライトアンプ
6・・・R/W制御回路
7・・・判定回路
8・・・制御回路
10、50、60・・・半導体記憶装置
MC・・・メモリセル
〜W(N―1)・・・ワード線
〜B(M−1) ・・・ビット線
RA〜RA(n−1)・・・行アドレス入力
CA〜CA(m−1)・・・列アドレス入力

Claims (5)

  1. メモリセルの個数が2のべき乗以外の個数からなる半導体記憶装置において、
    該半導体記憶装置の前記メモリセルの個数を超えるメモリセル領域を指定するアドレス入力が入力されたことを判断する判定回路を設け、
    前記判定回路の出力に基づき、前記メモリセルに接続された周辺回路を不活性化するこ
    とを特徴とする半導体記憶装置。
  2. 請求項1記載の半導体記憶装置において、
    行アドレス入力と列アドレス入力によって複数のワード線と複数のビット線を選択し
    メモリセルを選択することを特徴とする半導体記憶装置。
  3. 請求項1記載の半導体記憶装置において、
    前記周辺回路はセンスアンプ及びライトアンプであることを特徴とする半導体記憶装置。
  4. 複数のワード線と複数のビット線とによってメモリセルを選択する半導体記憶装置において、
    該複数のワード線の数は、2のべき乗以外の個数からなり、
    該半導体記憶装置の前記ワード線数を超えるワード線を指定するアドレス入力が入力されたことを判断する判定回路を設け、前記判定回路の出力に基づき、前記メモリセルに接続された周辺回路を不活性化することを特徴とする半導体記憶装置。
  5. 複数のワード線と複数のビット線とによってメモリセルを選択する半導体記憶装置において、
    該複数のビット線の数は、2のべき乗以外の個数からなり、
    該半導体記憶装置の前記ビット線数を超えるビット線を指定するアドレス入力が入力されたことを判断する判定回路を設け、前記判定回路の出力に基づき、前記メモリセルに接続された周辺回路を不活性化することを特徴とする半導体記憶装置。
JP2005148472A 2005-05-20 2005-05-20 半導体記憶装置 Withdrawn JP2006323967A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005148472A JP2006323967A (ja) 2005-05-20 2005-05-20 半導体記憶装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005148472A JP2006323967A (ja) 2005-05-20 2005-05-20 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2006323967A true JP2006323967A (ja) 2006-11-30

Family

ID=37543514

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005148472A Withdrawn JP2006323967A (ja) 2005-05-20 2005-05-20 半導体記憶装置

Country Status (1)

Country Link
JP (1) JP2006323967A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011526048A (ja) * 2008-06-27 2011-09-29 クゥアルコム・インコーポレイテッド 動的電力を節約するメモリアーキテクチャ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011526048A (ja) * 2008-06-27 2011-09-29 クゥアルコム・インコーポレイテッド 動的電力を節約するメモリアーキテクチャ

Similar Documents

Publication Publication Date Title
US6798711B2 (en) Memory with address management
US7385870B2 (en) Semiconductor memory device and semiconductor integrated circuit device
US20050117414A1 (en) Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
US6788592B2 (en) Memory device which can change control by chip select signal
US7385841B2 (en) Static random access memory device having a voltage-controlled word line driver for retain till accessed mode and method of operating the same
JP2009181638A (ja) 半導体記憶装置
JP3279787B2 (ja) 半導体記憶装置
EP2006859A2 (en) Semiconductor memory
US5812861A (en) Override signal for forcing a powerdown of a flash memory
JP2006323967A (ja) 半導体記憶装置
JP4408366B2 (ja) 半導体記憶装置
US6320814B1 (en) Semiconductor device
JP2006040089A (ja) セカンドキャッシュ駆動制御回路、セカンドキャッシュ、ram、及びセカンドキャッシュ駆動制御方法
US7573776B2 (en) Semiconductor memory device having data-compress test mode
TWI417894B (zh) 於動態隨機存取記憶體架構之定址期間實施省電之結構及方法
JP3642420B2 (ja) 半導体装置
KR100967108B1 (ko) 반도체 메모리장치 및 이를 포함하는 메모리 시스템
JPH09230967A (ja) パワーセーブ機能付回路
US7778102B2 (en) Semiconductor memory device
JP2001160290A (ja) メモリ制御装置およびメモリアクセス方法
KR20090023834A (ko) 반도체 메모리장치
JPH0428091A (ja) 半導体記憶装置
JPH08190793A (ja) 半導体記憶装置、及びデータ処理装置
JP2008071387A (ja) 半導体記憶装置
JP2011040010A (ja) キャッシュメモリとそのモード切替方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080805