JP2006323967A

JP2006323967A - 半導体記憶装置

Info

Publication number: JP2006323967A
Application number: JP2005148472A
Authority: JP
Inventors: Hideyuki Amada; 英之天田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-05-20
Filing date: 2005-05-20
Publication date: 2006-11-30

Abstract

【課題】２のべき乗より少ない個数のメモリセルを有する半導体メモリにおいて、物理的に存在しないメモリセルを選択した際の消費電力を削減する。
【解決手段】アドレス入力がなされた場合、物理的に存在しない無効なアドレス入力か否か判断する回路を設け、無効なアドレスである場合にはセンスアンプやライトアンプ等の周辺回路を不活性化することにより消費電力を削減する。
【選択図】図１

Description

本発明はDRAMやSRAMまたはROM等のメモリにおいてワード線とビット線とを格子状に配線し、その各交点にメモリセルを配置して構成される半導体メモリに関し、特にメモリセルの数が２のべき乗以外の個数である半導体記憶装置に関する。

従来、半導体記憶装置では、基板上にビット線及びワード線を格子状に配置し、その交点に配置されたメモリセルにデータを記憶する。この半導体記憶装置において各メモリセルに記憶されたデータを読み出すには、ビット線及びワード線を選択してメモリセルを選択することによって行われる。その結果、メモリセルから読み出された記憶データはビット線を介してセンスアンプに入力され、出力端子からデータを読み出すことができる。また記憶内容を書き換えできるDRAMやSRAM等のメモリに対しては、上記の方法でアクセスしたメモリセルの記憶データを入力データに基づき、ライトアンプを通して記憶内容を書き換える。

上記ワード線の選択は、行アドレス入力信号に基づいて行アドレスデコーダにおいて行われる。またビット線の選択も列アドレス入力信号に基づき、列アドレスデコーダにおいて行われる。行アドレス入力信号の論理値０または１の組み合わせによってワード線を選択するため、ｎ本の行アドレス入力により、最大２^ｎ本のワード線を選択することができる。同様に列アドレス入力信号の論理値０または１の組み合わせによってビット線を選択するため、ｍ本の列アドレス入力により、最大２^ｍ本のビット線を選択することができる。その結果、ｎ+ｍ本の行および列アドレス入力により、最大２^ｍ+ｎ個のメモリセルを選択することができる。

ところで、半導体記憶装置では、必ずしもｎ本の行アドレス入力に対して、２^ｎ本のワード線を必要としない場合や、ｍ本の列アドレス入力に対して、２^ｍ本のビット線を必要としない場合があり、それぞれ２^ｎ本未満のワード線、または２^ｍ本未満のビット線の場合がある。あるいはｎ本の行アドレス入力とｍ本の列アドレス入力に対して、メモリセルの個数が２^ｍ+ｎ個未満のメモリセルしかなく、２^ｍ+ｎ個と該メモリ個数との間はアドレス空間として無効である場合がある。すなわちアドレス入力本数を指数とし、２を底とするべき数よりも少ないメモリセルを有する半導体記憶装置がある（例えば、特許文献１参照。）。

特にマイクロプロセッサ等のデータ処理機能コアとメモリ機能コアを同一チップに搭載した、いわゆるシステムLSIにおいては、アプリケーションにより、メモリ空間が２のべき乗以外の場合には、コストやチップ面積削減の目的から、占有面積を最小にする必要があり、使用しない無効なアドレス空間のメモリセルと、それに本来付随するワードドライバ等の駆動回路は集積されない。

図６は行アドレス入力がｎ本あるにもかかわらず、ワード線が２のべき乗でない整数のＮ本から成る半導体記憶装置の例を模式的に示す説明図である。同図に示すように半導体記憶装置では、Ｎ本のワード線Ｗ_０〜Ｗ_(Ｎ―１)とＭ本のビット線Ｂ_０〜Ｂ_(Ｍ−1)が格子状に配線されており、その交点にメモリセルＭＣが配置されている。ここでワード線とビット線の本数ＮとＭは整数であり、Ｎは２^ｎより小さく２^ｎ−１より大きい。

同図に示す半導体記憶装置６０では、Ｎ本のワード線は行アドレスデコーダ１に接続されており、この行アドレスデコーダ１にはＲＡ_０からＲＡ_（n−1）のｎ本の行アドレス入力が接続されている。またＭ本のビット線Ｂ_０〜Ｂ_(Ｍ−1)は列選択回路３に接続されている。該列選択回路３には列アドレスデコーダ２が接続されており、該列アドレスデコーダ２にはＣＡ_０からＣＡ_{（ｍ−1）}のｍ本の列アドレス入力が接続されている。

同図に示すように、本来２^ｎ本あるべきワード線がＮ本しかないため（２^ｎ−１＜Ｎ＜２^ｎ）、２^ｎ−Ｎ本分の物理的に存在しない無効なアドレス空間が形成される。

このような場合において、アドレス入力の組み合わせによっては物理的に存在しない無効なアドレス空間をアクセスしようとする場合が発生する。

物理的に存在する有効なアドレス空間中のメモリセルをアクセスする際には、記憶されたデータを読み出すためにセンスアンプ４を活性化して動作させねばならない。また記憶されたデータの書き換え可能なＤＲＡＭやＳＲＡＭ等のメモリの場合には、入力データに応じてメモリセルの内容を書き換えるために、ライトアンプ５を活性化して動作させる必要がある。このようにセンスアンプやライトアンプを活性化して動作させるには電力が必要となる。

一方で、物理的に存在しない無効なアドレス空間をアクセスするようなアドレス入力が成された場合、記憶データの読出しや書き換えは不要であり、センスアンプまたはライトアンプ等の周辺回路を動作させる必要がない。従来ではメモリセルが物理的に存在ない無効なアドレス空間をアドレス入力が指定した際も、これらの周辺回路は有効なアドレス空間内のメモリセルが選択された時と同様に、本来不要な電力を消費してしまい、半導体記憶装置の電気的特性を低下させてしまう問題があった。特に２のべき乗以外のメモリセルを有するメモリ機能コアを複数搭載するシステムＬＳＩでは、上記の問題は更に大きくなる。

また、アドレス入力によって、物理的に存在しない無効アドレス空間を指定した場合、不確定な信号が出力されてしまい、メモリのデータを利用する装置側に誤動作を招く恐れもあった。
特開２０００−２６０１８３号公報（第２頁、第４図）

本発明は上記問題に鑑みて成されたものであり、その目的は２のべき乗以外のメモリセルの個数を有する半導体記憶装置において、前記メモリセルの個数を超え、物理的にメモリセルが存在しない無効アドレス空間のメモリセルをアクセスするアドレス入力が成された場合に、周辺回路を不活性化して、電力を消費しないような半導体記憶装置を提案することにある。

さらには当該無効アドレス空間をアクセスしたことを検知した信号を生成し、メモリのデータを利用する装置が正常に動作するような半導体記憶装置を提供することにある。

上記の目的を達成するために、本発明は２のべき乗個以外の個数のメモリセルを有し、前記個数以上のメモリセルを指定する無効なアドレス入力を判定回路が判断し、半導体記憶装置を不活性にする。その結果、無効なアドレス入力がされた場合の無用な消費電力が回避されている。

また、本発明は複数のワード線と複数のビット線を格子状に配線し、これらの交点にメモリセルを配置して構成され、該複数のワード線の数は２のべき乗以外の個数からなる半導体記憶装置において、ワード線が物理的に存在しない無効な行アドレス入力を検出し、その結果の信号を生成し、該半導体装置の動作を停止させる制御回路を備え、その結果、無効な行アドレス入力がなされた場合の無用な消費電力が回避されている。

また、本発明は複数のワード線と複数のビット線を格子状に配線し、これらの交点にメモリセルを配置して構成され、該複数のワード線の数は２のべき乗以外の個数からなり、行アドレス入力からワード線を選択し、列アドレス入力からビット線を選択する半導体記憶装置において、ワード線が物理的に存在しない無効な行アドレス入力を検出し、その結果の信号を生成し、該半導体装置の動作を停止させる制御回路を備え、その結果、無効な行アドレス入力がなされた場合の無用な消費電力が回避されている。

また、本発明は複数のワード線と複数のビット線を格子状に配線し、これらの交点にメモリセルを配置して構成され、該複数のワード線の数は２のべき乗以外の個数からなる半導体記憶装置において、ワード線が物理的に存在しない無効な行アドレス入力を検出し、その結果の信号を生成し、該半導体装置の例えばセンスアンプやライトアンプなどの周辺回路を不活性化する制御回路を備え、その結果、無効な行アドレス入力がなされた場合の無用な消費電力が回避されている。

本発明の半導体記憶装置によれば、２のべき乗以外のメモリセル数を有する半導体記憶装置において、アドレス入力が物理的に存在しないアドレスを指定した際に、その信号を検出し、周辺回路を不活性化することで、その電力を削減して低消費電力を実現できる。

以下、この発明に係る半導体記憶装置の実施形態について説明する。図１は本実施形態に係る半導体記憶装置１０の全体構成を示す概略図である。同図における記号は上記で説明した従来例の図６と同等の記号を付してある。図１に示す半導体記憶装置１０ではＮ本のワード線Ｗ_０〜Ｗ_(Ｎ―１)とＭ本のビット線Ｂ_０〜Ｂ_(Ｍ−1)が格子状に配線されており、その交点にメモリセルＭＣが配置されている。ここでワード線とビット線の本数ＮとＭは整数であり、Ｎは２^ｎより小さく２^ｎ−１より大きい。

同図に示す半導体記憶装置１０では、Ｎ本のワード線は行アドレスデコーダ１に接続されており、該行アドレスデコーダ１にはＲＡ_０からＲＡ_（n−1）のｎ本の行アドレス入力が接続されている。またＭ本のビット線Ｂ_０〜Ｂ_(Ｍ−1)は列選択回路３に接続されている。該列選択回路３には列アドレスデコーダ２が接続されており、該列アドレスデコーダ２にはＣＡ_０からＣＡ_{（ｍ−1）}のｍ本の列アドレス入力が接続されている。

前記のように、本来、行アドレス入力の論理値の組合せによって２^ｎ本あるべきワード線が、それより少ないＮ本しかないため（２^ｎ−１＜Ｎ＜２^ｎ）、２^ｎ−Ｎ本のワード線に相当する物理的に存在しない無効なアドレス空間が形成される。

ここで物理的に存在するワード線Ｎ本によって形成されるアドレス空間は物理アドレス空間である。また、２^ｎ−Ｎ本分の物理的に存在しないワード線による無効なアドレス空間を仮想アドレス空間といい、ＲＡ_０からＲＡ_（n−1）のｎ本の行アドレス入力で選択し得る２^ｎ本のワード線によって形成される論理上のアドレス空間を論理アドレス空間という。従って、前記物理アドレス空間は前記論理アドレス空間の中に含まれる。

本実施形態に係る半導体記憶装置１０では、物理的に存在する物理アドレス空間を行アドレス入力によって指定された場合、判定回路７が物理アドレスであることを判断し、その結果、判定回路の出力ＪＤは１になる。制御回路８は判定回路の出力ＪＤを受けてセンスアンプ４とライトアンプ５に電源を供給し、前記センスアンプとライトアンプを活性化する。また行アドレスデコーダ１は物理的に存在するワード線のひとつを選択する。さらに列アドレス入力によって列アドレスデコーダ２が列選択回路３に接続されるビット線のひとつを選択し、前記選択されたワード線との交点にあるメモリセルが選択される。

Ｒ／Ｗ制御回路６の入力Ｒ／Ｗが読み出し動作状態を示す場合、該Ｒ／Ｗ制御回路６の出力のリードコマンドＲＣがセンスアンプを活性化し、前記選択されたメモリセルの記憶情報を前記列選択回路からデータバスＤＢを介して活性化されたセンスアンプ４に読み込み、出力端子Ｄｏｕｔに出力する。この際、センスアンプ４は活性化されるために電力を消費する。

またＲ／Ｗ制御回路６の入力Ｒ/Ｗが書込み状態を示す場合、該Ｒ／Ｗ制御回路６の出力のライトコマンドＷＣがライトアンプ５を活性化し、前記選択されたメモリセルの記憶内容をライトアンプ５の入力Ｄｉｎに応じた内容をデータバスＤＢと列選択回路３を介して、前記選択されたメモリセルに書き込む。この際、ライトアンプは活性化されるために電力を消費する。

一方で、前記２^ｎ−Ｎ本のワード線に相当する仮想アドレス空間を指定する行アドレス入力がなされた場合、判定回路７が仮想アドレスであることを判断し、その結果、判定回路の出力ＪＤは０となる。制御回路８は判定回路７の出力ＪＤを受けて、センスアンプ４およびライトアンプ５への電力供給を切断し、前記Ｒ／Ｗ制御回路６によるリードコマンドＲＣやライトコマンドWCが入力されても、該センスアンプ４及びライトアンプ５は動作せず、仮想アドレスを選択した時に該回路の電力を消費させない。

行アドレス入力がＲＡ_０からＲＡ_２の３本の場合で、ワード線が物理的に６本しか存在しない場合の例を図２で説明する。同図は前記アドレス入力の論理値０または１に応じて選択されるワード線の選択状態を示す論理値表である。該論理値表においてワード線は物理的に６本、すなわちＷ_０〜Ｗ_５の６本が物理的に存在するものとする。逆に物理的に存在しない仮想アドレス空間はワード線Ｗ₆〜Ｗ₇に対応するアドレス空間であり、前記仮想アドレス空間であるワード線Ｗ₆〜Ｗ₇を選択する行アドレス入力の組合せは、ＲＡ_１とＲＡ_２がともに１である場合に限られる。従って、行アドレス入力ＲＡ_１が１とＲＡ₂がともに１であることが成り立つ場合に仮想アドレス空間を指定したと判断できる。

この場合の論理値表を図３に示す。ＲＡ_１とＲＡ_２がともに１である場合に判定出力ＪＤが不活性を指示する論理値０を示す。

図４は行アドレス入力がＲＡ_０からＲＡ_２の３本の場合で、ワード線が物理的に６本しか存在しない場合の行アドレスデコーダ１と判定回路７および制御回路８の接続を示す構成図である。同図の符号は図１と同様の符号を付している。行アドレスデコーダ内のバッファーＡＢ_０〜ＡＢ_２によって行アドレス入力と同相の出力Ａ_０〜Ａ_２と逆相の出力/Ａ_０〜/Ａ_２が生成される。行アドレスデコーダ内のワード線Ｗ_０に対応するＮＡＮＤゲートＧ１に該バッファーの出力うち、/Ａ_０と/Ａ₁および/Ａ_２が入力されるので、行アドレス入力がＲＡ_０〜ＲＡ_２の３本とも０の場合のみに、/Ａ_０、/Ａ₁および/Ａ_２が１となるので、該ゲートＧ１の出力は０となり、その他の組合せの行アドレス入力の場合には１となる。該ゲートＧ１の出力はワードドライバＷＤで位相が反転され、ワード線Ｗ_０に供給される。上記の例では行アドレス入力ＲＡ_０、ＲＡ_１およびＲＡ_２の論理値がともに０の時に、ワード線Ｗ_０が選択状態となる。

前記のワード線Ｗ_０が選択状態となる、行アドレス入力の組合せでは、Ａ_１とＡ_２がともに０なので、Ａ_１とＡ_２を入力に持つ判定回路７のＮＡＮＤゲートＧＨの出力ＪＤは１となる。

制御回路８はトランジスタＴＲ_１〜ＴＲ_２から構成されており、それぞれのトランジスタのゲートに前記判定出力ＪＤが共通に接続され、それぞれのトランジスタのソースは電源ＧＮＤに共通に接続され、ＴＲ_１のドレインは前記センスアンプ４に接続され、ＴＲ_２のドレインは前記ライトアンプ５に接続されている。

前記図２の論理値表によると、行アドレス入力ＲＡ_１とＲＡ_２の少なくとも一方が０の場合、物理アドレスを選択したことになり、その結果、判定回路７の出力ＪＤは１となるので、前記制御回路のトランジスタＴＲ_１〜ＴＲ_２がオンとなり、前記センスアンプ４およびライトアンプ５には電源が供給されて、選択されたビット線を介して、メモリセルからの記憶情報を読取ることや、該記憶情報を書き換えることができる。

しかし行アドレス入力ＲＡ_１とＲＡ_２がともに１の場合は仮想アドレスを選択したことになり、前記判定回路の出力ＪＤは０となって、前記トランジスタＴＲ_１〜ＴＲ_２をオフにする。従って、仮想アドレス空間を選択した場合には前記センスアンプ４およびライトアンプ５には電力が供給されず、電力を消費しない。

本実施例では制御回路のトランジスタがセンスアンプ４、ライトアンプ５の双方に接続されているが、その一部に接続されても、仮想アドレスを選択した際の電力消費を抑えることができる。あるいはセンスアンプ・ライトアンプ以外の他の周辺回路を制御しても仮想アドレスを選択した際の電力消費を抑えることができる。

なお上記説明した判定回路は前記のような論理回路に限られるものではなく、例えば物理的に存在しないアドレスのテーブルとアドレス入力を比較して判定しても良い。

以上、ワード線本数が２のべき乗でない場合を説明したが、ビット線本数が２のべき乗でない場合も前記と同様な仮想アドレス空間が生じる。仮想アドレス空間を指定する列アドレス入力が成された場合にも、列アドレスデコーダの出力を判定回路に接続し、その結果、制御回路を制御することで、列アドレス入力による仮想アドレス空間が指定された際に、センスアンプやライトアンプの電力消費を削減できる。

また、本半導体記憶装置に接続される電子装置が本半導体記憶装置の物理的に存在しない仮想アドレス空間を示すメモリセルを指定したことを判定回路の出力ＪＤによって知ることができ、該電子装置の誤動作を防ぐことができる。

以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明による半導体記憶装置はメモリ容量が２のべき乗でない場合に、仮想アドレス空間を指定した際の消費電力を削減することで、システムを半導体上に搭載するシステムＬＳＩの高性能化に利用できる。

本発明に係る半導体記憶装置の全体構成を表す概略図である。行アドレス入力が３本の場合の例を示す論理値表である。行アドレスが３本の場合の判定回路の例である。行アドレスデコーダ、判定回路および制御回路の構成を表す概略図である。列アドレスが２のべき乗でない場合の全体構成を表す概略図である。従来例を表す概略図である

符号の説明

１・・・行アドレスデコーダ
２・・・列アドレスデコーダ
３・・・列選択回路
４・・・センスアンプ
５・・・ライトアンプ
６・・・Ｒ/Ｗ制御回路
７・・・判定回路
８・・・制御回路
10、50、60・・・半導体記憶装置
ＭＣ・・・メモリセル
Ｗ_０〜Ｗ_(Ｎ―１)・・・ワード線
Ｂ_０〜Ｂ_(Ｍ−1)・・・ビット線
ＲＡ_０〜ＲＡ_（n−1）・・・行アドレス入力
ＣＡ_０〜ＣＡ_{（ｍ−1）}・・・列アドレス入力

Claims

メモリセルの個数が２のべき乗以外の個数からなる半導体記憶装置において、
該半導体記憶装置の前記メモリセルの個数を超えるメモリセル領域を指定するアドレス入力が入力されたことを判断する判定回路を設け、
前記判定回路の出力に基づき、前記メモリセルに接続された周辺回路を不活性化するこ
とを特徴とする半導体記憶装置。
請求項１記載の半導体記憶装置において、
行アドレス入力と列アドレス入力によって複数のワード線と複数のビット線を選択し
メモリセルを選択することを特徴とする半導体記憶装置。
請求項１記載の半導体記憶装置において、
前記周辺回路はセンスアンプ及びライトアンプであることを特徴とする半導体記憶装置。
複数のワード線と複数のビット線とによってメモリセルを選択する半導体記憶装置において、
該複数のワード線の数は、２のべき乗以外の個数からなり、
該半導体記憶装置の前記ワード線数を超えるワード線を指定するアドレス入力が入力されたことを判断する判定回路を設け、前記判定回路の出力に基づき、前記メモリセルに接続された周辺回路を不活性化することを特徴とする半導体記憶装置。
複数のワード線と複数のビット線とによってメモリセルを選択する半導体記憶装置において、
該複数のビット線の数は、２のべき乗以外の個数からなり、
該半導体記憶装置の前記ビット線数を超えるビット線を指定するアドレス入力が入力されたことを判断する判定回路を設け、前記判定回路の出力に基づき、前記メモリセルに接続された周辺回路を不活性化することを特徴とする半導体記憶装置。