JPH08190793A

JPH08190793A - 半導体記憶装置、及びデータ処理装置

Info

Publication number: JPH08190793A
Application number: JP1647695A
Authority: JP
Inventors: Kazutomo Ogura; 和智小倉; Tetsuya Uchiumi; 哲也内海; Noriyoshi Watabe; 憲佳渡部; Yukihiro Wada; 幸博和田; Yasuharu Miyawaki; 靖治宮脇; Hiroshi Tamai; 博士玉井
Original assignee: Hitachi Hokkai Semiconductor Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 1995-01-06
Filing date: 1995-01-06
Publication date: 1996-07-23

Abstract

(57)【要約】【目的】本発明の目的は、データ読出し速度の高速化
を図ることにある。【構成】互いに異なる列番地に属し、列番地の境界部
で互いに隣接する相補データ線対Ｄｉ＊，Ｄｉ、及びＤ
ｉ＋１＊，Ｄｉ＋１として、相補データ線対を構成する
２本のデータ線が交差されて成るものを適用し、列番地
の境界部で互いに隣接する相補データ線対間の容量を低
減して、それによる電気的な干渉を抑え、メモリセルデ
ータに応じて相補データ線対に生ずる電位差レベルの早
期確定を可能とすることで、データ読出し速度の高速化
を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれのデータ読出し速度の高速化技術に関し、例え
ばスタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍと略記する）に適用して有効な技術に関する。

【０００２】

【従来の技術】ＳＲＡＭは、複数個のスタティック型メ
モリセルをマトリクス配置して成るメモリセルアレイを
含む。一つのメモリセルは、例えばｎチャンネル型ＭＯ
Ｓトランジスタと、それの負荷抵抗と、トランスファＭ
ＯＳとを含む。メモリセルの入出力ノードは、トランス
ファＭＯＳを介して相補データ線（相補ビット線とも称
される）に結合される。この相補データ線は、それに１
対１で結合されたカラム選択スイッチを介して相補コモ
ンデータ線に接続されている。また、上記トランスファ
ＭＯＳのゲート電極は選択端子とされ、ワード線に結合
されている。このワード線が選択レベルに駆動される
と、このワード線に結合されたメモリセルが選択される
ことによって、当該メモリセルへのデータ書込み、及び
当該メモリセルからのデータ読出しが可能とされる。Ｓ
ＲＡＭでは、電源電圧が供給され、しかも入出力ノード
の電位が外部から変更されない限り、メモリセルの記憶
情報がスタティックに保持される。

【０００３】尚、ＳＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日にオーム社より発行
された「ＬＳＩハンドブック（第５００頁〜）」があ
る。

【０００４】

【発明が解決しようとする課題】従来のＳＲＡＭにおい
ては、互いに異なる列番地に属し、列番地の境界部で互
いに隣接する相補データ線対間に形成される容量に起因
して、データ読出し時間が不所望に長くなっているの
が、本発明者によって見いだされた。例えばＹ番地のデ
ータ線と、それに隣接するＹ＋１番地のデータ線との間
に形成される線間容量が比較的大きいため、この線間容
量を介して電気的干渉を生じ、そのために相補データ線
が電圧降下を起し、相補データ線対の電位差が減少し読
出し開始時刻から、読み出し動作が可能となる電位差が
データ線対に生ずるまでの遅延時間が長くなってしま
う。そのように、遅延時間が長くなる分、データ読出し
時間がどうしても長くなってしまう。

【０００５】本発明の目的は、データ読出し速度の高速
化を図ることにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、互いに異なる列番地に属し、列
番地の境界部で互いに隣接する相補データ線対（Ｄｉ
＊，Ｄｉ、及びＤｉ＋１＊，Ｄｉ＋１）として、相補デ
ータ線対を構成する２本のデータ線が交差されて成るも
のを適用する。このとき、同一列番地に属する限り、相
補データ線対を構成する２本のデータ線が交差された第
１相補データ線対と、相補データ線対を構成する２本の
データ線が交差されない第２相補データ線対とを、交互
に配置することができる。

【０００９】また、上記構成の半導体記憶装置と、それ
をアクセス可能な中央処理装置とを含んでデータ処理装
置を構成するものである。

【００１０】

【作用】上記した手段によれば、互いに異なる列番地に
属し、列番地の境界部で互いに隣接する相補データ線対
として、相補データ線対を構成する２本のデータ線が中
央部で交差されて成るものを適用することは、列番地の
境界部で互いに隣接する相補データ線対間の容量による
電気的な干渉を低減して、メモリセルデータに応じて相
補データ線対に生ずる電位差レベルの早期確定を可能と
し、このことが、データ読出し速度の高速化を達成す
る。また、そのような半導体記憶装置を含むデータ処理
装置において、中央処理装置によるアクセス速度の向
上、さらにはデータ処理速度の向上を達成する。

【００１１】

【実施例】図４には、本発明の一実施例であるデータ処
理装置が示される。

【００１２】このデータ処理装置は、システムバス４０
０を介して、ＣＰＵ（中央処理装置）４０１、ＤＲＡＭ
制御部４０３、ＳＲＡＭ４０６、ＲＯＭ（リード・オン
リ・メモリ）４０５、周辺装置制御部４０７、表示系４
１０などが、互いに信号のやり取り可能に結合されるこ
とによって、予め定められたプログラムに従って所定の
データ処理を行うコンピュータシステムとして構成され
る。上記ＣＰＵ４０１は、本システムの論理的中核とさ
れ、主として、アドレス指定、情報の読出しと書込み、
データの演算、命令のシーケンス、割り込の受付け、記
憶装置と入出力装置との情報交換の起動等の機能を有
し、演算制御部や、バス制御部、メモリアクセス制御部
などから構成される。上記ＤＲＡＭ制御部４０３によっ
て制御されるＤＲＡＭ４０２や、バックアップ制御部４
０４によってバックアップされるＳＲＡＭ４０６、及び
ＲＯＭ４０５は内部記憶装置として位置付けられてい
る。そして、ＤＲＡＭ４０２やＳＲＡＭ４０６には、Ｃ
ＰＵ４０１での計算や制御に必要なプログラムやデータ
が格納される。周辺装置制御部４０７によって、磁気記
憶装置４０８の動作制御や、キーボード４０９などから
の情報入力制御が行われる。また、上記表示系４１０に
よって、ＣＲＴディスプレイ４１２の情報表示制御が行
われる。

【００１３】図２には上記ＳＲＡＭ４０６の全体的な構
成が示される。

【００１４】図２に示されるＳＲＡＭ４０６は、特に制
限されないが、公知の半導体集積回路製造技術により、
単結晶シリコン基板などの一つの半導体基板に形成され
ている。

【００１５】図２において２０６は、複数個のスタティ
ック型メモリセルをマトリクス配置したメモリセルアレ
イであり、メモリセルの選択端子はロウ方向（行方向）
毎にワード線に結合され、メモリセルのデータ入出力端
子はカラム方向（列方向）毎に相補データ線に結合され
る。それぞれの相補データ線は、相補データ線（相補ビ
ット線とも称される）に１対１で結合された複数個のス
イッチを含むカラムスイッチ回路２０９を介して相補コ
モン線に共通接続されている。

【００１６】外部より入力されるアドレス信号Ａ０〜Ａ
ｎのうちＡ０〜Ａｍは、それに対応して配置されたバッ
ファ２０１−０〜２０１−ｍを介してロウデコーダ２０
４に伝達され、アドレス信号Ａｍ＋１〜Ａｎは、それに
対応して配置されたバッファ２０１−ｍ＋１〜２０１−
ｎを介してカラムデコーダ２０８に伝達される。ワード
ドライバ２０５はロウデコーダ２０４のデコード出力に
基づいて、入力アドレス信号に対応するワード線を選択
レベルに駆動する。このワードドライバ２０５は、ワー
ド線数に対応する複数の駆動回路を含んで成る。所定の
ワード線が駆動されると、このワード線に結合された全
てのメモリセルが選択される。またカラムデコーダ２０
８は、これに供給されるアドレス信号に対応するカラム
選択スイッチをオン動作させて、相補データ線を相補コ
モン線に導通する。このとき相補データ線の電位は、デ
ータ入出力回路２１０に含まれるセンスアンプで増幅さ
れ、さらに出力バッファを介して外部に出力可能とされ
る。データ入出力回路２１０に含まれる入力バッファに
外部から書込みデータが与えられると、その書込みデー
タに従って相補データ線が駆動され、それにより、所定
のメモリセルにそのデータに応ずる書込みが可能とされ
る。そして外部から与えられる制御信号としてのチップ
セレクト信号ＣＳ＊（＊はローアクティブ又は信号反転
を意味する）、ライトイネーブル信号ＷＥ＊がそれぞれ
バッファ２０２、２０３を介して上記制御部２０７に取
込まれ、この制御部２０７により本実施例各部の動作制
御信号が生成されるようになっている。チップセレクト
信号ＣＳ＊がローレベルにアサートされることによって
チップ選択が行われる。また、そのように選択された状
態で、ライトイネーブル信号ＷＥ＊がローレベルにアサ
ートされた場合にはメモリセルへのデータ書込みが可能
とされる。

【００１７】さらに、冗長構成により、メモリセルアレ
イの欠陥をカラム方向に救済するための冗長救済回路２
１１が設けられている。この冗長救済回路２１１は、特
に制限されないが、ヒューズ回路の熔断により、メモリ
セルアレイ２０６の欠陥ビットのアドレス情報を記憶可
能な冗長記憶手段や、この冗長記憶手段の記憶アドレス
とバッファ２０１−ｍ＋１〜２０１−ｎからのカラムア
ドレスとを比較するための冗長比較手段、さらには、冗
長救済のためにカラムデコーダ２０８の冗長部を正規部
に代えて活性化するための冗長イネーブル手段等を含
む。メモリセルアレイ２０６の正規ビットに欠陥を有し
ない場合には、上記冗長救済回路２１１による冗長救済
は行われない。しかし、メモリセルアレイ２０６の正規
ビットに欠陥を有し、それをビット単位で救済するため
に上記冗長記憶手段にアドレスの書込みが行われた後に
は、メモリアクセスにおいて、上記冗長比較手段でアド
レス一致が検出される毎に、欠陥を含むビットに代えて
冗長ビットが選択される。

【００１８】図１には、上記メモリセルアレイ２０６の
主要構成が示される。

【００１９】ワードドライバ２０５によって選択的に駆
動される複数のワード線ＷＤ０〜ＷＤｉが設けられ、そ
れに交差するように、複数の相補データ線対Ｄ０＊，Ｄ
０〜Ｄｉ＋ｎ＊，Ｄｉ＋ｎが設けられている。ワード線
ＷＤ０〜ＷＤｉと相補データ線対Ｄ０＊，Ｄ０〜Ｄｉ＋
ｎ＊，Ｄｉ＋ｎとの交差箇所には、それぞれスタティッ
ク型メモリセルＭＣが設けられている。ワード線ＷＤ０
〜ＷＤｉのうちの一つがワードドライバ２０５によって
選択レベルに駆動されるとき、そのワード線に結合され
た複数のメモリセルＭＣのデータ端子（入出力ノード）
が、対応する相補データ線に結合され、それによってメ
モリセルデータの読出し、又はメモリセルへのデータ書
込みが可能とされる。また、複数の相補データ線対Ｄ０
＊，Ｄ０〜Ｄｉ＋ｎ＊，Ｄｉ＋ｎは、それぞれデータ線
負荷回路１２、及びカラムスイッチ回路２０９に結合さ
れている。

【００２０】図１においては、カラム系Ｙ番地に属する
相補データ線対Ｄ０＊，Ｄ０、Ｄｉ＊，Ｄｉと、それに
隣接するカラム系Ｙ＋１番地に属する相補データ線Ｄｉ
＋１＊，Ｄｉ＋１、Ｄｉ＋ｎ＊，Ｄｉ＋ｎが、代表的に
示されている。相補データ線対Ｄｉ＊，Ｄｉと、相補デ
ータ線対Ｄｉ＋１＊，Ｄｉ＋１とは、列番地の境界部で
互いに隣接する相補データ線対とされ、それらは、相補
データ線対を構成する２本のデータ線が中央部で交差さ
れて成る。また、同一列番地においては、Ｄｉ＊，Ｄｉ
や、Ｄｉ＋１＊，Ｄｉ＋１などのように、相補データ線
対を構成する２本のデータ線が中央部で交差された相補
データ線対と、Ｄ０＊，Ｄ０や、Ｄｉ＋ｎ＊，Ｄｉ＋ｎ
などのように、２本のデータ線が中央部で交差されない
相補データ線対とが、交互に配置されている。隣接デー
タ線間の容量Ｃ２による電気的な干渉を低減するためで
ある。

【００２１】図３には、一つのメモリセルＭＣとデータ
線負荷回路１２の構成例が示される。

【００２２】抵抗Ｒ１，Ｒ２及びｎチャンネル型ＭＯＳ
トランジスタＤｒ１，Ｄｒ２によって、データをスタテ
ィックに保持するためのフリップフロップが形成され、
そのフリップフロップが、データ転送用のｎチャンネル
型ＭＯＳトランジスタＴｒ１，Ｔｒ２を介して、データ
線対Ｄ＊，Ｄに結合されている。データ転送用のｎチャ
ンネル型ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート電
極はワード線ＷＤｉに結合されており、ワード線ＷＤｉ
がハイレベルに駆動されたときにオンされて、データの
読出し又は書込みが可能とされる。また、相補データ線
Ｄ＊，Ｄには、それのフローティングを防止するための
ｐチャンネル型ＭＯＳトランジスタＱ１０，１１１、イ
コライズ用のｐチャンネル型ＭＯＳトランジスタＱ１
２，Ｑ１３、及びＱ１４が設けられている。プリチャー
ジ用のｐチャンネル型ＭＯＳトランジスタＱ１２，Ｑ１
３、及びデータ線短絡用のｐチャンネル型ＭＯＳトラン
ジスタＱ１４は、制御部２０７からのデータ線負荷回路
活性化信号ＤＥＱによって動作制御される。

【００２３】図５には、書込み状態から読出し動作にお
ける主要部のタイムチャートが示される。横軸が時間、
縦軸が電圧である。

【００２４】時刻ｔ１までの書込み状態では、行番地に
よってワード線ＷＤ０が選択され、、列番地はＹ番地と
される。このとき、選択Ｙ番地のデータ線Ｄｉの電位は
０（Ｖ）、データ線Ｄｉ＊の電位は高電位側電源Ｖｃｃ
レベルとされる。Ｙ番地の隣接番地であるＹ＋１番地の
データ線対の電位は、高電位側電源Ｖｃｃレベル近傍で
あり、データ線Ｄｉ＋１がＶ１（Ｖ）、データ線Ｄｉ＋
１＊が高電位側電源Ｖｃｃレベルとなっている。

【００２５】次に、時刻ｔ１のとき、書込み状態が終了
され、ワード線ＷＤ０が非選択状態及びデータ線負荷回
路活性化信号ＤＥＱがローレベルとなり、データ線負荷
回路のＭＯＳトランジスタＱ１２，Ｑ１３，Ｑ１４が導
通状態とされ、それによって、データ線対の電位差がイ
コライズされる。このとき、選択Ｙ番地のデータ線Ｄｉ
の電位は、０（Ｖ）から高電位側電源Ｖｃｃレベルとな
り、データ線Ｄｉに隣接するデータ線Ｄｉ＋１＊の電位
は、線間容量Ｃ１による電気的な干渉により、高電位側
電源Ｖｃｃレベル以上のＶ１２（Ｖ）となる。

【００２６】そして、時刻ｔ２のとき、データ線負荷回
路活性化信号ＤＥＱがハイレベルとなる。それにより、
データ線負荷回路のＭＯＳトランジスタＱ１２，Ｑ１
３，Ｑ１４が非導通状態となり、データ線対のイコライ
ズが終了し、データ線対Ｄｉ＊，Ｄｉの電位はＶ１３
（Ｖ）、データ線対Ｄｉ＋１＊，Ｄｉ＋１の電位はＶ１
４（Ｖ）となる。

【００２７】次に、時刻ｔ３のとき、ワード線ＷＤｉが
選択レベルに駆動されて、読出し開始状態とされる。時
刻ｔ２以降の読み出し動作のとき、選択Ｙ番地のデータ
線対の電位は、高電位側電源Ｖｃｃ近傍で変化し、デー
タ線Ｄｉの電位は、高電位側電源Ｖｃｃレベル、データ
線Ｄｉ＊の電位はＶ１（Ｖ）になろうとする。しかしな
がら、このときデータ線Ｄｉに隣接するデータ線Ｄｉ＋
１＊の電位はＶ１４＝４．１６（Ｖ）からＶ１＝３．７
４（Ｖ）になろうとするため、Ｖ１４−Ｖ１＝０．４２
（Ｖ）の電圧降下を生ずる。また、データ線Ｄｉに隣接
するデータ線Ｄ０の電位はＶ１３−Ｖｃｃ＝０．１０
（Ｖ）の電圧降下を起す。すなわち、データ線Ｄｉの隣
接データ線の合計の電圧降下量０．５２（Ｖ）が線間容
量Ｃ１、及びＣ２を介して電気的干渉を及ぼし、データ
線Ｄｉの電圧降下を起す。

【００２８】ここで、本実施例との比較のため、図６に
示されるように、列番地の境界部で互いに隣接する相補
データ線対の一方が、相補データ線対を構成する２本の
データ線が中央部で交差されていない場合について説明
する。図６に示される構成では、列番地にかかわらず、
相補データ線対を構成する２本のデータ線が中央部で交
差された相補データ線対と、中央部で交差されない相補
データ線対とが、単に交互に配置されて成るものとされ
る。この場合、データ線Ｄｉ，Ｄｉ＋１＊との間には、
線間容量Ｃ１，Ｃ２が形成される。そして、その場合の
主要部タイムチャートが図７に示される。

【００２９】選択Ｙ番地のデータ線Ｄｉの電位は０
（Ｖ）から高電位側電源Ｖｃｃレベルとなり、データ線
Ｄｉに隣接するＹ＋１番地のデータ線対Ｄｉ＋１＊，Ｄ
ｉ＋１の電位は、線間容量Ｃ１及びＣ２による電気的干
渉により、高電位側電源Ｖｃｃレベル以上のＶ２（Ｖ）
となる。次に、時刻ｔ２の時には、データ線負荷回路活
性化信号ＤＥＱがハイレベルとなり、データ線対のイコ
ライズが終了され、データ線Ｄｉ＊，Ｄｉの電位はＶ３
（Ｖ）となる。そして、時刻ｔ３のとき、ワード線ＷＤ
ｉが選択レベルに駆動されるが、時刻ｔ２の読出し動作
のとき、選択Ｙ番地のデータ線Ｄｉ＊，Ｄｉの電位は高
電位側電源Ｖｃｃレベル近傍で変化され、データ線Ｄｉ
の電位は高電位側電源Ｖｃｃレベル、データ線Ｄｉ＊の
電位はＶ１＝３．７４（Ｖ）になろうとする。しかしな
がら、このとき、データ線Ｄｉに隣接するＹ＋１番地の
データ線Ｄｉ＋１の電位はＶ４＝４．１８（Ｖ）から高
電位側電源Ｖｃｃレベルになろうとするため、Ｖ４−Ｖ
ｃｃ＝０．１８（Ｖ）の電圧降下を生ずる。また、デー
タ線Ｄｉ＋１＊の電位はＶ４＝４．１８（Ｖ）からＶ１
＝３．７４（Ｖ）になろうとするため、Ｖ４−Ｖ１＝
０．４４（Ｖ）の電圧降下を起す。すなわち、データ線
Ｄｉの隣接データ線の合計の電圧降下量０．６２（Ｖ）
が線間容量Ｃ１及びＣ２を介して電気的干渉を及ぼし、
データ線Ｄｉの電圧降下を起し、読出し開始時刻から読
み出し動作が可能となるデータ線対Ｄｉ＊，Ｄｉの電位
差ΔＶが得られるまでの遅延時間が長くなる。

【００３０】それに対して、本実施例回路では、選択Ｙ
番地のデータ線Ｄｉに隣接するデータ線の電圧降下量
は、図６に示される回路の場合に比べて、０．６２−
０．５２＝０．１０（Ｖ）低くなり、読出し開始から読
出し動作が可能となるデータ線対Ｄｉ＊，Ｄｉの電位差
ΔＶが得られるまでの遅延時間が短くなる。つまり、列
番地の境界部で互いに隣接するデータ線間の線間容量に
起因する干渉を減少させることができる。それによっ
て、データ読出しの高速化を図ることができる。本発明
者の検討によれば、本実施例の場合の遅延時間（ｔ３か
らｔ１１までの時間）は２．９（ｎｓ）であり、図６に
示される回路構成の場合の遅延時間（ｔ３〜ｔ２１まで
の時間）は３．９（ｎｓ）であるから、１．０（ｎｓ）
の時間短縮が可能とされる。

【００３１】上記実施例によれば、以下の作用効果を得
ることができる。

【００３２】（１）互いに異なる列番地に属し、列番地
の境界部で互いに隣接する相補データ線対Ｄｉ＊，Ｄ
ｉ、及びＤｉ＋１＊，Ｄｉ＋１として、相補データ線対
を構成する２本のデータ線が中央部で交差されて成るも
のが適用されているので、列番地の境界部で互いに隣接
する相補データ線対間の上記線間容量による電気的な干
渉が低減され、メモリセルデータに応じて相補データ線
対に生ずる電位差レベルの早期確定が可能とされるの
で、データ読出し速度の高速化を図ることができる。

【００３３】（２）同一列番地においては、相補データ
線対を構成する２本のデータ線が中央部で交差された相
補データ線対と、２本のデータ線が中央部で交差されな
い相補データ線対とが、交互に配置されることにより、
同一列番地における相補データ線対間に生ずる線間容量
に起因する電気的な干渉を低減することができる。

【００３４】（３）ＳＲＡＭ４０６には、ＣＰＵ４０１
での計算に必要なプログラムやデータが格納されるた
め、ＳＲＡＭ４０６のアクセス速度を短縮することは、
データ処理速度の向上を図る上で非常に有効とされる。
そのようなＳＲＡＭ４０６として、上記（１），（２）
の作用効果を有するＳＲＡＭを適用することにより、Ｃ
ＰＵ４０１によるＳＲＡＭ４０６のアクセス速度の短縮
が可能とされるので、システム全体としてのデータ処理
速度の向上を図ることができる。

【００３５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３６】例えば、上記実施例では低電位側電源Ｖｓ
ｓをグランドレベルとしたが、高電位側電源Ｖｃｃをグ
ランドレベルとすることができる。また、メモリセルア
レイ２０６を構成するデータ線対の数や、メモリセルの
数や、データ線対の交差する位置や、交差点の数等は、
適宜に設計変更が可能である。

【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、ダイナミック型メモリセルを
含んで成るダイナミックＲＡＭや、その他の半導体集積
回路、さらにはそれを含むシングルチップマイクロコン
ピュータなどの各種データ処理装置に広く適用すること
ができる。

【００３８】本発明は、少なくともデータ線対を含むこ
と条件に適用することができる。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４０】すなわち、互いに異なる列番地に属し、列
番地の境界部で互いに隣接する相補データ線対として、
相補データ線対を構成する２本のデータ線が交差されて
成るものを適用することにより、列番地の境界部で互い
に隣接する相補データ線対間の容量による電気的な干渉
が低減され、メモリセルデータに応じて相補データ線対
に生ずる電位差レベルの早期確定が可能とされるので、
データ読出し速度の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＳＲＡＭの主要部構成
例ブロック図である。

【図２】上記ＳＲＡＭの全体的な構成例ブロック図であ
る。

【図３】上記ＳＲＡＭに含まれるメモリセルの構成例回
路図である。

【図４】上記ＳＲＡＭを含むデータ処理装置の全体的な
構成例ブロック図である。

【図５】上記ＳＲＡＭの書込み状態から読出し動作にお
ける主要部のタイムチャートである。

【図６】上記ＳＲＡＭの作用効果の比較対象とされるＳ
ＲＡＭにおける主要部のブロック図である。

【図７】図６に示されるＳＲＡＭの書込み状態から読出
し動作における主要部のタイムチャートである。

【符号の説明】

ＭＣメモリセルＤ０＊，Ｄ０、Ｄｉ＊，Ｄｉ、Ｄｉ＋１＊，Ｄｉ＋１、
Ｄｉ＋ｎ＊，Ｄｉ＋ｎデータ線対ＷＤ０〜ＷＤｉワード線Ｃ１，Ｃ２線間容量１２データ線負荷回路２０１−０〜２０１−ｎ，２０２，２０３バッファ２０４ロウデコーダ２０５ワードドライバ２０６メモリセルアレイ２０７制御部２０８カラムデコーダ２０９カラムスイッチ回路２１０データ入出力回路２１１冗長救済回路４０１ＣＰＵ４０２ＤＲＡＭ４０３ＤＲＡＭ制御部４０４バックアップ制御部４０５ＲＯＭ４０６ＳＲＡＭ４０７周辺装置制御部４０８磁気記憶装置４０９キーボード４１０表示系

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡部憲佳北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者和田幸博北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者宮脇靖治北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者玉井博士東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】それぞれメモリセルに結合され、ワード
線に交差するように形成された複数の相補データ線対を
含む半導体記憶装置において、互いに異なる列番地に属し、列番地の境界部で互いに隣
接する相補データ線対は、相補データ線対を構成する２
本のデータ線が交差されて成ることを特徴とする半導体
記憶装置。
【請求項２】同一列番地に属する限り、相補データ線
対を構成する２本のデータ線が交差された第１相補デー
タ線対と、相補データ線対を構成する２本のデータ線が
交差されない第２相補データ線対とが、交互に配置され
て成る請求項１記載の半導体記憶装置。
【請求項３】請求項１又は２記載の半導体記憶装置
と、上記半導体記憶装置をアクセス可能な中央処理装置
とを含むことを特徴とするデータ処理装置。