JP2013025831A - 半導体メモリ装置 - Google Patents

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Abstract

【課題】半導体メモリ装置において同期又は非同期のデータ読出しを、データ毎に行う。
【解決手段】各々がデータを記憶する複数のメモリセルと、前記メモリセルを特定するアドレス信号をデコードし、前記デコードされたアドレスに基づいた複数のメモリセルの一部に接続されるワード線の１つを選択するワード線選択信号を出力するアドレスデコーダと、選択データを保持するとともに、前記選択データに基いて、外部から供給される外部クロックを選択する選択部と、前記外部クロックが選択された場合、前記選択された外部クロックに同期して、又は、前記外部クロックが選択されなかった場合、前記外部クロックに同期せずに、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出すデータ読出部と、を備える半導体メモリ装置を提供する。
【選択図】図１

Description

本発明は、半導体メモリ装置に関し、特に、メモリセル内部において、同期、非同期の切り替えが可能な半導体メモリ装置に関する。
半導体メモリにおいては、同期ＳＲＡＭ（Static Random Access
Memory）と非同期ＳＲＡＭがあり、その使用状況により使い分けられている。同期ＳＲＡＭは、外部クロックに同期して利用されるので、クロック動作時のみ書き込み読み出しを行い、その他の状態ではワード線を非選択としメモリセルの状態を保護することができるので、信頼性が高い。
それに対して非同期ＳＲＡＭはクロック制御の配慮が必要ないため、クロック信号に同期しないため、同期ＳＲＡＭと比して、クロックの共有等を考慮することなくアクセス可能なため、データアクセスが容易であり、制御装置や、計測システム等の機器の主記憶装置として利用されている。しかし、ワード線が常に外部からアクセス可能であるため、信頼性において、同期ＳＲＡＭに劣る。
このように、同期ＳＲＡＭの信頼性と、非同期ＳＲＡＭのデータアクセス容易性という互いに異なる長所に応じて、それらの使用用途は異なる。
ＣＰＵ（Central Processing Unit）が、メモリに、アクセス要求を行ってから、データがＣＰＵに送られてくる、又は書き込みが完了する、までにはレイテンシと呼ばれる待ち時間が生じ、ＣＰＵの処理速度が下がる要因となる。一方、メモリへのアクセス要求は短期的には局所性が高く、連続した領域に順番に読み書きを行うことが多い。この特徴を利用して、複数のメモリバンクにまたがって連続したアドレスを交互に振っておき、あるデータにアクセスする遅延時間の最中に次のアドレスへアクセス要求を発行して時間を有効利用する技術が「メモリインターリーブ」と呼ばれている。ＣＰＵから並列にアクセス可能なメモリセルブロック（「メモリバンク」とも言われる）を増やせば、レイテンシを下げることができる。
下記に示す特許文献１では、各々がセルアレイブロックを構成する２つのメモリバンクを、同期ＳＲＡＭ又は非同期ＳＲＡＭとして動作可能なインターリーブ型メモリを開示されている。２つのメモリバンクには、アドレスの最小桁ビット（Ａ０）が、「ＥＶＥＮ」か「ＯＤＤ」によって、格納するデータを振り分けている。
開示のインターリーブ型メモリは、外部アドレスによるアクセスを認識するためのＡＴＤ（address
transition detection）回路の使用、及び、読出信号及び「同期」か「非同期」かを示すアドレスラッチイネーブル（ＡＬＥ）信号によって、ＣＰＵがメモリに要求したモードが、ランダムアクセスによる非同期モードのデータ読出しか、又は、バーストアクセスによる同期モードでのデータ読出しかを認識する。ＡＬＥ信号により同期モードを認識し、且つ、ＡＴＤ回路があるアドレスに対する外部からのバーストアクセスを検出すると、ＡＴＤ信号を生成する。ＡＴＤ信号と、バーストアクセス対象となるアドレスを用いて、内部アドレスカウンタが、シーケンシャルな内部アドレスをインクリメント動作により生成することで、同期モードのバーストアクセスに対するデータの読出しを可能にする。
特開２００１−２４３７７８号公報
上記したように、開示のインターリーブ型メモリは、メモリバンクを対象として同期モード、非同期モードの何れのデータ読出しを可能にするものであり、データ毎に同期又は非同期の割り当てをすることはできない。そのため、ある特定のデータだけを同期又は非同期で読み出すとき、メモリバンク全体を同期又は非同期にしなければならなかった。
本発明の実施形態に係る半導体メモリは、同期又は非同期のデータ読出しを、データ毎に行うことを可能にすることを目的とする。
上記課題を解決する形態は、下記の（１）〜（９）に記載のようなものである。
（１）各々がデータを記憶する複数のメモリセルと、
前記メモリセルを特定するアドレス信号をデコードし、前記デコードされたアドレスに基づいた複数のメモリセルの一部に接続されるワード線の１つを選択するワード線選択信号を出力するアドレスデコーダと、
選択データを保持するとともに、前記選択データに基いて、外部から供給される外部クロックを選択する選択部と、
前記外部クロックが選択された場合、前記選択された外部クロックに同期して、又は、前記外部クロックが選択されなかった場合、前記外部クロックに同期せずに、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出すデータ読出部と、
を備えることを特徴とする半導体メモリ装置。
（２）アドレス信号の変化を検出するアドレス変化検出部と、
内部クロックを発生するクロック発生回路をさらに備え、
前記アドレスデコーダは、前記アドレス変化検出部がアドレスの変化を検出したとき、前記ワード線選択信号の出力を行い、
前記選択部は、前記選択データに基づいて、前記内部クロックを選択し、
前記データ読出部は、前記外部クロックが選択されなかった場合、前記内部クロックに同期して、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出す、（１）に記載の半導体メモリ装置。
（３）前記アドレスデコーダは、前記ワード線選択信号を出力するＸアドレスデコーダと、前記アドレス信号をデコードし、前記デコードされたアドレスに基づいて、前記データを読み出すビット線を選択するＹアドレスデコーダとを有する、（２）に記載の半導体メモリ装置。
（４）前記メモリセルアレイの一部のメモリセルには、前記選択データを保持し、
前記選択部は、前記メモリセルに保持される選択データに基づいて、外部から供給される外部クロックを選択する、（１）〜（３）の何れか１項に記載の半導体メモリ装置。
（５）各々が複数のメモリセルアレイを有し、且つ、前記メモリセルアレイに真理値表データを書き込むと、論理要素又は接続要素として動作する複数の論理部を有する半導体装置であって、
前記論理部は、
各々がデータを記憶する複数のメモリセルと、
前記メモリセルを特定するアドレス信号をデコードし、前記デコードされたアドレスに基づいた複数のメモリセルの一部に接続されるワード線の１つを選択するワード線選択信号を出力するアドレスデコーダと、
選択データを保持するとともに、前記選択データに基いて、外部から供給される外部クロックを選択する選択部と、
前記外部クロックが選択された場合、前記選択された外部クロックに同期して、又は、前記外部クロックが選択されなかった場合、前記外部クロックに同期せずに、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出すデータ読出部と、
を備えることを特徴とする半導体装置。
（６）アドレス信号の遷移を検出するアドレス変化検出部と、
内部クロックを発生するクロック発生回路をさらに備え、
前記アドレスデコーダは、前記アドレス変化検出部がアドレス変化を検出したとき、前記ワード線選択信号の出力を行い、
前記選択部は、前記選択データに基づいて、前記内部クロックを選択し、
前記データ読出部は、前記外部クロックが選択されなかった場合、前記内部クロックに同期して、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出す、（５）に記載の半導体装置。
（７）前記アドレスデコーダは、前記ワード線選択信号を出力するＸアドレスデコーダと、前記アドレス信号をデコードし、前記デコードされたアドレスに基づいて、前記データを読み出すビット線を選択するＹアドレスデコーダとを有する、（５）又は（６）に記載の半導体装置。
（８）前記メモリセルアレイの一部のメモリセルには、前記選択データを保持し、
前記選択部は、前記メモリセルに保持される選択データに基づいて、外部から供給される外部クロックを選択する、（５）〜（７）の何れか１項に記載の半導体装置。
（９）前記選択データは、前記論理部が組み合わせ回路や配線ロジックとして動作する場合は内部クロックに同期化して、前記論理部が順序回路として動作する場合は外部クロックに同期化するように設定される（８）に記載の半導体装置。
本発明の実施形態に係る半導体メモリ装置は、同期又は非同期のデータ読出しを、データ毎に行うことができる。ＳＲＡＭ内の特定のデータのために、メモリセル全体を同期又は非同期にすることがないので、同期ＳＲＡＭの信頼性と、非同期ＳＲＡＭの高速性を同時に提供することができる。
図１は、本実施形態に係る半導体メモリ装置の第１例を示す図である。 図２は、記憶素子の詳細例である。 図３は、アドレスデコーダの詳細例である。 図４は、本実施形態に係る半導体メモリ装置の第２例を示す図である。 図５は、プリチャージ回路の詳細例を示す図である。 図６Ａは、ＡＴＤ回路の詳細例である。 図６Ｂは、ＡＴＤ回路を流れる信号のタイムチャートである。 図７は、本実施形態に係る半導体メモリ装置の第３例を示す図である。 は、半導体メモリ装置をＭＬＵＴとして用いたＭＰＬＤの一例を示す図である。 図９Ａは、ＭＰＬＤの一例を示す図である。 図９Ｂは、ＭＰＬＤのメモリ動作の一例を示す図である。 図９Ｃは、ＭＬＵＴの論理動作の一例を示す図である。 図１０は、ＭＬＵＴの一例を示す図である。 図１１は、論理要素として動作するＭＬＵＴの一例を示す図である。 図１２は、論理回路として動作するＭＬＵＴの一例を示す図である。 図１３は、図１２に示す論理回路の真理値表を示す図である。 図１４は、接続要素として動作するＭＬＵＴの一例を示す図である。 図１５は、図１４に示す接続要素の真理値表を示す図である。 図１６は、４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。 図１７は、１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。 図１８に、図１７に示す論理要素及び接続要素の真理値表を示す。 図１９に、ＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。
以下、図面を参照して、〔１〕半導体メモリ装置、〔２〕ＭＰＬＤ、〔３〕半導体メモリ装置を用いたＭＰＬＤ、〔４〕ＭＰＬＤの詳細、〔５〕ＭＬＵＴの詳細について順に説明する。
〔１〕半導体メモリ装置
図１は、半導体メモリ装置の第１例を示す図である。図１に示される半導体メモリ装置１００は、各々がデータを記憶するメモリセルからなるメモリセルアレイ１１０と、アドレスデコーダ
１２０と、外部から供給される外部クロックを選択する選択部１３０と、外部クロックの選択の有無に応じて、メモリセルアレイ１１０へのデータ読出し又はデータ書き込みを行うデータ入出力部１４０を有する。
メモリセルアレイは、ｍ×２ｍ個の記憶素子を有し、ｍ×２ｎ個の記憶素子は、２のｎ乗本のワード線と、ｍ本のビット線の接続部分に配置される。図２は、記憶素子の詳細例である。図２に示される記憶素子４０では、ｐＭＯＳトランジスタ１６１、１６２、及び、ｎＭＯＳトランジスタ１６３、１６４、１６５、１６６を備える。ｐＭＯＳトランジスタ１６１のソースと、ｐＭＯＳトランジスタ１６２のソースとは、ＶＤＤ（電源電圧端）に接続する。ｎＭＯＳトランジスタ１６３のドレーンと、ｎＭＯＳトランジスタ１６４のドレーンは、ＶＳＳ（接地電圧端）に接続される。
ｎＭＯＳトランジスタ１６５のドレーンは、ビット線ｂに接続される。ｎＭＯＳトランジスタ１６５のゲートは、ワード線ＷＬに接続される。ｎＭＯＳトランジスタ１６６のドレーンは、ビット線/ｂに接続される。ｎＭＯＳトランジスタ１６６のゲートは、ワード線ＷＬに接続される。
上記構成により、書き込み動作では、記憶素子４０は、ワード線ＷＬの信号レベル「Ｈ（Ｈｉｇｈ）」により、ビット線ｂ及びビット線/ｂから伝えられた信号レベルを、ｐＭＯＳトランジスタ１６１、１６２、ｎＭＯＳトランジスタ１６３、１６４に保持する。読み出し動作では、記憶素子４０は、ワード線ＷＬの信号レベル「Ｈ」により、ｐＭＯＳトランジスタ１６１、１６２、ｎＭＯＳトランジスタ１６３、１６４に保持された信号レベルを、ビット線ｂ、及び、ビット線/ｂに伝える。
図３は、アドレスデコーダの詳細例を示す図である。図３に示されるアドレスデコーダ１２０は、インバータ回路１２０−１、ＡＮＤ回路１２０−２、及びＡＮＤ回路１２０−３を有する。インバータ回路１２０−１は、ｎ本のアドレス信号線毎に、ｎ個ある。ＡＮＤ回路１２０−２、１２０−３は、それぞれ２のｎ乗個ある。
インバータ回路１２０−１は、ｎ本のアドレス信号線から受け取ったアドレス信号の論理を反転し、反転したアドレス信号を、ＡＮＤ回路１２０−２に出力する。ＡＮＤ回路１２０−２は、アドレス信号、及び、反転アドレス信号を入力信号として受け取り、全ての入力値の信号レベルが「Ｈ」のとき、論理積演算により、信号レベル「Ｈ」の出力を第２ＡＮＤ回路に出力する。ＡＮＤ回路１２０−３は、ＡＮＤ回路１２０−２の出力と、内部クロック（後述）を入力信号として受け取り、全ての入力値の信号レベルが「Ｈ」のとき、論理積演算により、信号レベル「Ｈ」の出力を出力する。
ワード線選択信号は、信号レベルが「Ｈ」であり、ワード線非選択信号は、信号レベル「Ｌ（Ｌｏｗ）」である。このようにして、アドレスデコーダ１２０は、２のｎ乗本のワード線のうち１つのワード線に、信号レベル「Ｈ」のワード線選択信号を出力するように構成される。
なお、図３の例では、内部クロックを用いる例を示したが、内部クロックに同期しないデコーダであってもよい。その場合、ＡＮＤ回路１２０−３は不要となり、ＡＮＤ回路１２０−２の出力が、メモリセルのワード線と接続する。
図１を参照すると、アドレスデコーダ１２０は、ｎ本のアドレス信号線から受け取ったアドレス信号をデコードし、２のｎ乗本のワード線ＷＬにデコード信号であるワード線選択信号を出力する。
選択部１３０は、外部から供給される選択データに基いて、外部から供給される外部クロックを、データ入出力部１４０に伝える選択回路である。選択部１３０は、データ出力線毎に個々に設けられる複数の選択回路であり、選択回路は、それぞれ外部から供給される選択データを保持する。選択データは、メモリセルアレイ１１０から供給されてもよい。その場合、各選択回路は、メモリセルアレイ１１０内の特定のメモリセル（選択データ用メモリセル）に各々接続しており、選択データ用メモリセルの信号レベル「Ｈ」の場合、選択データの信号レベルも「Ｈ」になり、選択データ用メモリセルの信号レベル「Ｌ」の場合、選択データの信号レベルも「Ｌ」になる。選択回路は、選択データの信号レベル「Ｌ」の場合、外部クロックをデータ入出力部１４０に伝え、その選択回路に対応する読出データＱは、外部クロックに同期して、読み出される。選択回路は、選択データの信号レベル「Ｈ」の場合、外部クロックをデータ入出力部１４０に伝えず、その選択回路に対応する読出データＱは外部クロックに非同期で、読み出される。
データ入出力部１４０は、外部からライトイネーブル（ＷＥ）のエッジタイミング及び書込データを受け取ると、ｍ本のビット線ｂ、/ｂにその書込データの信号レベルを伝えて、メモリセルに書込データを書き込む。また、データ入出力部１４０は、ｍ本のビット線ｂ、/ｂの信号レベルを外部に出力することで、読出データを出力する。
以上のように、半導体メモリ装置１００は、データ読出しを、データ毎に同期又は非同期で行うことができる。ＳＲＡＭ内の特定のデータのために、メモリセル全体を同期又は非同期にすることがないので、同期ＳＲＡＭの信頼性と、非同期ＳＲＡＭのアクセス容易性を同時に提供することができる。
図４は、半導体メモリ装置の第２例を示す図である。図３に示す半導体メモリ装置１００Ａは、メモリセルアレイ１１０、アドレスデコーダ１２０Ａ、１２０Ｂ、選択部１３０Ａ、ビットラインプリチャージ回路１３５、データ入出力部１４０Ａを備える。
図４に示す例では、メモリセルアレイ１１０において、Ｘ列が、２の５乗本のワード線と、Ｙ列が、読出し用と、書込み用にそれぞれ用意される２の２乗×７本と１本のビット線が縦横に格子状に形成され、メモリセルは、ワード線とビット線の交差点に配置されている。よって、２の７乗×（７個＋１個）のメモリセルを有し、そのうち７個のメモリセルは、上記した選択データ用メモリセルである。
図１で説明したアドレスデコーダ１２０は、図４では、Ｘ列用のＸアドレスデコーダ１２０Ａ及びＹ列用のＹアドレスデコーダ１２０Ｂからなり、Ｘアドレスデコーダ１２０Ａ及びＹアドレスデコーダ１２０Ｂは、アドレス信号線Ａ０〜Ａ４、及び、アドレス信号線Ａ５〜Ａ６にそれぞれ接続する。アドレス信号線の数が増える場合、図４に示すように、Ｘ列と、Ｙ列のデコーダに分けることで、メモリセル形状をＸ軸方向に伸ばすことができる。
選択データ用メモリセルは、選択データを保持し、選択データの信号を、Ｓ０，Ｓ１、・・・、Ｓ６として選択回路の制御信号とする。
Ｘアドレスデコーダ１２０Ａは、アドレス変化検出部としてのＡＴＤ回路(Address
Transition Detect)１２１を備える。ＡＴＤ回路は、アドレス入力端子に設けられ、アドレス入力端子に印加されるアドレス入力信号の変化を検知して、変化したアドレス信号を出力する回路である。ＡＴＤ回路の詳細例は、図５及び図６を用いて後述する。
ＡＴＤ回路はアドレス信号の変化を検出したときだけ、変化したアドレス信号を、Ｘアドレスデコーダ１２０Ａに出力するので、Ｘアドレスデコーダ１２０Ａは、アドレス信号が変化したときだけワード線選択信号を出力し、アドレス信号が変化しないときはワード線選択信号を出力しない。このようにすることで、アドレス変化がない時は、ワード線選択信号が出力されないので、外乱ノイズによる書き込み誤動作を防止することができる。また、Ｘアドレスデコーダ１２０Ａは、図１に示すアドレスデコーダ１２０より、ワード線を活性化するアドレス線の数を減らすので、アドレスの変化が生じた場合にメモリセルへのワード線を介したノイズ混入の可能性を減らすことができる。
さらに、Ｘアドレスデコーダ１２０Ａは、内部クロックを発生させるためのクロック発生回路１２２を有する。後述されるように、内部クロックは、データ入出力部１４０のフリップフロップ及びＡＴＤ回路１２１の同期信号にも利用される。アドレスデコーダにおいてこの内部クロックに同期して、ワード線選択信号の出力バラツキを抑制することもできる。一方、内部クロック周期を、外部クロック周期より短くすることで、非同期ＳＲＡＭの高速性も両立させることができる。
内部クロックは、外部クロックと異なる周期としてもよく、非同期ＳＲＡＭとして外部クロックに同期せずに、アクセス可能という非同期ＳＲＡＭの高速性を得るために、内部クロックは、外部クロックより短周期であることが好ましい。
なお、上記説明では、Ｘアドレスデコーダ１２０Ａ内にＡＴＤ回路１２１及びクロック発生回路１２２を設ける例を説明したが、ＡＴＤ回路１２１及びクロック発生回路１２２は、Ｘアドレスデコーダ１２０Ａと別個に設けてもよい。ただし、ＡＴＤ回路１２１は、アドレスの変遷を検出するために、Ｘアドレスデコーダ１２０Ａの上段に設ける必要がある。
Ｙアドレスデコーダ１２０Ｂは、複数の選択回路であり、各々は７本のデータ線毎に複数個設けられてもよい。その場合、各々の選択回路は、４つのビット対から、アドレス信号Ａ５、Ａ６に従って、１つのビット対ｂ、／ｂを、出力用又は入力用データ線として選択する。
ビットラインプリチャージ回路１３５は、ビット線ｂ及びビット線／ｂを共に「１」にプリチャージする。
図５は、１ビット線対のためのビットラインプリチャージ回路の詳細例を示す。１ビット線対のためのビットラインプリチャージ回路１３５ａは、２つのＰＭＯＳを有し、ビットラインプリチャージ回路１３５ａの入力は、ビット線ｂ及びビット線／ｂを介して、メモリセルと接続する。そして、ビットラインプリチャージ回路１３５ａの出力は、ビット線ｂ及びビット線／ｂを介してＹアドレスデコーダと接続する。また、ビットラインプリチャージ回路１３５ａは、内部クロックに従ってビット線対ｂ、／ｂの信号レベルを「Ｈ」にプリチャージする。このような、１ビット線対のためのビットラインプリチャージ回路１３５ａが、メモリセルアレイ１１０の各ビット線対ｂ、／ｂ毎に設けられる。
クロックが入り、信号レベルが「Ｈ」になると、ＰＭＯＳがオフになるので、ＶＤＤとの接続も切れて、ビット線はメモリセルの情報でレベルを出力する。クロックの信号レベルが「Ｌ」になるとＰＭＯＳがオンになり、ビット線はＶＤＤの電位に引き上げられる。このように、クロックが入るときだけ、ビット線がメモリセルと接続することで、メモリセルへの外乱ノイズによる書き込み誤動作を防ぐ。
再び、図４に戻ると、選択部１３０Ａは、図１に示した選択部１３０と同様に、データ出力線毎に個々に設けられる複数の選択回路であり、選択回路は、それぞれ選択データを保持する。選択部１３０Ａは、選択回路が選択データの信号レベル「Ｈ」の場合、外部クロックをデータ入出力部１４０に伝えず、内部クロックをデータ入出力部１４０に伝える点において、選択部１３０と異なる。メモリセルアレイ１１０には、１ビットラインを追加してＤ７とする。Ｄ７の１番地のメモリセルの内部信号をＳ０、２番地のメモリセルの内部信号をＳ１として、７番地のメモリセルの内部信号Ｓ７までの信号を、出力ラッチのクロックの内部クロック及び外部クロックの選択信号とする。
１ビット内に、選択データを保持できるので、メモリセルアレイ１１０の小型化できる。また、新たに選択データ格納用のメモリセルを設けることなく、既存のメモリセルを選択データを格納するために使用してもよい。
なお、外部から、選択データにデータを直接書き込むためには、外部データを受けるためのレジスタが必要になる。さらに、外部は、レジスタ用の書き込み制御が要求される。選択データをメモリセルに書き込みようにすれば、新たな書き込み制御を要することなく、外部から選択回路を制御可能になる。
外部クロックは一定の周期で入ってくるので、アドレスが変わっても出力は変わらないが、非同期はアドレスが変われば内部クロックに従って動作する。このように、内部クロックが外部クロックよりも短周期であれば、より高い即時性でデータアクセスが可能になる。したがって、非同期ＳＲＡＭと同様に、外部クロックと同期させないときの高速性が要求される場合は、内部クロックは、外部クロックより短周期にする必要がある。
データ入出力部１４０は、出力データ線毎に設けられる複数のフリップフロップ（Ｆ／Ｆ）を有し（図３に示す例では、Ｄ型フリップフロップ）、C(CLOCK)端子の立ち上がりエッジでD入力の値がQ出力として保持される。つまり、クロック時のみ出力変化をさせて、それ以外は情報を保持する。このことにより、ビット線を「Ｈ」状態にでき、デバイスの低電圧化におけるマージン確保を図ることができる。
上記の例では、ワード線が３２本であり、信号レベルの劣化が少ないので、センスアンプは、示していないが、アドレス、及びメモリセルの増加により、ワード線が増える場合は、ビットラインプリチャージ回路１３５と、Ｙアドレスデコーダ１２０Ｂの間に、センスアンプやライトアンプを設けてもよい。
また、図２に示したメモリセルは、シングルポートのものであるが、読出し及び書込みを同時に行う高速型のメモリセルを使用する場合は、ダブルポートのメモリセルであってもよい。
以上説明したように、半導体メモリ装置１００Ａは、アドレス変化がない時は、ワード線選択信号が出力されないので、外乱ノイズによる書き込み誤動作を防止することができるとともに、データ線毎に外部クロック及び内部クロックの切り替えを行うことができる。
図６Ａは、ＡＴＤ回路の一例を示す図である。図６Ａに示すＡＴＤ回路１２１は、１２１−１に示されるように、フリップフロップ（Ｆ／Ｆ）、遅延回路（ＤＣ）、論理積演算を行うＡＮＤ回路、排他的論理和演算を行うＸＯＲ回路、論理和演算を行うＯＲ回路、トランスミッションゲート（ＴＧ）から構成される。ＡＮＤ回路、ＸＯＲ回路及びＯＲ回路は、ＭＩＬ記号で示される。
ＸＯＲ回路の入力は、アドレス信号と、そのアドレス信号を遅延させた信号であるので、遅延させている間に、アドレス信号に変化があれば、アドレス信号の変化を検出し、信号レベル「Ｈ」を出力する。このように、ＡＴＤ回路１２１は、ＸＯＲ回路と遅延回路の組み合わせでアドレス変化を検出する。
図６Ｂは、図６Ａに示すＡＴＤ回路のタイムチャートを示す。図６Ａ及び図６ＢのＡｉは、外部からのアドレス信号入力に相当し、ａｉは図３に示すインバータ回路１２０−１の上段から分岐する信号入力に相当し、オーバーライン付きａｉは、図３に示すインバータ回路１２０−１の出力信号、φ１は、ＴＧからフリップフロップのクロックに入力する帰還信号、φ２は、ＡＮＤ回路に入力する帰還信号である。
フリップフロップは、内部クロックに同期したφ１をクロックとして受け取り、クロックのエッジの立ち上がりで、アドレス信号を保持する。
ＸＯＲ回路は、前サイクルのアドレスと現在サイクルのアドレスが相違する場合、信号レベル「Ｈ」の信号を出力し、その信号が、φ２として、ＴＧから出力される。φ２をクロックとして受け取るフリップフロップは、φ１のサイクルで保持していたアドレスを出力する。ＡＮＤ回路は、φ２のサイクルでフリップフロップから出力されたφ１サイクルのアドレスの信号レベルと、φ２の信号レベルが同じである場合、φ１サイクルのアドレスを、アドレスａｉとして出力する。このように、ＡＴＤ回路は、アドレス変化を検出したときだけ、変化したアドレス信号をアドレスデコーダに出力する。
図７は、半導体メモリ装置の第３例を示す図である。図７に示す半導体メモリ１００Ｂは、ＡＴＤ回路１２１Ａが、全アドレス信号の変化を検出する点において異なるが、その他の構成において、図３に示す半導体メモリ１００Ａと同じである。図７に示すように、ＡＴＤ回路１２１Ａは、全アドレス信号の変化を検出し、Ａ０〜Ａ４の信号変化を検出すると、メモリセルアレイ１１０のワード線選択信号を出力し、Ａ５、Ａ６の信号変化を検出すると、Ｙアドレスデコータ１２０Ｂに、信号を出力する。ＡＴＤ回路１２１Ａでアドレス変化が検出されたアドレスが、図７に示すアドレスＡ５、Ａ６の場合、Ｙアドレスデコータ１２０Ｂにそのアドレスが供給され、アドレス変化がない時は、供給されない。
ワード線を選択するのはＸアドレスだけでＹアドレスはビット線で出てきたデータをセレクトするだけであるため、メモリセルアレイ１１０の格納データに対するノイズ対策に、直接関係しない。しかしながら、Ｙアドレスも、Ｙアドレスデコーダ１２０Ｂにより、出力データを選択するために使用されるので、外部ノイズにより変異したアドレスにより、対象ではないメモリセルからデータを出力するという誤動作が起こり得る。そこで、Ｙアドレスの入力にもＡＴＤ回路１２１Ａを介することで、外部ノイズによるデータ出力という誤動作を防ぐことができる。
〔２〕ＭＰＬＤの概要
ＭＰＬＤ（Ｍｅｍｏｒｙｂａｓｅｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）は、ＬＵＴベースのＰＬＤと同様に、メモリセルアレイで回路構成を実現する。ＭＰＬＤは、真理値表データが書き込まれるメモリセルアレイが、論理要素として機能する点で、ＬＵＴベースのＰＬＤと同じであるが、ＬＵＴ同士の接続要素としても機能する点で、メモリセルアレイ間の接続に専用の切り替え回路を有するＬＵＴベースのＰＬＤと異なる。
ＭＰＬＤもＳＲＡＭを使う再構成デバイスであり、ＭＰＬＤを構成するＭＬＵＴ（Ｍｕｌｔｉ Ｌｏｏｋ−Ｕｐ−Ｔａｂｌｅ）はＳＲＡＭ構造である。従来のＭＰＬＤの場合は、配線も論理としてＭＬＵＴを使うために、ＭＬＵＴでの同期クロックでの遅延は大きな問題として、非同期ＳＲＡＭを使っていた。
非同期ＳＲＡＭは、アドレスの切り替えに従い出力するので、ＭＰＬＤのＭＬＵＴとして、遅延の問題を解決する構造としては、は良い構造であった。ただ、メモリセルでビット線を駆動するために、トランジスタの寸法が大きくなりやすかった。また、必ずワード線が選択されているので読み出し時のノイズによりデータが書き換わりＭＰＬＤの誤動作の要因となっていた。また、今後の半導体微細化（９０ｎｍ以降の半導体プロセス）では、電源電圧の低下と共にメモリへの書き込みが出来なくなる問題がある
。
この問題は、同期方式のＳＲＡＭであれば、クロック動作時のみ書き込み読み出しを行い、その他の状態ではワード線を非選択としメモリセルの状態を保護することができる。また、出力にＦ／Ｆを持たせて論理を保持させることにより、読み出し時以外はビット線をHiレベルにして、デバイスの低電圧化でもメモリセル状態が保持でき、微細化での低電圧化に対応できる。
しかし、同期ＳＲＡＭでは冒頭でも述べたように、同期クロックでのみの読み出し書き込みであり、配線などのＭＬＵＴの段数ごとのクロック段数遅延が見えて使うことができない。従来の非同期ＳＲＡＭでのＭＰＬＤでは配線や組み合わせ回路の表現は出来るが、順序回路の表現ができない。その対応としては、ＭＰＬＤの限られたＭＬＵＴのＡＤ対７（７つのＡＤ対のうち、周囲にあるＭＰＬＤと接続しないＡＤ対）にＦ／Ｆを付けて順序回路を構成できるようにした。しかし、順序回路表現でのＦ／Ｆ不足やＦ／Ｆ間に配線ＭＬＵＴを持たせなければならいので、動作速度の限界を持っていた
。順序回路の表現には限られたＡＤ対にＦ／Ｆを持たせていたためにＦ／Ｆの使用数に限りがあり、且つ、先行技術（例えば、特開２０１０−２３９３２５号公報）ではＦ／Ｆの出力が自ＭＬＵＴに戻っているために、順序回路構成時、自ＭＬＵＴに信号が戻り（ＭＬＵＴ⇔Ｆ/Ｆ）、それをＭＬＵＴで配線する構造になり、搭載効率の弊害となる。
これを解決するために、ＭＬＵＴのＡＤ対各自にＦ／Ｆを内蔵させ、ＭＬＵＴ→Ｆ／Ｆ→ＭＬＵＴと一般的なＦ／Ｆ接続状態にしなければならない。これは同期ＳＲＡＭを使えば実現できるが、配線や組み合わせ回路でのＭＬＵＴ表現では弊害となる。また、非同期ＳＲＡＭでは微細化に対応する低電圧化では動作ができなくなるので、微細化対応の同期化が必要であった。
〔３〕半導体メモリ装置を用いたＭＰＬＤ
そこで、上記した半導体メモリ装置を、ＭＬＵＴとして用いるＭＰＬＤを提案する。図８は、半導体メモリ装置を、ＭＬＵＴとして用いたＭＰＬＤの一例を示す図である。図８に示すＭＰＬＤ２０は、複数のＭＬＵＴ３０を有する。ＭＬＵＴ３０内の矩形は、半導体メモリ装置で説明した選択信号で切り替え可能なデータ出力線毎に設けられるＦ／Ｆである。この、Ｆ／Ｆは、データ入出力部１４０のＦ／Ｆに相当する。
６方向配置のＭＬＵＴ（１つのＭＬＵＴの周囲に、６つのＭＬＵＴが配置され、中心にあるＭＬＵＴと周囲にある６つのＭＬＵＴが、それぞれ１つのＡＤ対で接続される。言い換えれば、ＭＬＵＴの６本のアドレス線は、周囲に配置されるの他の６個のＭＬＵＴのデータ線に、それぞれ接続され、ＭＬＵＴの６本のデータ線は、ＭＬＵＴの他の６個のＭＬＵＴのアドレス線に、それぞれ接続する）は、ＡＤ対に対して均一な接続を持たせることが出来るが、乗算回路などのようにＣＬＡ（キャリア・ルック・アヘッド）回路を２つ持つ回路では、自ＭＬＵＴ内で回路を実現できず、ＭＬＵＴをひとつ多く使用するので論理構成効率が悪い。一方、交互配置（１つのＭＬＵＴの周囲に、８つのＭＬＵＴが配置され、周囲にある４つのＭＬＵＴとＡＤ対と接続し、そのうち２つのＭＬＵＴとは２つのＡＤ対で接続する。例えば、特開２０１０−２３９３２５号公報の図１に開示されている）は隣接するＭＬＵＴに２つのＡＤ対を持たせ得るのでこの場合は交互配置が優位である。
しかしながら、６方向配置のＭＬＵＴは、接続要素として動作するＭＬＵＴの数を減らすことができるので、所望の論理回路を構成する記憶素子ブロックの総量を減らすことができるため、６方向配置のＭＬＵＴを可能な限り用いるのが好ましい。
また、従来方式のＭＬＵＴ間接続では、離間配線（離間配線は、近距離配線でないＭＬＵＴ間を結線するＡＤ対の配線をいう。例えば、特開２０１０−２３９３２５号公報の図１６に開示されている）が、ＡＤ対７でＭＬＵＴを飛んで配線させているので、長距離の配線においてＭＬＵＴを節約できる。ＡＤ対７を使い順序回路に必要なＦ／Ｆを接続すると、Ｆ／Ｆは自分のＭＬＵＴに戻る構造を持っている。また、離間配線とＦ／Ｆはある程度の比率で混在させている。この関係で順序回路を構成すると接続要素としてのＭＬＵＴが必要になり、論理構成効率が悪い。
そこで、図１、４又は７に示す半導体メモリ装置を、ＭＬＵＴとして用いる。図８に示すＭＬＵＴは、図１、４又は７に示す半導体メモリ装置を、６方向配置のＭＬＵＴとして用いた例である。ＭＬＵＴ（半導体メモリ装置）自体が、Ｆ／Ｆを持っており、外部にあるＦ／Ｆと接続するためにＡＤ対を使用する必要がないので、ＡＤ対７は全て離間配線に使うことができる。
図１、４又は７に示す半導体メモリ装置を、ＭＬＵＴとして用いることで、選択データは、メモリセルアレイ１１０の選択データ用メモリセルで規定可能であるので、ＭＬＵＴが実現する回路も、同期が必要な回路と、同期が不要な回路に、ＭＬＵＴ内部で分けたり、１つのＭＬＵＴを動的に同期が必要な回路と、同期が不要な回路に使い分けることができる。例えば、組み合わせ回路や配線ロジックで非同期が必要な時は内部クロックとしてデータ線毎に非同期化して、順序回路のときは外部クロックでデータ線毎に同期化するように、ＭＬＵＴをデータ線毎に設定することができる。
〔４〕ＭＰＬＤの詳細
図９Ａは、ＭＰＬＤの詳細例を示す図である。図９Ａに示す２０は、半導体装置としてのＭＰＬＤである。ＭＰＬＤ２０は、記憶素子ブロックとしてのＭＬＵＴ３０を複数有するとともに、ＭＬＵＴデコーダ１２を有する。また、後述するように、ＭＰＬＤ２０は、演算処理装置と接続する論理部として動作する。
ＭＰＬＤ２０は、複数の記憶素子を含む。記憶素子には、真理値表を構成するデータがそれぞれ記憶されることで、ＭＰＬＤ２０は、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う。
ＭＰＬＤ２０はさらに、メモリ動作を行う。メモリ動作とは、ＭＬＵＴ３０に含まれる記憶素子へのデータの書き込みや読み出しをいう。よって、ＭＰＬＤ２０は、主記憶装置や、キャッシュメモリとして動作することができる。
ＭＬＵＴ３０へのデータの書き込みは、真理値表データの書き換えにもなるため、メモリ動作は、真理値表データの再構成を生じる。なお、再構成のうち、ＭＰＬＤ内の特定の１つ又は複数のＭＬＵＴ、又はＭＬＵＴを構成する特定の１つ又は複数の記憶素子に記憶された真理値表データを書き換えることを「部分再構成」という。
〔４．１〕ＭＰＬＤのメモリ動作
図９Ｂは、ＭＰＬＤのメモリ動作の一例を示す図である。ＭＰＬＤ２０は、メモリ動作で、実線で示されるメモリ動作用アドレス、ＭＬＵＴアドレス、書き込みデータＷＤ、及び読み出しデータＲＤの何れかの信号を使用し、破線で示される論理動作用アドレスＬＡ、及び論理動作用データＬＤは使用しない。なお、メモリ動作用アドレス、ＭＬＵＴアドレス、及び書き込みデータは、例えば、ＭＰＬＤ２０の外部にある演算処理装置によって出力され、読み出しデータＷＤは、演算処理装置に出力される。
メモリ動作では、ＭＰＬＤ２０は、記憶素子を特定するアドレスとして、メモリ動作用アドレス及びＭＬＵＴアドレスを受け取るとともに、書き込みのときは書き込みデータを受け取り、読み出しのときは読み出しデータＬＤを出力する。
ＭＬＵＴアドレスとは、ＭＰＬＤ２０内に含まれる１つのＭＬＵＴを特定するアドレスである。ＭＬＵＴアドレスは、ｌ本の信号線を介してＭＰＬＤ２０に出力される。なお、ｌとは、ＭＬＵＴを特定する選択アドレス信号線の数である。ｌ本の信号線で、２のｌ乗の数のＭＬＵＴを特定することができる。ＭＬＵＴデコーダ１２は、ｌ本の信号線を介してＭＬＵＴアドレスを受け取るとともに、ＭＬＵＴアドレスをデコードして、メモリ動作の対象となるＭＬＵＴ３０を選択し特定する。メモリ動作用アドレスは、ｌ本の信号線を介して、図１１を用いて後述するアドレスデコーダでデコードされて、メモリ動作の対象となるメモリセルを選択する。
なお、ＭＰＬＤ２０は、例えば、ＭＬＵＴアドレス、書き込みデータ及び読み出しデータは、全てｎ本の信号線を介して受け取る。なお、ｎとは、図１０を用いて後述されるように、ＭＬＵＴのメモリ動作用又は論理動作用の選択アドレス信号線の数である。ＭＰＬＤ２０は、ｎ本の信号線を介して、ＭＬＵＴアドレス、書き込みデータ及び読み出しデータを各ＭＬＵＴに供給する。
〔４．２〕ＭＰＬＤの論理動作
図９Ｃは、ＭＰＬＤ２０の論理動作の一例を示す図である。図９Ｃにおいて、ＭＰＬＤ２０の論理動作では、実線で示される論理動作用アドレス、及び論理動作用データの信号を使用する。
ＭＰＬＤ２０の論理動作では、論理動作用アドレスは、外部装置から出力され、ＭＬＵＴ３０の真理値表によって構成される論理回路の入力信号として使用される。そして、論理動作用データ信号は、上記論理回路の出力信号であり、論理回路の出力信号として、外部装置に出力される。
複数のＭＬＵＴのうち、ＭＰＬＤ２０の外延に配置されるＭＬＵＴは、ＭＰＬＤ２０の外部の装置と、論理動作用アドレスＬＡを受け取り、論理動作用データＬＤを出力するＭＬＵＴとして動作する。例えば、図９Ａに示すＭＬＵＴ３０ａ、３０ｂは、半導体装置１００の外部から論理動作用アドレスＬＡを受け取り、周囲にある他のＭＬＵＴ３０ｄに論理動作用データＬＤを出力する。また、図９Ａに示すＭＬＵＴ３０ｅ、３０ｆは、他のＭＬＵＴ３０ｃ、３０ｄから論理動作用アドレスＬＡを受け取り、ＭＰＬＤ２０の外部に論理動作用データＬＤを出力する。
ＭＬＵＴの論理動作用アドレスＬＡのアドレス線は、隣接するＭＬＵＴの論理動作用データＬＤのデータ線と接続しており、例えば、ＭＬＵＴ３０ｃは、ＭＬＵＴ３０ａから出力された論理動作用データを、論理動作用アドレスとして受け取る。このように、ＭＬＵＴの論理動作用アドレス又は論理動作用データは、周囲にあるＭＬＵＴとの入出力により得られる点で、各々のＭＬＵＴが独自に接続するＭＬＵＴアドレスと異なる。
ＭＰＬＤ２０の論理動作により実現される論理は、ＭＬＵＴ３０に記憶される真理値表データにより実現される。いくつかのＭＬＵＴ３０は、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴは、組み合わせ回路を実現するＭＬＵＴ３０間を接続する接続要素として動作する。論理要素、及び接続要素を実現するための真理値表データの書き換えは、上述のメモリ動作による再構成によりなされる。
〔５〕ＭＬＵＴの詳細
以下に、ＭＬＵＴについて説明する。
図１０は、ＭＬＵＴの第１例を示す図である。図１０に示すＭＬＵＴ３０は、アドレス切替回路１０ａと、アドレスデコーダ９と、記憶素子４０と、出力データ切替回路１０ｂとを有する。図１０に示すＭＬＵＴ３０は、動作切替信号が論理動作を示す場合、論理動作用アドレスに従って、論理動作用データを出力するように動作する。また、ＭＬＵＴ３０は、動作切替信号がメモリ動作を示す場合、メモリ動作用アドレスに従って、書き込みデータを受け入れ、又は、読み出しデータを出力するように動作する。
アドレス切替回路１０ａは、メモリ動作用アドレスが入力されるｎ本のメモリ動作用アドレス信号線と、論理動作用アドレス信号が入力されるｎ本の論理動作用アドレス入力信号線と、動作切替信号が入力される動作切替信号線とを接続する。アドレス切替回路１０ａは、動作切替信号に基づいて、メモリ動作用アドレス、又は論理動作用アドレスのいずれかをｎ本の選択アドレス信号線に出力するように動作する。このように、アドレス切替回路１０ａが、アドレス信号線を選択するのは、記憶素子４０が読み出し動作と書き込み動作の何れかを受け付ける１ポート型の記憶素子であるからである。
アドレスデコーダ９は、アドレス切替回路１０ａから供給されるｎ本のアドレス信号線から受け取った選択アドレス信号をデコードし、２のｎ乗本のワード線にデコード信号を出力する。
ｎ×２ｎ個の記憶素子は、２のｎ乗本のワード線と、ｎ本の書き込みデータ線と、ｎ個の出力ビット線の接続部分に配置される。
出力データ切替回路１０ｂは、ｎ本の出力ビット線から信号を受け取ると、入力される動作切替信号に従って、読み出しデータをｎ本の読み出しデータ信号線に出力し、又は、読み出しデータを論理動作用信号線に出力するように動作する。
〔５．１〕ＭＬＵＴの論理動作
Ａ．論理要素
図１１は、論理要素として動作するＭＬＵＴの一例を示す図である。図１１に示すＭＬＵＴは、図１０に示すＭＬＵＴ又は図１、４又は７に示す半導体メモリ装置と同様な回路である。図１１では、説明を簡単にするために、アドレス切替回路１０ａ、及び出力データ切替回路１０ｂの記載は、省略される。図１１に示すＭＬＵＴ３０ａ、３０ｂは、４つの論理動作用アドレス線Ａ０〜Ａ３と、４つの論理動作用データ線Ｄ０〜Ｄ３と、４×１６＝６４個の記憶素子４０と、アドレスデコーダ９とをそれぞれ有する。論理動作用データ線Ｄ０〜Ｄ３は、２４個の記憶素子４０をそれぞれ直列に接続する。アドレスデコーダ９は、論理動作用アドレス線Ａ０〜Ａ３に入力される信号に基づき、２４本のワード線のいずれかに接続される４つの記憶素子を選択するように構成される。この４つの記憶素子はそれぞれ、論理動作用データ線Ｄ０〜Ｄ３に接続され、記憶素子に記憶されるデータを論理動作用データ線Ｄ０〜Ｄ３に出力する。例えば、論理動作用アドレス線Ａ０〜Ａ３に適当な信号が入力される場合は、４つの記憶素子４０ａ、４０ｂ、４０ｃ、及び４０ｄを選択するように構成することができる。ここで、記憶素子４０ａは、論理動作用データ線Ｄ０に接続され、記憶素子４０ｂは、論理動作用データ線Ｄ１に接続され、記憶素子４０ｄは、論理動作用データ線Ｄ２に接続され、記憶素子４０ｄは、論理動作用データ線Ｄ３に接続される。そして、論理動作用データ線Ｄ０〜Ｄ３には、記憶素子４０ａ〜４０ｄに記憶される信号が出力される。このように、ＭＬＵＴ３０ａ、３０ｂは、論理動作用アドレス線Ａ０〜Ａ３から論理動作用アドレスを受け取り、その論理動作用アドレスによってアドレスデコーダ９が選択する４つの記憶素子４０に記憶される値を、論理動作用データ線Ｄ０〜Ｄ３に論理動作用データとしてそれぞれ出力する。なお、ＭＬＵＴ３０ａの論理動作用アドレス線Ａ２は、隣接するＭＬＵＴ３０ｂの論理動作用データ線Ｄ０と接続しており、ＭＬＵＴ３０ａは、ＭＬＵＴ３０ｂから出力される論理動作用データを、論理動作用アドレスとして受け取る。また、ＭＬＵＴ３０ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０ｂの論理動作用アドレス線Ａ０と接続しており、ＭＬＵＴ３０ａが出力する論理動作用データは、ＭＬＵＴ３０ｂで論理動作用アドレスとして受け取られる。例えば、ＭＬＵＴ３０ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０ａの論理動作用アドレス線Ａ０〜Ａ３に入力される信号に基づき、論理動作用データ線Ｄ２に接続される２４個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０ｂの論理動作用アドレスＡ０に出力する。同様に、ＭＬＵＴ３０ｂの論理動作用データ線Ｄ０は、ＭＬＵＴ３０ｂの論理動作用アドレス線Ａ０〜Ａ３に入力される信号に基づき、論理動作用データ線Ｄ０に接続される２４個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０ａの論理動作用アドレスＡ２に出力する。このように、ＭＰＬＤ同士の連結は、１対のアドレス線とデータ線とを用いる。以下、ＭＬＵＴ３０ａの論理動作用アドレス線Ａ２と、論理動作用データ線Ｄ２のように、ＭＬＵＴの連結に使用されるアドレス線とデータ線の対を「ＡＤ対」という。
なお、図１１では、ＭＬＵＴ３０ａ、３０ｂが有するＡＤ対は４であるが、ＡＤ対の数は、特に後述するように４に限定されない。
図１２は、論理回路として動作するＭＬＵＴの一例を示す図である。本例では、論理動作用アドレス線Ａ０及びＡ１を２入力ＮＯＲ回路７０１の入力とし、論理動作用アドレス線Ａ２及びＡ３を２入力ＮＡＮＤ回路７０２の入力とする。そして、２入力ＮＯＲ回路の出力と、２入力ＮＡＮＤ回路７０２の出力を、２入力ＮＡＮＤ回路７０３に入力し、２入力ＮＡＮＤ回路７０３の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。
図１３は、図１２に示す論理回路の真理値表を示す図である。図１２の論理回路は、４入力のため、入力Ａ０〜Ａ３の全ての入力を入力として使用する。一方、出力は、１つのみなので、出力Ｄ０のみを出力として使用する。真理値表の出力Ｄ１〜Ｄ３の欄には「＊」が記載されている。これは、「０」又は「１」のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをＭＬＵＴに書き込むときには、これらの欄には、「０」又は「１」のいずれかの値を書き込む必要がある。
Ｂ．接続要素
図１４は、接続要素として動作するＭＬＵＴの一例を示す図である。図１４では、接続要素としてのＭＬＵＴは、論理動作用アドレス線Ａ０の信号を論理動作用データ線Ｄ１に出力し、論理動作用アドレス線Ａ１の信号を論理動作用データ線Ｄ２に出力し、論理動作用アドレス線Ａ２の信号を論理動作用データ線Ｄ３に出力するように動作する。接続要素としてのＭＬＵＴはさらに、論理動作用アドレス線Ａ３の信号を論理動作用データ線Ｄ１に出力するように動作する。
図１５は、図１４に示す接続要素の真理値表を示す図である。図１４に示す接続要素は、４入力４出力である。したがって、入力Ａ０〜Ａ３の全ての入力と、出力Ｄ０〜Ｄ３の全ての出力が使用される。図１５に示す真理値表によって、ＭＬＵＴは、入力Ａ０の信号を出力Ｄ１に出力し、入力Ａ１の信号を出力Ｄ２に出力し、入力Ａ２の信号を出力Ｄ３に出力し、入力Ａ３の信号を出力Ｄ０に出力する接続要素として動作する。
図１６は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。ＡＤ０は、論理動作用アドレス線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理動作用アドレス線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理動作用アドレス線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理動作用アドレス線Ａ３と論理動作用データ線Ｄ３とを有する。図１６において、１点鎖線は、ＡＤ対０の論理動作用アドレス線Ａ０に入力された信号がＡＤ対１の論理動作用データ線Ｄ１に出力される信号の流れを示す。２点鎖線は、第２のＡＤ対１の論理動作用アドレス線Ａ１に入力された信号がＡＤ対２の論理動作用データ線Ｄ２に出力される信号の流れを示す。破線は、ＡＤ対２の論理動作用アドレス線Ａ２に入力された信号がＡＤ対３の論理動作用データ線Ｄ３に出力される信号の流れを示す。実線は、ＡＤ対３の論理動作用アドレス線Ａ３に入力された信号がＡＤ対０の論理動作用データ線Ｄ０に出力される信号の流れを示す。
なお、図１６では、ＭＬＵＴ３０が有するＡＤ対は４であるが、ＡＤ対の数は、特に４に限定されない。
Ｃ．論理要素と接続要素の組合せ機能
図１７は、１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。図１７に示す例では、論理動作用アドレス線Ａ０及びＡ１を２入力ＮＯＲ回路１７１の入力とし、２入力ＮＯＲ回路１７１の出力と、論理動作用アドレス線Ａ２とを２入力ＮＡＮＤ回路１７２の入力とし、２入力ＮＡＮＤ回路１７２の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。また同時に、論理動作用アドレス線Ａ３の信号を論理動作用データ線Ｄ２に出力する接続要素を構成する。
図１８に、図１７に示す論理要素及び接続要素の真理値表を示す。図１７の論理動作は、入力Ｄ０〜Ｄ３の３つの入力を使用し、１つの出力Ｄ０を出力として使用する。一方、図１８の接続要素は、入力Ａ３の信号を出力Ｄ２に出力する接続要素が構成される。
図１９は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。図１６に示すＭＬＵＴと同様に、ＡＤ０は、論理動作用アドレス線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理動作用アドレス線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理動作用アドレス線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理動作用アドレス線Ａ３と論理動作用データ線Ｄ３とを有する。上述のように、ＭＬＵＴ３０は、３入力１出力の論理動作と、１入力１出力の接続要素との２つの動作を１つのＭＬＵＴ３０で実現する。具体的には、論理動作は、ＡＤ対０の論理動作用アドレス線Ａ０と、ＡＤ対１の論理動作用アドレス線Ａ１と、ＡＤ対２の論理動作用アドレス線Ａ２とを入力として使用する。そして、ＡＤ対０の論理動作用データ線Ｄ０のアドレス線を出力と使用する。また、接続要素は、破線で示すようにＡＤ対３の論理動作用アドレス線Ａ３に入力された信号をＡＤ対２の論理動作用データ線Ｄ２に出力する。
上記したように、ＭＰＬＤ内のＭＬＵＴは、複数のアドレス線を介して互いに接続しているので、ワード線選択信号を介して、外部ノイズがメモリセルに書き込まれる御動作が生じやすい。そのため、ＭＬＵＴにＡＴＤ回路があることにより、アドレスが変化したときだけ、メモリセルへの書き込みが行われるので、外部ノイズの書き込み誤動作を回避できる。
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
２０ ＭＰＬＤ
３０ ＭＬＵＴ
１００ 半導体メモリ装置
１１０ メモリセルアレイ
１２０ アドレスデコーダ
１２１ ＡＴＤ回路
１２２ クロック発生回路
１３０ 選択部
１３５ ビットラインプリチャージ回路
１４０ データ入出力部

Claims (9)

  1. 各々がデータを記憶する複数のメモリセルと、
    前記メモリセルを特定するアドレス信号をデコードし、前記デコードされたアドレスに基づいた複数のメモリセルの一部に接続されるワード線の１つを選択するワード線選択信号を出力するアドレスデコーダと、
    選択データを保持するとともに、前記選択データに基いて、外部から供給される外部クロックを選択する選択部と、
    前記外部クロックが選択された場合、前記選択された外部クロックに同期して、又は、前記外部クロックが選択されなかった場合、前記外部クロックに同期せずに、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出すデータ読出部と、
    を備えることを特徴とする半導体メモリ装置。
  2. アドレス信号の変化を検出するアドレス変化検出部と、
    内部クロックを発生するクロック発生回路をさらに備え、
    前記アドレスデコーダは、前記アドレス変化検出部がアドレスの変化を検出したとき、前記ワード線選択信号の出力を行い、
    前記選択部は、前記選択データに基づいて、前記内部クロックを選択し、
    前記データ読出部は、前記外部クロックが選択されなかった場合、前記内部クロックに同期して、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出す、請求項１に記載の半導体メモリ装置。
  3. 前記アドレスデコーダは、前記ワード線選択信号を出力するＸアドレスデコーダと、前記アドレス信号をデコードし、前記デコードされたアドレスに基づいて、前記データを読み出すビット線を選択するＹアドレスデコーダとを有する、請求項２に記載の半導体メモリ装置。
  4. 前記メモリセルアレイの一部のメモリセルには、前記選択データを保持し、
    前記選択部は、前記メモリセルに保持される選択データに基づいて、外部から供給される外部クロックを選択する、請求項１〜３の何れか１項に記載の半導体メモリ装置。
  5. 各々が複数のメモリセルアレイを有し、且つ、前記メモリセルアレイに真理値表データを書き込むと、論理要素又は接続要素として動作する複数の論理部を有する半導体装置であって、
    前記論理部は、
    各々がデータを記憶する複数のメモリセルと、
    前記メモリセルを特定するアドレス信号をデコードし、前記デコードされたアドレスに基づいた複数のメモリセルの一部に接続されるワード線の１つを選択するワード線選択信号を出力するアドレスデコーダと、
    選択データを保持するとともに、前記選択データに基いて、外部から供給される外部クロックを選択する選択部と、
    前記外部クロックが選択された場合、前記選択された外部クロックに同期して、又は、前記外部クロックが選択されなかった場合、前記外部クロックに同期せずに、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出すデータ読出部と、
    を備えることを特徴とする半導体装置。
  6. アドレス信号の遷移を検出するアドレス信号遷移検出部と、
    内部クロックを発生するクロック発生回路をさらに備え、
    前記アドレスデコーダは、前記アドレス変化検出部がアドレス変化を検出したとき、前記ワード線選択信号の出力を行い、
    前記選択部は、前記選択データに基づいて、前記内部クロックを選択し、
    前記データ読出部は、前記外部クロックが選択されなかった場合、前記内部クロックに同期して、前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部に対してデータを読み出す、請求項５に記載の半導体装置。
  7. 前記アドレスデコーダは、前記ワード線選択信号を出力するＸアドレスデコーダと、前記アドレス信号をデコードし、前記デコードされたアドレスに基づいて、前記データを読み出すビット線を選択するＹアドレスデコーダとを有する、請求項５又は６に記載の半導体装置。
  8. 前記メモリセルアレイの一部のメモリセルには、前記選択データを保持し、
    前記選択部は、前記メモリセルに保持される選択データに基づいて、外部から供給される外部クロックを選択する、請求項５〜７の何れか１項に記載の半導体装置。
  9. 前記選択データは、前記論理部が組み合わせ回路や配線ロジックとして動作する場合は内部クロックに同期化して、前記論理部が順序回路として動作する場合は外部クロックに同期化するように設定される請求項８に記載の半導体装置。
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