JP3029300B2 - 駆動回路 - Google Patents
駆動回路Info
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- JP3029300B2 JP3029300B2 JP1067891A JP1067891A JP3029300B2 JP 3029300 B2 JP3029300 B2 JP 3029300B2 JP 1067891 A JP1067891 A JP 1067891A JP 1067891 A JP1067891 A JP 1067891A JP 3029300 B2 JP3029300 B2 JP 3029300B2
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Description
【０００１】
【産業上の利用分野】この発明は、駆動回路に関し、特
に液晶ディスプレイ（以下ＬＣＤと略す）駆動用ＩＣの
様に駆動回路をカスケード接続し、シリアルで送られて
くる多量のデータをラッチし、パラレルで出力する回路
を構成する場合において、消費電力の低減化に好適なも
のである。
に液晶ディスプレイ（以下ＬＣＤと略す）駆動用ＩＣの
様に駆動回路をカスケード接続し、シリアルで送られて
くる多量のデータをラッチし、パラレルで出力する回路
を構成する場合において、消費電力の低減化に好適なも
のである。
【０００２】
【従来の技術】例えば、ＬＣＤ表示用の駆動回路のよう
に、多数の出力が必要な駆動回路は、データ生成回路か
ら、シリアルで出力されたデータをパラレルデータに変
換するデータラッチ回路を有する駆動回路が用いられて
いる。
に、多数の出力が必要な駆動回路は、データ生成回路か
ら、シリアルで出力されたデータをパラレルデータに変
換するデータラッチ回路を有する駆動回路が用いられて
いる。
【０００３】一般に、このようなデータラッチ回路を有
する駆動回路は、端子数が１００ピン程度の大型ＩＣに
よって構成される。ところで、端子数が１００ピン程度
のＩＣの場合は８０出力が限度であり、またＴＡＢによ
る端子数が１８０ピン程度のＩＣの場合は１６０出力が
限度である。
する駆動回路は、端子数が１００ピン程度の大型ＩＣに
よって構成される。ところで、端子数が１００ピン程度
のＩＣの場合は８０出力が限度であり、またＴＡＢによ
る端子数が１８０ピン程度のＩＣの場合は１６０出力が
限度である。
【０００４】したがって転送するデータが、６４０ビッ
トの様な多数のデータを処理するシステムを構成する場
合は、８０〜１６０出力のＩＣを、８〜４個カスケード
接続する必要がある。
トの様な多数のデータを処理するシステムを構成する場
合は、８０〜１６０出力のＩＣを、８〜４個カスケード
接続する必要がある。
【０００５】この種の回路は、特願平０１−３２６５８
０号として本発明者らによって提案されたものがあり、
以下図面を用いて説明する。
０号として本発明者らによって提案されたものがあり、
以下図面を用いて説明する。
【０００６】図３は、従来の駆動回路をカスケード接続
した状態を示す回路構成図、図３は、図４の回路各部の
動作波形図である。
した状態を示す回路構成図、図３は、図４の回路各部の
動作波形図である。
【０００７】なお、以下の説明においてカスケード接続
の２段目を次段と称し、３段目以後の各段を代表したも
のとする。また、次段ＬＣＤドライバー７４の回路構成
は初段ＬＣＤドライバー３７と同一なので省略する。
の２段目を次段と称し、３段目以後の各段を代表したも
のとする。また、次段ＬＣＤドライバー７４の回路構成
は初段ＬＣＤドライバー３７と同一なので省略する。
【０００８】図３において、図示しないデータ生成回路
よりシリアルで送られてくるデータＤＳは初段ＬＣＤド
ライバー３７および次段ＬＣＤドライバー７４の入力端
子Ｔ1 にそれぞれ与えられる。また上記シリアルデータ
ＤＳに同期して、入力されるクロックパルスＣＰが各段
の入力端子Ｔ2 に与えられるとともに、上記シリアルデ
ータＤＳをラッチするためのラッチパルスＬＰが各段の
入力端子Ｔ3 に与えられる。
よりシリアルで送られてくるデータＤＳは初段ＬＣＤド
ライバー３７および次段ＬＣＤドライバー７４の入力端
子Ｔ1 にそれぞれ与えられる。また上記シリアルデータ
ＤＳに同期して、入力されるクロックパルスＣＰが各段
の入力端子Ｔ2 に与えられるとともに、上記シリアルデ
ータＤＳをラッチするためのラッチパルスＬＰが各段の
入力端子Ｔ3 に与えられる。
【０００９】イネーブル信号は、前段のドライバーの端
子Ｔ5 から出力され後段ドライバーの端子Ｔ4 に与えら
れる。なお、初段ＬＣＤドライバー３７の場合は前段の
ドライバーがないので、イネーブル入力端子Ｔ4 は接地
（“Ｌ“レベルに接続）される。
子Ｔ5 から出力され後段ドライバーの端子Ｔ4 に与えら
れる。なお、初段ＬＣＤドライバー３７の場合は前段の
ドライバーがないので、イネーブル入力端子Ｔ4 は接地
（“Ｌ“レベルに接続）される。
【００１０】入力端子Ｔ1 に与えられたシリアルデータ
ＤＳはバッファーＡ1 を介してデータラッチ回路１に与
えられる。データラッチ回路１は、ラッチ手段として複
数のクリップフロップ回路（以下ＦＦと略する）２６〜
３０によって構成されている。これらのＦＦ２６〜３０
は、データＦＦか又はデータラッチが用いられ、シリア
ルデータＤＳは各ＦＦ２６〜３０のデータ入力端子Ｄに
与えられる。
ＤＳはバッファーＡ1 を介してデータラッチ回路１に与
えられる。データラッチ回路１は、ラッチ手段として複
数のクリップフロップ回路（以下ＦＦと略する）２６〜
３０によって構成されている。これらのＦＦ２６〜３０
は、データＦＦか又はデータラッチが用いられ、シリア
ルデータＤＳは各ＦＦ２６〜３０のデータ入力端子Ｄに
与えられる。
【００１１】一方、入力端子Ｔ3 に与えられたラッチパ
ルスＬＰは、バッファーＡ3 を介して、初段次段判定回
路２，イネーブルラッチ回路４，シフトレジスター５，
イネーブル信号出力回路６，ラッチ付きドライブ回路
７，およびカウント回路８に、それぞれ供給される。
ルスＬＰは、バッファーＡ3 を介して、初段次段判定回
路２，イネーブルラッチ回路４，シフトレジスター５，
イネーブル信号出力回路６，ラッチ付きドライブ回路
７，およびカウント回路８に、それぞれ供給される。
【００１２】シフトレジスター５は、ＦＦ１５，１７〜
２１とＡＮＤゲート１６によって構成され、上記ラッチ
パルスＬＰは、ＦＦ１５のセット入力端子Ｓに与えられ
るとともに、ＦＦ１７〜２１のリセット入力端子Ｒに与
えられる。
２１とＡＮＤゲート１６によって構成され、上記ラッチ
パルスＬＰは、ＦＦ１５のセット入力端子Ｓに与えられ
るとともに、ＦＦ１７〜２１のリセット入力端子Ｒに与
えられる。
【００１３】これらのＦＦ１５，１７〜２１は、前のＦ
Ｆの出力端子Ｑから出力された信号が次のＦＦのデータ
入力端子Ｄに与えられるように接続される。なお、初め
のＦＦ１５のデータ入力端子Ｄは接地（“Ｌ“レベルに
接続）されている。
Ｆの出力端子Ｑから出力された信号が次のＦＦのデータ
入力端子Ｄに与えられるように接続される。なお、初め
のＦＦ１５のデータ入力端子Ｄは接地（“Ｌ“レベルに
接続）されている。
【００１４】これらのＦＦ１５，１７〜２０の出力端子
Ｑから出力された信号の内、ＦＦ１７〜２０のＱ出力
が、データラッチ回路１を構成するＦＦ２７〜３０のラ
ッチ入力端子Ｌに与えられる。
Ｑから出力された信号の内、ＦＦ１７〜２０のＱ出力
が、データラッチ回路１を構成するＦＦ２７〜３０のラ
ッチ入力端子Ｌに与えられる。
【００１５】また、シフトレジスター５におけるＦＦ１
５のＱ出力は、ＡＮＤゲート１６を介してデータラッチ
回路１におけるＦＦ２６のラッチ入力端子Ｌに与えられ
る。
５のＱ出力は、ＡＮＤゲート１６を介してデータラッチ
回路１におけるＦＦ２６のラッチ入力端子Ｌに与えられ
る。
【００１６】上記アンドゲート１６の一方の入力端子に
は、クロック制御回路３を構成する３入力ＡＮＤゲート
１４の出力が与えられ、ＡＮＤゲート１４の出力が“Ｈ
“レベルになるタイミングで上記ＦＦ１５のＱ出力信号
が、上記ＦＦ２６のラッチ入力端子Ｌに与えられる。
は、クロック制御回路３を構成する３入力ＡＮＤゲート
１４の出力が与えられ、ＡＮＤゲート１４の出力が“Ｈ
“レベルになるタイミングで上記ＦＦ１５のＱ出力信号
が、上記ＦＦ２６のラッチ入力端子Ｌに与えられる。
【００１７】上記クロック制御回路３は、上記３入力Ａ
ＮＤゲート１４とＯＲゲート１３とで構成され、上記ク
ロックパルスＣＰ，初段次段判定回路２の出力信号，イ
ネーブル・ラッチ回路４の出力信号，およびシフトレジ
スター５における最終段のＦＦ２１の反転Ｑ端子出力信
号に基いて回路の動作クロック信号を出力する。
ＮＤゲート１４とＯＲゲート１３とで構成され、上記ク
ロックパルスＣＰ，初段次段判定回路２の出力信号，イ
ネーブル・ラッチ回路４の出力信号，およびシフトレジ
スター５における最終段のＦＦ２１の反転Ｑ端子出力信
号に基いて回路の動作クロック信号を出力する。
【００１８】上記クロック制御回路３から出力されるシ
フトクロック信号は、上記ＡＮＤゲート１６の他に、Ｆ
Ｆ１５，１７〜２１のクロック入力端子にそれぞれ与え
られる。
フトクロック信号は、上記ＡＮＤゲート１６の他に、Ｆ
Ｆ１５，１７〜２１のクロック入力端子にそれぞれ与え
られる。
【００１９】上記、初段次段判定回路２は、データ生成
回路から送られているシリアルデータＤＳが当該回路に
与えられるものか、或いは次段回路に与えられるものか
を判定するために設けられ、３つのＤ形のＦＦ９，１
０，１１によって構成されている。
回路から送られているシリアルデータＤＳが当該回路に
与えられるものか、或いは次段回路に与えられるものか
を判定するために設けられ、３つのＤ形のＦＦ９，１
０，１１によって構成されている。
【００２０】又、カウント回路８は、クロックパルスを
分周して、イネーブル信号の受信用クロックを間引くこ
とにより、イネーブル信号の遅延時間の影響を受けない
様にするために設けられており、Ｄ形ＦＦ７５と、２入
力ＡＮＤゲート７６により構成されている。
分周して、イネーブル信号の受信用クロックを間引くこ
とにより、イネーブル信号の遅延時間の影響を受けない
様にするために設けられており、Ｄ形ＦＦ７５と、２入
力ＡＮＤゲート７６により構成されている。
【００２１】又、イネーブルラッチ回路４は、入力端子
Ｔ4 に与えられるイネーブル信号を、前記カウント回路
８の出力によりラッチする為に設けられ、Ｄ形ＦＦ１２
により構成されている。
Ｔ4 に与えられるイネーブル信号を、前記カウント回路
８の出力によりラッチする為に設けられ、Ｄ形ＦＦ１２
により構成されている。
【００２２】一方、上記シフトレジスター５における最
終段よりも２つ前の段に設けられているＦＦ１９のＱ出
力端子が、イネーブル信号出力回路６を構成するＮＯＲ
ゲート２３の一方の入力端子に与えられる。上記イネー
ブル信号出力回路６は、上記ＮＯＲゲート２３とＮＯＲ
ゲート２２およびインバーター２４により構成され、上
記ＮＯＲゲート２３，２２により、Ｒ−Ｓ・ＦＦが構成
される。
終段よりも２つ前の段に設けられているＦＦ１９のＱ出
力端子が、イネーブル信号出力回路６を構成するＮＯＲ
ゲート２３の一方の入力端子に与えられる。上記イネー
ブル信号出力回路６は、上記ＮＯＲゲート２３とＮＯＲ
ゲート２２およびインバーター２４により構成され、上
記ＮＯＲゲート２３，２２により、Ｒ−Ｓ・ＦＦが構成
される。
【００２３】上記インバーター２４の出力が端子Ｔ5 に
与えられ、これがイネーブル信号として、後段の駆動回
路の入力端子Ｔ4 に導出される。
与えられ、これがイネーブル信号として、後段の駆動回
路の入力端子Ｔ4 に導出される。
【００２４】次に、カスケード接続時の動作について説
明する。
明する。
【００２５】データ生成回路より送られてくるシリアル
データ信号ＤＳ，クロックパルス信号ＣＰ，ラッチパル
ス信号ＬＰは、図４の波形図に示すような波形になって
おり、波形は連続している。
データ信号ＤＳ，クロックパルス信号ＣＰ，ラッチパル
ス信号ＬＰは、図４の波形図に示すような波形になって
おり、波形は連続している。
【００２６】ラッチパルスＬＰが入力されるとＦＦ１
０，７５，１２，１７〜２１がラッチパルスの“Ｈ”レ
ベルの部分でリセットされるため、これらのＦＦのＱ出
力端子は“Ｌ”レベルになる。
０，７５，１２，１７〜２１がラッチパルスの“Ｈ”レ
ベルの部分でリセットされるため、これらのＦＦのＱ出
力端子は“Ｌ”レベルになる。
【００２７】ＦＦ２１の場合は反転Ｑ出力“Ｈ”となり
ＡＮＤゲート１４の第１入力端子にこの信号を送る。Ｎ
ＯＲ２２，２３により構成されるＲ−Ｓ・ＦＦは同様に
リセットされＱ出力は、“Ｌ”レベルになるが、インバ
ーター２４を通して、Ｔ5 より“Ｈ”レベルを出力す
る。
ＡＮＤゲート１４の第１入力端子にこの信号を送る。Ｎ
ＯＲ２２，２３により構成されるＲ−Ｓ・ＦＦは同様に
リセットされＱ出力は、“Ｌ”レベルになるが、インバ
ーター２４を通して、Ｔ5 より“Ｈ”レベルを出力す
る。
【００２８】ＦＦ１５はラッチパルスの“Ｈ”レベルに
よりセットされて、Ｑ出力端子が“Ｈ”レベルになる。
よりセットされて、Ｑ出力端子が“Ｈ”レベルになる。
【００２９】次に、ラッチパルスＬＰが“Ｈ”→“Ｌ”
に立ち下がった時、ＦＦ９のＱ出力が“Ｈ”レベルにな
る。このＦＦ９のＱ出力が、ＦＦ１０のＤ入力端子に送
られ、また、ラッチ回路２６〜３０にラッチされていた
シリアルデータＤＳがラッチ付きＬＣＤドライブ回路７
にラッチされて出力端子３２〜３６よりＬＣＤ駆動レベ
ルが出力される。
に立ち下がった時、ＦＦ９のＱ出力が“Ｈ”レベルにな
る。このＦＦ９のＱ出力が、ＦＦ１０のＤ入力端子に送
られ、また、ラッチ回路２６〜３０にラッチされていた
シリアルデータＤＳがラッチ付きＬＣＤドライブ回路７
にラッチされて出力端子３２〜３６よりＬＣＤ駆動レベ
ルが出力される。
【００３０】次に、データ生成回路から送られてくるク
ロックパルスＣＰの立ち上がり時点では、データ生成回
路から送られてくるシリアルデータＤＳが、データラッ
チ回路１の各ＦＦ２６〜３０のＤ入力端子に入力され
る。
ロックパルスＣＰの立ち上がり時点では、データ生成回
路から送られてくるシリアルデータＤＳが、データラッ
チ回路１の各ＦＦ２６〜３０のＤ入力端子に入力され
る。
【００３１】また、初段ＬＣＤドライブ回路３７の入力
端子Ｔ4 は“Ｌ”レベルに設定されており、この“Ｌ”
レベルがインバーターＡ4 で反転されることにより
“Ｈ”レベルになり、ＦＦ１１と１２のＤ入力端子に送
られている。よって一度でもＦＦ１０のＱ出力が立ち下
がると、ＦＦ１１のＱ出力が“Ｈ”レベルになる。この
“Ｈ”レベルの出力は、２入力ＯＲゲート１３の第１入
力端子および３入力ＡＮＤゲート１４の第２入力端子に
送られる。
端子Ｔ4 は“Ｌ”レベルに設定されており、この“Ｌ”
レベルがインバーターＡ4 で反転されることにより
“Ｈ”レベルになり、ＦＦ１１と１２のＤ入力端子に送
られている。よって一度でもＦＦ１０のＱ出力が立ち下
がると、ＦＦ１１のＱ出力が“Ｈ”レベルになる。この
“Ｈ”レベルの出力は、２入力ＯＲゲート１３の第１入
力端子および３入力ＡＮＤゲート１４の第２入力端子に
送られる。
【００３２】この場合３入力ＡＮＤゲート１４の第１入
力端子は“Ｈ”レベルになっているので、このＡＮＤゲ
ート１４の第３入力端子に与えられるクロックパルスＣ
Ｐはそのまま出力される。
力端子は“Ｈ”レベルになっているので、このＡＮＤゲ
ート１４の第３入力端子に与えられるクロックパルスＣ
Ｐはそのまま出力される。
【００３３】一方、次段ＬＣＤドライバー７４の入力端
子Ｔ4 は初段ＬＣＤドライブ回路３７の出力端子Ｔ5 か
ら“Ｈ”レベルのイネーブル信号が与えられる。この
“Ｈ”レベルの信号はインバータＡ4 により“Ｌ”レベ
ルに反転され、ＦＦ１１，１２のＤ入力端子に送られ
る。
子Ｔ4 は初段ＬＣＤドライブ回路３７の出力端子Ｔ5 か
ら“Ｈ”レベルのイネーブル信号が与えられる。この
“Ｈ”レベルの信号はインバータＡ4 により“Ｌ”レベ
ルに反転され、ＦＦ１１，１２のＤ入力端子に送られ
る。
【００３４】また、ＦＦ１１のクロック入力端子に与え
られるＦＦ１０のＱ出力が一度でも“Ｈ”から“Ｌ”レ
ベルに立ち下がるとＦＦ１１のＱ出力は、“Ｌ”レベル
に固定され、これが２入力ＯＲゲート１３の第１入力端
子に供給される。
られるＦＦ１０のＱ出力が一度でも“Ｈ”から“Ｌ”レ
ベルに立ち下がるとＦＦ１１のＱ出力は、“Ｌ”レベル
に固定され、これが２入力ＯＲゲート１３の第１入力端
子に供給される。
【００３５】一方、上記ゲート１３の第２入力端子に与
えられるＦＦ１２のＱ出力は、“Ｌ”レベルなので、２
入力ＯＲゲート１３の出力は“Ｌ”レベルになる。
えられるＦＦ１２のＱ出力は、“Ｌ”レベルなので、２
入力ＯＲゲート１３の出力は“Ｌ”レベルになる。
【００３６】したがって、この場合２入力ＯＲゲート１
３の出力が供給される３入力ＡＮＤゲート１４において
は、ＡＮＤ条件が成立しないため、このＡＮＤゲート１
４の第３入力端子に与えられているクロックパルスＣＰ
の通過が禁止されている。
３の出力が供給される３入力ＡＮＤゲート１４において
は、ＡＮＤ条件が成立しないため、このＡＮＤゲート１
４の第３入力端子に与えられているクロックパルスＣＰ
の通過が禁止されている。
【００３７】さて、初段ＬＣＤドライバー３７は、以上
の状態においてクロックパルスＣＰが入力されると、Ａ
ＮＤゲート１４を通って２入力ＡＮＤゲート１６の第２
入力端子に送られる。この場合、上記２入力ＡＮＤゲー
ト１６の第１入力端子は“Ｈ”レベルなので、上記２入
力ＡＮＤゲート１６の出力は“Ｈ”になる。
の状態においてクロックパルスＣＰが入力されると、Ａ
ＮＤゲート１４を通って２入力ＡＮＤゲート１６の第２
入力端子に送られる。この場合、上記２入力ＡＮＤゲー
ト１６の第１入力端子は“Ｈ”レベルなので、上記２入
力ＡＮＤゲート１６の出力は“Ｈ”になる。
【００３８】次に、このクロックパルスＣＰが“Ｈ”→
“Ｌ”に立ち下がると図４に示すようにＦＦ１５のＱ出
力は“Ｌ”レベルになり、ＦＦ１７のＱ出力は“Ｈ”レ
ベルになる。この時、２入力ＡＮＤゲート１６の出力は
“Ｌ”レベルになり、この出力信号が、ＦＦ２６のラッ
チ入力端子Ｌに送られるため、シリアルデータＤＳの最
初のデータがＦＦ２６にラッチされる。これと同時にＦ
Ｆ１０のＱ出力は“Ｈ”レベルになり、ＦＦ９をリセッ
トする。同様に、ＦＦ７５は１つカウントが進み、Ｑ出
力がＨになる。次段ＬＣＤドライバー７４のＦＦ９，１
０，７５も同様の動作をする。
“Ｌ”に立ち下がると図４に示すようにＦＦ１５のＱ出
力は“Ｌ”レベルになり、ＦＦ１７のＱ出力は“Ｈ”レ
ベルになる。この時、２入力ＡＮＤゲート１６の出力は
“Ｌ”レベルになり、この出力信号が、ＦＦ２６のラッ
チ入力端子Ｌに送られるため、シリアルデータＤＳの最
初のデータがＦＦ２６にラッチされる。これと同時にＦ
Ｆ１０のＱ出力は“Ｈ”レベルになり、ＦＦ９をリセッ
トする。同様に、ＦＦ７５は１つカウントが進み、Ｑ出
力がＨになる。次段ＬＣＤドライバー７４のＦＦ９，１
０，７５も同様の動作をする。
【００３９】次に２番目のシリアルデータＤＳと、クロ
ックパルスＣＰが送られてくると、ＦＦ１７のＱ出力は
“Ｌ”レベルとなり、ＦＦ１８のＱ出力は“Ｈ“レベル
になる。この時、ＦＦ１７のＱ出力はＦＦ２７のラッチ
入力端子Ｌに与えられるため、２番目のシリアルデータ
ＤＳがＦＦ２７にラッチされる。この時、ＦＦ７５のＱ
出力が入力されている２入力ＡＮＤゲート７６の第１入
力端子には、“Ｈ”レベルが入力されているので第２入
力端子のクロックパルスＣＰは、ＡＮＤゲート７６を通
ってＦＦ１２のクロック入力端子に入力される。ＦＦ１
２はデータ入力端子の“Ｈ”レベル（反転Ｔ4 信号）を
読み込んでＱ出力より出力する。以下、ＦＦ７５，１
２，ＡＮＤゲート７６によりクロックパルスの偶数回ご
とにＴ4 端子に入力される信号を読み込み、ＯＲゲート
１３の第２入力端子へ“Ｈ”レベルを出力する。
ックパルスＣＰが送られてくると、ＦＦ１７のＱ出力は
“Ｌ”レベルとなり、ＦＦ１８のＱ出力は“Ｈ“レベル
になる。この時、ＦＦ１７のＱ出力はＦＦ２７のラッチ
入力端子Ｌに与えられるため、２番目のシリアルデータ
ＤＳがＦＦ２７にラッチされる。この時、ＦＦ７５のＱ
出力が入力されている２入力ＡＮＤゲート７６の第１入
力端子には、“Ｈ”レベルが入力されているので第２入
力端子のクロックパルスＣＰは、ＡＮＤゲート７６を通
ってＦＦ１２のクロック入力端子に入力される。ＦＦ１
２はデータ入力端子の“Ｈ”レベル（反転Ｔ4 信号）を
読み込んでＱ出力より出力する。以下、ＦＦ７５，１
２，ＡＮＤゲート７６によりクロックパルスの偶数回ご
とにＴ4 端子に入力される信号を読み込み、ＯＲゲート
１３の第２入力端子へ“Ｈ”レベルを出力する。
【００４０】又、同時にＦＦ１０は、ＦＦ９のＱ出力の
“Ｌ”レベルを読み込みＱ出力端子から出力する。この
立ち下がりにより、ＦＦ１１はＴ4 端子に入力される信
号の逆論理を読み込んで（この場合は“Ｈ”）をＯＲゲ
ート１３の第１入力端へ出力する。
“Ｌ”レベルを読み込みＱ出力端子から出力する。この
立ち下がりにより、ＦＦ１１はＴ4 端子に入力される信
号の逆論理を読み込んで（この場合は“Ｈ”）をＯＲゲ
ート１３の第１入力端へ出力する。
【００４１】次段ＬＣＤドライバー７４では、ＦＦ９，
１０，１１，７５，１２，ＡＮＤゲート７６により同様
に動作しＦＦ１１，１２より“Ｌ”レベルが読み込まれ
てＯＲゲート１３へ出力する。
１０，１１，７５，１２，ＡＮＤゲート７６により同様
に動作しＦＦ１１，１２より“Ｌ”レベルが読み込まれ
てＯＲゲート１３へ出力する。
【００４２】ＯＲゲート１３は、入力された信号が２つ
とも“Ｌ”の為３入力ＡＮＤゲートの第２入力端子を
“Ｌ”として、第３入力端子のクロックパルスＣＰ信号
に禁止をかける。
とも“Ｌ”の為３入力ＡＮＤゲートの第２入力端子を
“Ｌ”として、第３入力端子のクロックパルスＣＰ信号
に禁止をかける。
【００４３】次に初段のＬＣＤドライバー３７に、３番
目のシリアルデータＤＳと、クロックパルスＣＰが送ら
れてくると、ＦＦ１８のＱ出力は、“Ｌ”レベルにな
り、このときＦＦ１８のＱ出力がＦＦ２８のラッチ入力
端子に与えられるため、３番目のシリアルデータがＦＦ
２８にラッチされる。この様にして、データ生成回路よ
り送られてくるシリアルデータＤＳをクロックパルスＣ
Ｐに同期して順次データーラッチ回路１の各ＦＦ２６〜
３０にラッチしていく。そして、初段ＬＣＤドライバー
３７に対応する最後のデータの１つ前のシリアルデータ
ＤＳが入力されると（最最終ロックパルスＣＰの２つ前
のクロックが入力されると）ＦＦ１９のＱ出力が“Ｈ”
レベルになり、イネーブル信号出力回路６の２入力ＮＯ
Ｒゲート２３に伝達される。
目のシリアルデータＤＳと、クロックパルスＣＰが送ら
れてくると、ＦＦ１８のＱ出力は、“Ｌ”レベルにな
り、このときＦＦ１８のＱ出力がＦＦ２８のラッチ入力
端子に与えられるため、３番目のシリアルデータがＦＦ
２８にラッチされる。この様にして、データ生成回路よ
り送られてくるシリアルデータＤＳをクロックパルスＣ
Ｐに同期して順次データーラッチ回路１の各ＦＦ２６〜
３０にラッチしていく。そして、初段ＬＣＤドライバー
３７に対応する最後のデータの１つ前のシリアルデータ
ＤＳが入力されると（最最終ロックパルスＣＰの２つ前
のクロックが入力されると）ＦＦ１９のＱ出力が“Ｈ”
レベルになり、イネーブル信号出力回路６の２入力ＮＯ
Ｒゲート２３に伝達される。
【００４４】ＮＯＲゲート２３は、ＮＯＲゲート２２と
Ｒ−Ｓ・ＦＦを構成しており伝達された信号によりＲ−
Ｓ・ＦＦはセットされるが、インバーター２４により反
転された“Ｌ”レベルをＴ5 より出力し、次段のＴ4 へ
伝送する。この信号がイネーブル信号であり、次段のＬ
ＣＤドライバー７４の入力端子Ｔ4 を通り、初段ＬＣＤ
ドライバー７３と同様にインバーターＡ４を介してＦＦ
１１及び１２の各Ｄ入力端子に与えられる。
Ｒ−Ｓ・ＦＦを構成しており伝達された信号によりＲ−
Ｓ・ＦＦはセットされるが、インバーター２４により反
転された“Ｌ”レベルをＴ5 より出力し、次段のＴ4 へ
伝送する。この信号がイネーブル信号であり、次段のＬ
ＣＤドライバー７４の入力端子Ｔ4 を通り、初段ＬＣＤ
ドライバー７３と同様にインバーターＡ４を介してＦＦ
１１及び１２の各Ｄ入力端子に与えられる。
【００４５】ここでさらにクロックパルスＣＰが入力さ
れると、ＦＦ１９のＱ出力は“Ｌ”になりこの１９のＱ
出力がＦＦ２９のラッチ入力端子に与えられるため最後
から２番目のデータが、ＦＦ２９にラッチされる。同時
にＦＦ２０のＱ出力が“Ｈ”レベルになる。この時次段
のＦＦ７５のＱ出力が“Ｈ”となるが、まだＡＮＤゲー
ト７６の出力は、パルスが出力されない。
れると、ＦＦ１９のＱ出力は“Ｌ”になりこの１９のＱ
出力がＦＦ２９のラッチ入力端子に与えられるため最後
から２番目のデータが、ＦＦ２９にラッチされる。同時
にＦＦ２０のＱ出力が“Ｈ”レベルになる。この時次段
のＦＦ７５のＱ出力が“Ｈ”となるが、まだＡＮＤゲー
ト７６の出力は、パルスが出力されない。
【００４６】さらに、クロックパルスＣＰが入力される
とＦＦ２０のＱ出力は“Ｌ”レベルになり、このＦＦ２
０のＱ出力がＦＦ３０のラッチ入力端子に与えられるた
め、初段の最後のデータＤＳが、ＦＦ３０にラッチされ
る。一方、ＦＦ２１のＱ出力は、“Ｈ”レベルに又、反
転Ｑ出力は“Ｌ”レベルになる。この反転Ｑ出力信号の
“Ｌ”レベルが終了信号として３入力ＡＮＤゲート１４
の第１入力に加えられる。この結果、データ生成回路よ
り送られてくるクロックパルスＣＰが上記３入力ＡＮＤ
ゲート１４で禁止される。
とＦＦ２０のＱ出力は“Ｌ”レベルになり、このＦＦ２
０のＱ出力がＦＦ３０のラッチ入力端子に与えられるた
め、初段の最後のデータＤＳが、ＦＦ３０にラッチされ
る。一方、ＦＦ２１のＱ出力は、“Ｈ”レベルに又、反
転Ｑ出力は“Ｌ”レベルになる。この反転Ｑ出力信号の
“Ｌ”レベルが終了信号として３入力ＡＮＤゲート１４
の第１入力に加えられる。この結果、データ生成回路よ
り送られてくるクロックパルスＣＰが上記３入力ＡＮＤ
ゲート１４で禁止される。
【００４７】一方、これと同時に次段ＬＣＤドライバー
７４のフリップフロップ７５のＱ出力が“Ｈ”の為、ク
ロックパルスＣＰは、ＡＮＤゲート７６を介して、ＦＦ
１２のクロック入力端子に伝達されるのでＦＦ１２はク
ロックパルスＣＰの立ち下がり時に、イネーブル信号を
反転した“Ｈ”レベルを読み込みＱ出力より２入力ＯＲ
ゲート１３の第２入力端を通して、３入力ＡＮＤゲート
１４の第２入力端へ伝達する。このＡＮＤゲート１４の
第１入力端も“Ｈ”レベルになっているので、この後、
データ生成回路から送られてくるクロックパルスＣＰ
は、３入力ＡＮＤゲート１４を通ることができ、ＦＦ１
５，１７〜２１のクロック入力端子と、２入力ＡＮＤゲ
ート１６の第２入力端子に送られることになる。
７４のフリップフロップ７５のＱ出力が“Ｈ”の為、ク
ロックパルスＣＰは、ＡＮＤゲート７６を介して、ＦＦ
１２のクロック入力端子に伝達されるのでＦＦ１２はク
ロックパルスＣＰの立ち下がり時に、イネーブル信号を
反転した“Ｈ”レベルを読み込みＱ出力より２入力ＯＲ
ゲート１３の第２入力端を通して、３入力ＡＮＤゲート
１４の第２入力端へ伝達する。このＡＮＤゲート１４の
第１入力端も“Ｈ”レベルになっているので、この後、
データ生成回路から送られてくるクロックパルスＣＰ
は、３入力ＡＮＤゲート１４を通ることができ、ＦＦ１
５，１７〜２１のクロック入力端子と、２入力ＡＮＤゲ
ート１６の第２入力端子に送られることになる。
【００４８】さて、次にデータ生成回路より送られてく
るクロックパルスＣＰが、次段が最初に動作するパルス
であり、このクロックパルスの立ち下がりでＦＦ１５の
Ｑ出力は“Ｈ”→“Ｌ”レベルに反転するとともに、Ｆ
Ｆ１７のＱ出力が“Ｈ”レベルになる。又、この時、２
入力ＡＮＤゲート１６の第１入力はこのクロックパルス
が立ち下がるまで“Ｈ”が入力されているので、この図
１だけクロックパルスＣＰはＡＮＤゲート１６を通って
ＦＦ２６のラッチ入力端子に入力される。
るクロックパルスＣＰが、次段が最初に動作するパルス
であり、このクロックパルスの立ち下がりでＦＦ１５の
Ｑ出力は“Ｈ”→“Ｌ”レベルに反転するとともに、Ｆ
Ｆ１７のＱ出力が“Ｈ”レベルになる。又、この時、２
入力ＡＮＤゲート１６の第１入力はこのクロックパルス
が立ち下がるまで“Ｈ”が入力されているので、この図
１だけクロックパルスＣＰはＡＮＤゲート１６を通って
ＦＦ２６のラッチ入力端子に入力される。
【００４９】ＦＦ２６〜３０のＤ入力端子には、データ
生成回路からシリアルデータＤＳが入力されているの
で、次段ＬＣＤドライバー７４は前記クロックパルスＣ
Ｐの立ち下がりでＦＦ２６はデータＤＳをラッチしてＱ
出力からドライブ回路７へ送る。
生成回路からシリアルデータＤＳが入力されているの
で、次段ＬＣＤドライバー７４は前記クロックパルスＣ
Ｐの立ち下がりでＦＦ２６はデータＤＳをラッチしてＱ
出力からドライブ回路７へ送る。
【００５０】次にクロックパルスＣＰがデータ生成回路
より送られてくると、ＦＦ１７のＱ出力は“Ｌ”レベ
ル、ＦＦ１８のＱ出力は、“Ｈ”レベルになり、このク
ロックＣＰに対応したシリアルデータＤＳがＦＦ２７に
ラッチされる。以後同様に、データ生成回路より送られ
てくるシリアルデータＤＳがクロックパルスＣＰにより
順次ラッチされて行く。
より送られてくると、ＦＦ１７のＱ出力は“Ｌ”レベ
ル、ＦＦ１８のＱ出力は、“Ｈ”レベルになり、このク
ロックＣＰに対応したシリアルデータＤＳがＦＦ２７に
ラッチされる。以後同様に、データ生成回路より送られ
てくるシリアルデータＤＳがクロックパルスＣＰにより
順次ラッチされて行く。
【００５１】そして、次段ＬＣＤドライバー７４に入力
される最後のクロックパルスＣＰの２つ前のクロックパ
ルスＣＰが入力されると、シフトレジスター５における
最終段より２つ手前のＦＦ１９のＱ出力が“Ｈ”レベル
になる。この“Ｈ”レベルにより２入力ＮＯＲ２３，２
２で構成されるＲ−Ｓ・ＦＦがセットされ、この“Ｈ”
レベルがインバーター２４を通して、“Ｌ”レベルとな
り、出力端子Ｔ5 から３段目のＬＣＤドライバーのイネ
ーブル入力端子Ｔ4に送られる。
される最後のクロックパルスＣＰの２つ前のクロックパ
ルスＣＰが入力されると、シフトレジスター５における
最終段より２つ手前のＦＦ１９のＱ出力が“Ｈ”レベル
になる。この“Ｈ”レベルにより２入力ＮＯＲ２３，２
２で構成されるＲ−Ｓ・ＦＦがセットされ、この“Ｈ”
レベルがインバーター２４を通して、“Ｌ”レベルとな
り、出力端子Ｔ5 から３段目のＬＣＤドライバーのイネ
ーブル入力端子Ｔ4に送られる。
【００５２】次のクロックパルスＣＰがデータ生成回路
より送られてくると次段ＬＣＤドライバー７４のＦＦ１
９のＱ出力は“Ｌ”になり、ＦＦ２０のＱ出力は“Ｈ”
になる。
より送られてくると次段ＬＣＤドライバー７４のＦＦ１
９のＱ出力は“Ｌ”になり、ＦＦ２０のＱ出力は“Ｈ”
になる。
【００５３】この時、ＦＦ１９のＱ出力はＦＦ２９のラ
ッチ端子Ｌへ送られ、これに対応するシリアルデータが
ＦＦ２９にラッチされる。
ッチ端子Ｌへ送られ、これに対応するシリアルデータが
ＦＦ２９にラッチされる。
【００５４】次にクロックパルスＣＰがデータ生成回路
より送られてくるとＦＦ２０のＱ出力は“Ｌ”になり、
ＦＦ２１のＱ出力は“Ｈ”，反転Ｑ出力は“Ｌ”にな
る。この時ＦＦ２０のＱ出力はＦＦ３０のラッチ端子Ｌ
へ送られ、これに対応するシリアルデータが、ＦＦ３０
にラッチされる。
より送られてくるとＦＦ２０のＱ出力は“Ｌ”になり、
ＦＦ２１のＱ出力は“Ｈ”，反転Ｑ出力は“Ｌ”にな
る。この時ＦＦ２０のＱ出力はＦＦ３０のラッチ端子Ｌ
へ送られ、これに対応するシリアルデータが、ＦＦ３０
にラッチされる。
【００５５】一方、ＦＦ２１の反転Ｑ出力（“Ｌ”レベ
ル）が、３入力ＡＮＤゲート１４の第１入力端子に与え
られることにより、３入力ＡＮＤゲート１４の出力は
“Ｌ”に固定される。
ル）が、３入力ＡＮＤゲート１４の第１入力端子に与え
られることにより、３入力ＡＮＤゲート１４の出力は
“Ｌ”に固定される。
【００５６】ＦＦ２６〜３０のＱ出力はラッチ付きＬＣ
Ｄドライバー回路７に送られる。
Ｄドライバー回路７に送られる。
【００５７】以後、同様に３段目以後のＬＣＤドライバ
ーにもデータが転送された後データ生成回路より、ラッ
チパルスＬＰが送られてくると、ＬＣＤドライバー回路
７は、各ＬＣＤドライバーのデータラッチ回路１から、
ラッチ付きＬＣＤドライバー回路７に、入力されている
データをラッチして出力端子３２〜３６にパラレルに出
力する。
ーにもデータが転送された後データ生成回路より、ラッ
チパルスＬＰが送られてくると、ＬＣＤドライバー回路
７は、各ＬＣＤドライバーのデータラッチ回路１から、
ラッチ付きＬＣＤドライバー回路７に、入力されている
データをラッチして出力端子３２〜３６にパラレルに出
力する。
【００５８】
【発明が解決しようとする課題】以上説明した様に、従
来の駆動回路ではカスケード接続における低消費電力化
の為、イネーブル信号を用いてデータ生成回路より、転
送されてくるデータをラッチして出力するＩＣのみにク
ロックが入り、他は入力に禁止がかかる様にしているの
である。
来の駆動回路ではカスケード接続における低消費電力化
の為、イネーブル信号を用いてデータ生成回路より、転
送されてくるデータをラッチして出力するＩＣのみにク
ロックが入り、他は入力に禁止がかかる様にしているの
である。
【００５９】これにより、動作時の消費電流がロジック
側の電源を５Ｖ，ＬＣＤドライブ側の電源を４０Ｖとし
た時ＬＣＤを接続しない状態で、又、クロックパルス速
度が、３ＭＨｚ程度で約５ｍＡあり、クロックを受け付
けない状態で、２ｍＡ程度にはなっていた。
側の電源を５Ｖ，ＬＣＤドライブ側の電源を４０Ｖとし
た時ＬＣＤを接続しない状態で、又、クロックパルス速
度が、３ＭＨｚ程度で約５ｍＡあり、クロックを受け付
けない状態で、２ｍＡ程度にはなっていた。
【００６０】又、従来例は１ＢＩＴのデータ転送の場合
を示したがＬＣＤ画面の大型化にともない、４ＢＩＴ，
８ＢＩＴ，１２ＢＩＴ等に増加し、又、データを転送す
るクロックパルスＣＰの周波数も、３ＭＨｚから６ＭＨ
ｚ，８ＭＨｚと増加することになる。
を示したがＬＣＤ画面の大型化にともない、４ＢＩＴ，
８ＢＩＴ，１２ＢＩＴ等に増加し、又、データを転送す
るクロックパルスＣＰの周波数も、３ＭＨｚから６ＭＨ
ｚ，８ＭＨｚと増加することになる。
【００６１】これにともない消費電流も、クロックパル
スの周波数とほぼ比例し５ｍＡ（３ＭＨｚ），１０ｍＡ
（６ＭＨｚ），１３ｍＡ（８ＭＨｚ）、同様にクロック
を受け付けない状態においても２ｍＡ（３ＭＨｚ），４
ｍＡ（６ＭＨｚ），５ｍＡ（８ＭＨｚ）又、データのＢ
ＩＴ数に応じても１３ｍＡ（１ＢＩＴ），１９ｍＡ（４
ＢＩＴ），２７ｍＡ（８ＢＩＴ），３５ｍＡ（１２ＢＩ
Ｔ）、同様にクロックを受け付けない状態でも５ｍＡ
（１ＢＩＴ），１１ｍＡ（４ＢＩＴ），１９ｍＡ（８Ｂ
ＩＴ），２７ｍＡ（１２ＢＩＴ）と増加することにな
る。
スの周波数とほぼ比例し５ｍＡ（３ＭＨｚ），１０ｍＡ
（６ＭＨｚ），１３ｍＡ（８ＭＨｚ）、同様にクロック
を受け付けない状態においても２ｍＡ（３ＭＨｚ），４
ｍＡ（６ＭＨｚ），５ｍＡ（８ＭＨｚ）又、データのＢ
ＩＴ数に応じても１３ｍＡ（１ＢＩＴ），１９ｍＡ（４
ＢＩＴ），２７ｍＡ（８ＢＩＴ），３５ｍＡ（１２ＢＩ
Ｔ）、同様にクロックを受け付けない状態でも５ｍＡ
（１ＢＩＴ），１１ｍＡ（４ＢＩＴ），１９ｍＡ（８Ｂ
ＩＴ），２７ｍＡ（１２ＢＩＴ）と増加することにな
る。
【００６２】これは、大画面のＬＣＤ表示のための駆動
回路における低電力化の課題である。
回路における低電力化の課題である。
【００６３】
【課題を解決するための手段】この発明は、前記課題を
解決するため、駆動データがシリアルに入力されるデー
タ入力端子と、複数のラッチ手段から構成され前記駆動
データを順次ラッチしてパラレルに出力するデータラッ
チ回路と、前記ラッチ手段をラッチ可能状態にするラッ
チ信号をクロックパルス入力端子に入力されるクロック
パルスに応答して前記複数のラッチ手段に順番に出力し
且つ前記複数のラッチ手段へラッチ信号出力の終了に際
して終了信号を出力するシフトレジスターと、前記テー
タ入力端子と前記データラッチ回路との間に前記終了信
号が入力されたとき前記駆動データの前記データラッチ
回路への入力を禁止する第１ゲート回路とを備えてなる
ことを特徴とする駆動回路であって、また、前記クロッ
クパルス入力端子と前記シフトレジスターとの間に前記
終了信号が入力されたとき前記クロックパルスの前記シ
フトレジスターへの入力を禁止する第２ゲート回路を設
けたものである。
解決するため、駆動データがシリアルに入力されるデー
タ入力端子と、複数のラッチ手段から構成され前記駆動
データを順次ラッチしてパラレルに出力するデータラッ
チ回路と、前記ラッチ手段をラッチ可能状態にするラッ
チ信号をクロックパルス入力端子に入力されるクロック
パルスに応答して前記複数のラッチ手段に順番に出力し
且つ前記複数のラッチ手段へラッチ信号出力の終了に際
して終了信号を出力するシフトレジスターと、前記テー
タ入力端子と前記データラッチ回路との間に前記終了信
号が入力されたとき前記駆動データの前記データラッチ
回路への入力を禁止する第１ゲート回路とを備えてなる
ことを特徴とする駆動回路であって、また、前記クロッ
クパルス入力端子と前記シフトレジスターとの間に前記
終了信号が入力されたとき前記クロックパルスの前記シ
フトレジスターへの入力を禁止する第２ゲート回路を設
けたものである。
【００６４】また、さらにカスケード接続時にイネーブ
ル信号を入力するために設けられたイネーブル信号入力
端子と、前記イネーブル信号を次段に接続されている駆
動回路に出力するために設けられたイネーブル信号出力
端子と、前記シフトレジスタから出力される所定の前記
ラッチ信号に応答して前記イネーブル信号を前記イネー
ブル信号出力端に出力するイネーブル信号出力回路とを
備えてなり、前記第２ゲート回路は前記終了信号と共に
前記イネーブル信号にも応答して前記クロックパルスの
前記シフトレジスターへの入力を禁止するようにしたも
のである。
ル信号を入力するために設けられたイネーブル信号入力
端子と、前記イネーブル信号を次段に接続されている駆
動回路に出力するために設けられたイネーブル信号出力
端子と、前記シフトレジスタから出力される所定の前記
ラッチ信号に応答して前記イネーブル信号を前記イネー
ブル信号出力端に出力するイネーブル信号出力回路とを
備えてなり、前記第２ゲート回路は前記終了信号と共に
前記イネーブル信号にも応答して前記クロックパルスの
前記シフトレジスターへの入力を禁止するようにしたも
のである。
【００６５】また、駆動データがシリアルに入力される
データ入力端子と、複数のラッチ手段から構成され前記
駆動データを順次ラッチしてパラレルに出力するデータ
ラッチ回路と、前記ラッチ手段をラッチ可能状態にする
ラッチ信号をクロックパルスに応答して前記複数のラッ
チ手段に出力するシフトレジスターとを具備するドライ
バー回路を複数カスケード接続した駆動回路において、
前記複数のドライバー回路のうち動作する所定のドライ
バー回路に入力されるイネーブル信号のイネーブル信号
入力端子と、このイネーブル信号入力端子に入力される
イネーブル信号に基づいて動作・非動作を判定する判定
回路と、前記データ入力端子と前記データラッチ回路と
の間にこの判定回路からの非動作判定出力に応答して前
記駆動データの前記データラッチ回路への入力を禁止す
るゲート回路とをそれぞれの前記ドライバー回路に設け
たことを特徴とする。
データ入力端子と、複数のラッチ手段から構成され前記
駆動データを順次ラッチしてパラレルに出力するデータ
ラッチ回路と、前記ラッチ手段をラッチ可能状態にする
ラッチ信号をクロックパルスに応答して前記複数のラッ
チ手段に出力するシフトレジスターとを具備するドライ
バー回路を複数カスケード接続した駆動回路において、
前記複数のドライバー回路のうち動作する所定のドライ
バー回路に入力されるイネーブル信号のイネーブル信号
入力端子と、このイネーブル信号入力端子に入力される
イネーブル信号に基づいて動作・非動作を判定する判定
回路と、前記データ入力端子と前記データラッチ回路と
の間にこの判定回路からの非動作判定出力に応答して前
記駆動データの前記データラッチ回路への入力を禁止す
るゲート回路とをそれぞれの前記ドライバー回路に設け
たことを特徴とする。
【００６６】
【作用】以上の様にこの発明によれば、カスケード接続
された複数の駆動回路それぞれにおいて、クロックパル
スＣＰを受け付け状態で、データ入力も受け付け、クロ
ックパルスＣＰの非受け付け状態で、データ入力も非受
け付け状態となるので、動作は正常に行われ、しかも非
動作状態では、データラッチ回路やシフトレジスター等
が非動作状態となり、大幅な消費電流の低減化が可能に
なる。
された複数の駆動回路それぞれにおいて、クロックパル
スＣＰを受け付け状態で、データ入力も受け付け、クロ
ックパルスＣＰの非受け付け状態で、データ入力も非受
け付け状態となるので、動作は正常に行われ、しかも非
動作状態では、データラッチ回路やシフトレジスター等
が非動作状態となり、大幅な消費電流の低減化が可能に
なる。
【００６７】
【実施例】図１は、この発明の実施例を示す回路図であ
り、図２は図１の回路各部の動作波形図であり、以下図
面を用いて説明する。
り、図２は図１の回路各部の動作波形図であり、以下図
面を用いて説明する。
【００６８】なお、図１の回路において、図３と同一の
部分には同一の符号を付して説明を省略する。なお、以
下の説明においてカスケード接続の２段目を次段と称
し、３段目以後の各段を代表し、また、次段ＬＣＤドラ
イバー７４の回路構成は初段ＬＣＤドライバー３７と同
一なので省略する。
部分には同一の符号を付して説明を省略する。なお、以
下の説明においてカスケード接続の２段目を次段と称
し、３段目以後の各段を代表し、また、次段ＬＣＤドラ
イバー７４の回路構成は初段ＬＣＤドライバー３７と同
一なので省略する。
【００６９】図１において、図示しないデータ生成回路
よりシリアルで送られてくるデータＤＳは初段ＬＣＤド
ライバー３７および次段ＬＣＤドライバー７４の入力端
子Ｔ1 に、それぞれ与えられる。又、上記シリアルデー
タＤＳに同期して入力されるクロックパルスＣＰが各段
の入力端子Ｔ2 に与えられるとともに、上記シリアルデ
ータＤＳをラッチするためのラッチパルスＬＰが各段の
入力端子Ｔ3 に与えられる。
よりシリアルで送られてくるデータＤＳは初段ＬＣＤド
ライバー３７および次段ＬＣＤドライバー７４の入力端
子Ｔ1 に、それぞれ与えられる。又、上記シリアルデー
タＤＳに同期して入力されるクロックパルスＣＰが各段
の入力端子Ｔ2 に与えられるとともに、上記シリアルデ
ータＤＳをラッチするためのラッチパルスＬＰが各段の
入力端子Ｔ3 に与えられる。
【００７０】イネーブル信号は、前段のドライバー端子
Ｔ5 から出力され、後段ドラバーの端子Ｔ4 に与えられ
る。なお初段ＬＣＤドライバー３７の場合は前段のドラ
イバーがないのでイネーブル入力端子Ｔ4 は接地
（“Ｌ”レベル接続）される。
Ｔ5 から出力され、後段ドラバーの端子Ｔ4 に与えられ
る。なお初段ＬＣＤドライバー３７の場合は前段のドラ
イバーがないのでイネーブル入力端子Ｔ4 は接地
（“Ｌ”レベル接続）される。
【００７１】入力端子Ｔ1 に与えられるシリアルデータ
ＤＳは、データ入力制御回路５０内の２入力ＡＮＤゲー
トＡ４０の第１入力端子に入力される。ＡＮＤゲートＡ
４０の出力は、データラッチ回路１内の複数のＦＦ２６
〜３０のデータ入力端子に接続される。これらのＦＦ２
６〜３０は、データフリップフロップ（Ｄ−Ｆ／Ｆ）
か、又は、データラッチ（Ｄ−ラッチ）が用いられる。
ＤＳは、データ入力制御回路５０内の２入力ＡＮＤゲー
トＡ４０の第１入力端子に入力される。ＡＮＤゲートＡ
４０の出力は、データラッチ回路１内の複数のＦＦ２６
〜３０のデータ入力端子に接続される。これらのＦＦ２
６〜３０は、データフリップフロップ（Ｄ−Ｆ／Ｆ）
か、又は、データラッチ（Ｄ−ラッチ）が用いられる。
【００７２】一方、入力端子Ｔ3 に与えられたラッチパ
ルスＬＰはバッファーＡ３を介して、初段／次段判定回
路２，カウント回路８，イネーブルラッチ回路４，イネ
ーブル信号出力回路６，シフトレジスター５，ラッチ付
き，ドライブ回路７にそれぞれ供給される。
ルスＬＰはバッファーＡ３を介して、初段／次段判定回
路２，カウント回路８，イネーブルラッチ回路４，イネ
ーブル信号出力回路６，シフトレジスター５，ラッチ付
き，ドライブ回路７にそれぞれ供給される。
【００７３】シフトレジスター５は、ＦＦ１５，１７〜
２１によって構成され、上記ラッチパルスＬＰは、ＦＦ
１５のセット入力端子Ｓに与えられるとともにＦＦ１７
〜２１のリセット入力端子Ｒにも与えられる。
２１によって構成され、上記ラッチパルスＬＰは、ＦＦ
１５のセット入力端子Ｓに与えられるとともにＦＦ１７
〜２１のリセット入力端子Ｒにも与えられる。
【００７４】これらのＦＦ１５，１７〜２１は、前のＦ
Ｆの出力端子Ｑから出力された信号が、次のＦＦのデー
タ入力端子Ｄに与えられるように接続される。なお、初
めのＦＦ１５のデータ入力端子Ｄは、接地（“Ｌ”レベ
ルに接続）されている。
Ｆの出力端子Ｑから出力された信号が、次のＦＦのデー
タ入力端子Ｄに与えられるように接続される。なお、初
めのＦＦ１５のデータ入力端子Ｄは、接地（“Ｌ”レベ
ルに接続）されている。
【００７５】これらＦＦ１５，１６〜２０の出力端子Ｑ
から出力された信号の内ＦＦ１７〜２０のＱ出力がデー
タラッチ回路１を構成するＦＦ２７〜３０のラッチ入力
端子Ｌに与えられる。
から出力された信号の内ＦＦ１７〜２０のＱ出力がデー
タラッチ回路１を構成するＦＦ２７〜３０のラッチ入力
端子Ｌに与えられる。
【００７６】又、シフトレジスター５におけるＦＦ１５
のＱ出力はＡＮＤゲート１６の第１入力端子に接続さ
れ、出力はデータラッチ回路１のＦＦ２６のラッチ端子
Ｌに入力される。
のＱ出力はＡＮＤゲート１６の第１入力端子に接続さ
れ、出力はデータラッチ回路１のＦＦ２６のラッチ端子
Ｌに入力される。
【００７７】又、入力端子Ｔ2 に与えられたクロックパ
ルスＣＰは、バッファーＡ２を介して初段次段判定回路
２，カウンター回路８，クロック制御回路３に供給され
る。
ルスＣＰは、バッファーＡ２を介して初段次段判定回路
２，カウンター回路８，クロック制御回路３に供給され
る。
【００７８】初段次段判定回路２は、ＦＦ９，１０，１
１により構成され、ＦＦ９のデータ入力端子は、Ｖ
DD（“Ｈ”レベル）に接続され、クロック入力端子はラ
ッチパルスＬＰが入力されている。Ｑ出力は、ＦＦ１０
のデータ入力に接続されＦＦ１０のクロック入力端子に
は、クロックパルスＣＰが入力され、リセット入力端子
Ｒには、ラッチパルスＬＰが入力され、Ｑ出力はＦＦ９
のリセット入力端子ＲとＦＦ１１のクロック入力端子に
接続されている。ＦＦ１１のデータ入力端子はイネーブ
ル信号として初段の場合は、Ｔ4 入力端子の“Ｌ”レベ
ルをインバーターＡ４を介して“Ｈ”レベルが入力され
る。次段の場合は、Ｔ4 入力端子の“Ｈ”レベルをイン
バーターＡ４を介して、“Ｌ”レベルが入力される。な
お、ＦＦ１１のＱ出力は初段時“Ｈ”，次段時“Ｌ”と
なるクロック制御信号となる。なお、ＩＣのピンが有る
場合には、この初段次段判定回路をとり、直接入力信号
として“Ｈ”または“Ｌ”を、ＩＣ外部より入力しても
良い。
１により構成され、ＦＦ９のデータ入力端子は、Ｖ
DD（“Ｈ”レベル）に接続され、クロック入力端子はラ
ッチパルスＬＰが入力されている。Ｑ出力は、ＦＦ１０
のデータ入力に接続されＦＦ１０のクロック入力端子に
は、クロックパルスＣＰが入力され、リセット入力端子
Ｒには、ラッチパルスＬＰが入力され、Ｑ出力はＦＦ９
のリセット入力端子ＲとＦＦ１１のクロック入力端子に
接続されている。ＦＦ１１のデータ入力端子はイネーブ
ル信号として初段の場合は、Ｔ4 入力端子の“Ｌ”レベ
ルをインバーターＡ４を介して“Ｈ”レベルが入力され
る。次段の場合は、Ｔ4 入力端子の“Ｈ”レベルをイン
バーターＡ４を介して、“Ｌ”レベルが入力される。な
お、ＦＦ１１のＱ出力は初段時“Ｈ”，次段時“Ｌ”と
なるクロック制御信号となる。なお、ＩＣのピンが有る
場合には、この初段次段判定回路をとり、直接入力信号
として“Ｈ”または“Ｌ”を、ＩＣ外部より入力しても
良い。
【００７９】又、カウンター回路８はＦＦ７５とＡＮＤ
ゲート７６により構成され、ＦＦ７５の反転Ｑ出力端子
はＤ（データ）入力端子に接続されることにより、Ｔ−
フリップフロップ（以後Ｔ−ＦＦと略す）として動作す
る。さらにクロック入力端子には、クロックパルスＣＰ
が入力されて、その後縁で動作する。Ｑ出力端子は、Ａ
ＮＤゲート７６の第１入力端子に接続され第２入力端子
には、クロックパルスＣＰが接続される。ＡＮＤゲート
７６の出力端子はイネーブルラッチ回路４のＦＦ１２の
クロック入力端子には接続される。ＦＦ１２は前記イネ
ーブル信号が入力される。
ゲート７６により構成され、ＦＦ７５の反転Ｑ出力端子
はＤ（データ）入力端子に接続されることにより、Ｔ−
フリップフロップ（以後Ｔ−ＦＦと略す）として動作す
る。さらにクロック入力端子には、クロックパルスＣＰ
が入力されて、その後縁で動作する。Ｑ出力端子は、Ａ
ＮＤゲート７６の第１入力端子に接続され第２入力端子
には、クロックパルスＣＰが接続される。ＡＮＤゲート
７６の出力端子はイネーブルラッチ回路４のＦＦ１２の
クロック入力端子には接続される。ＦＦ１２は前記イネ
ーブル信号が入力される。
【００８０】ＦＦ１１のＱ出力は、クロック制御回路３
のＯＲゲート１３の第１入力端子に、ＦＦ１２のＱ出力
はＯＲゲート１３の第２入力端子に接続され、ＯＲゲー
ト１３の出力はＡＮＤゲートＡ４１の第２入力端子に接
続され、第１入力端子には、前記ＦＦ２１の反転Ｑ出力
が接続され、ＡＮＤゲートＡ４１の出力は、ＡＮＤゲー
トＡ４２の第１入力端子と、前記入力データ制御回路５
０のＡＮＤゲートＡ４０の第２入力端子に接続される。
ＡＮＤゲートＡ４２の第２入力端子には、クロックパル
スＣＰが入力され、出力端子はＦＦ１５〜２１のクロッ
ク入力端子とＡＮＤゲート１６の第２入力端子に接続さ
れる。イネーブル出力回路６は、２入力ＮＯＲ２２，２
３とインバーター２４により構成される。ＮＯＲ２２の
第１入力端子には、ラッチパルスＬＰが入力され第２入
力端子には、ＮＯＲ２３の出力が接続される。ＮＯＲ２
２の出力端子は、ＮＯＲ２３の第１入力端子と、インバ
ーター２４を介して、イネーブル出力端子Ｔ5 へ接続さ
れる。ＮＯＲ２３の第２入力端子には前記ＦＦ１９のＱ
出力端子が接続される。
のＯＲゲート１３の第１入力端子に、ＦＦ１２のＱ出力
はＯＲゲート１３の第２入力端子に接続され、ＯＲゲー
ト１３の出力はＡＮＤゲートＡ４１の第２入力端子に接
続され、第１入力端子には、前記ＦＦ２１の反転Ｑ出力
が接続され、ＡＮＤゲートＡ４１の出力は、ＡＮＤゲー
トＡ４２の第１入力端子と、前記入力データ制御回路５
０のＡＮＤゲートＡ４０の第２入力端子に接続される。
ＡＮＤゲートＡ４２の第２入力端子には、クロックパル
スＣＰが入力され、出力端子はＦＦ１５〜２１のクロッ
ク入力端子とＡＮＤゲート１６の第２入力端子に接続さ
れる。イネーブル出力回路６は、２入力ＮＯＲ２２，２
３とインバーター２４により構成される。ＮＯＲ２２の
第１入力端子には、ラッチパルスＬＰが入力され第２入
力端子には、ＮＯＲ２３の出力が接続される。ＮＯＲ２
２の出力端子は、ＮＯＲ２３の第１入力端子と、インバ
ーター２４を介して、イネーブル出力端子Ｔ5 へ接続さ
れる。ＮＯＲ２３の第２入力端子には前記ＦＦ１９のＱ
出力端子が接続される。
【００８１】ドライブ回路（ラッチ付きドライブ回路）
１のＬ入力端子には、ラッチパルスＬＰが接続され、デ
ータラッチ回路１のＦＦ２６〜３０のＱ出力からの入力
は、ドライブ回路１を介して出力端子３２〜３６へ接続
される。
１のＬ入力端子には、ラッチパルスＬＰが接続され、デ
ータラッチ回路１のＦＦ２６〜３０のＱ出力からの入力
は、ドライブ回路１を介して出力端子３２〜３６へ接続
される。
【００８２】次に、カスケード接続時の動作について図
２の動作波形図を用いて説明する。
２の動作波形図を用いて説明する。
【００８３】データ生成回路より送られてくるシリアル
データ信号ＤＳ，クロックパルスＣＰ，ラッチパルス信
号ＬＰは図２の波形図に示すような波形になっており、
波形は連続している。
データ信号ＤＳ，クロックパルスＣＰ，ラッチパルス信
号ＬＰは図２の波形図に示すような波形になっており、
波形は連続している。
【００８４】まず、初段次段判定回路２は、従来と同様
に、ラッチパルスＬＰが入力された後のクロックパルス
ＣＰの２クロック目の後縁で、イネーブル入力端子の反
転したレベルをＦＦ１１が読み込むことにより実行され
る。
に、ラッチパルスＬＰが入力された後のクロックパルス
ＣＰの２クロック目の後縁で、イネーブル入力端子の反
転したレベルをＦＦ１１が読み込むことにより実行され
る。
【００８５】これにより初段は、“Ｈ”レベルを読み込
んで、ＦＦ１１のＱ出力より出力する。一方、イネーブ
ル信号出力回路６のＮＯＲ２２，２３はＲ−Ｓ・ＦＦを
構成しており、上記ラッチパルスＬＰよりリセットされ
る。この出力信号がインバーター２４を介して、“Ｈ”
レベルとなり次段のイネーブル信号入力となる。よっ
て、次段のＦＦ１１は、インバーターＡ４より反転され
た“Ｌ”レベルを読み込んでＦＦ１１のＱ出力より出力
する。
んで、ＦＦ１１のＱ出力より出力する。一方、イネーブ
ル信号出力回路６のＮＯＲ２２，２３はＲ−Ｓ・ＦＦを
構成しており、上記ラッチパルスＬＰよりリセットされ
る。この出力信号がインバーター２４を介して、“Ｈ”
レベルとなり次段のイネーブル信号入力となる。よっ
て、次段のＦＦ１１は、インバーターＡ４より反転され
た“Ｌ”レベルを読み込んでＦＦ１１のＱ出力より出力
する。
【００８６】これにより、初段は“Ｈ”，次段は“Ｌ”
と判定される。
と判定される。
【００８７】初段の３７においては、ＦＦ１１のＱ出力
が“Ｈ”レベルの為、ＯＲゲート１３の出力は“Ｈ”レ
ベルに固定される。次段７４においてはＦＦ１１のＱ出
力が“Ｌ”レベルの為ＯＲゲート１３の出力は、ＦＦ１
２のＱ出力により、決定される。
が“Ｈ”レベルの為、ＯＲゲート１３の出力は“Ｈ”レ
ベルに固定される。次段７４においてはＦＦ１１のＱ出
力が“Ｌ”レベルの為ＯＲゲート１３の出力は、ＦＦ１
２のＱ出力により、決定される。
【００８８】カウンター回路８はラッチパルスＬＰによ
り初期リセットされ、以後入力されるクロックパルスＣ
Ｐの偶数個目のパルスのみを通過させる様に動作する。
このクロックの後縁でイネーブルラッチ回路４のＦＦ１
２は、初段３７の場合は“Ｈ”を次段７４の場合は
“Ｌ”を読み込んでＯＲゲート１３の第２入力へ、各レ
ベルを出力する。（なお、初段の場合は、イネーブル入
力端子Ｔ4が“Ｌ”レベル固定の為、以後の動作は同一
の為省略する。）よって、次段ＯＲゲート１３の入力は
２つとも“Ｌ”レベルの為出力は“Ｌ”レベルとなり、
次段のＡＮＤゲートＡ４１の出力も“Ｌ”，ＡＮＤゲー
トＡ４２の出力も“Ｌ”，ＡＮＤゲートＡ４０の出力も
“Ｌ”に固定される。
り初期リセットされ、以後入力されるクロックパルスＣ
Ｐの偶数個目のパルスのみを通過させる様に動作する。
このクロックの後縁でイネーブルラッチ回路４のＦＦ１
２は、初段３７の場合は“Ｈ”を次段７４の場合は
“Ｌ”を読み込んでＯＲゲート１３の第２入力へ、各レ
ベルを出力する。（なお、初段の場合は、イネーブル入
力端子Ｔ4が“Ｌ”レベル固定の為、以後の動作は同一
の為省略する。）よって、次段ＯＲゲート１３の入力は
２つとも“Ｌ”レベルの為出力は“Ｌ”レベルとなり、
次段のＡＮＤゲートＡ４１の出力も“Ｌ”，ＡＮＤゲー
トＡ４２の出力も“Ｌ”，ＡＮＤゲートＡ４０の出力も
“Ｌ”に固定される。
【００８９】つまり、次段７４においては、クロックパ
ルスＣＰとデータ入力信号ＤＳに禁止がかかりＡＮＤゲ
ートＡ４０，Ａ４２の出力が“Ｌ”レベルに固定される
為、スタティック状態に保持され、消費電流がシフトレ
ジスター５やデータラッチ回路１，データ入力制御回路
５０，クロック制御回路３においてまったく流れない。
ルスＣＰとデータ入力信号ＤＳに禁止がかかりＡＮＤゲ
ートＡ４０，Ａ４２の出力が“Ｌ”レベルに固定される
為、スタティック状態に保持され、消費電流がシフトレ
ジスター５やデータラッチ回路１，データ入力制御回路
５０，クロック制御回路３においてまったく流れない。
【００９０】一方、初段３７のＡＮＤゲート４１の第２
入力端子は“Ｈ”レベルであり、第１入力端子に接続さ
れるＦＦ２１の反転Ｑは、ラッチパルスＬＰにより初期
セットされ“Ｈ”レベルとなり、ＡＮＤゲート４１の出
力も“Ｈ”レベルとなる。このＡＮＤゲート４１の
“Ｈ”レベルはＡＮＤゲートＡ４０の第２入力端子と、
ＡＮＤゲートＡ４２の第１入力端子に伝達され、各ＡＮ
ＤゲートＡ４０，Ａ４２の入力禁止を解除し、ＡＮＤゲ
ートＡ４０は、第１入力端子に入力されるシリアルデー
タ信号を、ＡＮＤゲートＡ４２の第２入力端子に入力さ
れるクロックパルス信号を、それぞれ出力する。
入力端子は“Ｈ”レベルであり、第１入力端子に接続さ
れるＦＦ２１の反転Ｑは、ラッチパルスＬＰにより初期
セットされ“Ｈ”レベルとなり、ＡＮＤゲート４１の出
力も“Ｈ”レベルとなる。このＡＮＤゲート４１の
“Ｈ”レベルはＡＮＤゲートＡ４０の第２入力端子と、
ＡＮＤゲートＡ４２の第１入力端子に伝達され、各ＡＮ
ＤゲートＡ４０，Ａ４２の入力禁止を解除し、ＡＮＤゲ
ートＡ４０は、第１入力端子に入力されるシリアルデー
タ信号を、ＡＮＤゲートＡ４２の第２入力端子に入力さ
れるクロックパルス信号を、それぞれ出力する。
【００９１】さて、初段３７，次段７４のシフトレジス
ター５のＦＦ１５，１７〜２１の内、ＦＦ１５はラッチ
パルスＬＰにより、セットされＱ出力が“Ｈ”レベル他
のＦＦ１７〜２１はリセットされてＱ出力が“Ｌ”レベ
ルになっている。
ター５のＦＦ１５，１７〜２１の内、ＦＦ１５はラッチ
パルスＬＰにより、セットされＱ出力が“Ｈ”レベル他
のＦＦ１７〜２１はリセットされてＱ出力が“Ｌ”レベ
ルになっている。
【００９２】よって、ＡＮＤゲート１６の第１入力端子
が“Ｈ”レベルとなり禁止が解除され、ＡＮＤゲートＡ
４２の出力パルスを通して、ＦＦ２６のラッチ入力端子
Ｌに伝達する。（ＦＦ２６〜３０がデータラッチを用い
た場合には、この様にＦＦ２６のラッチ入力信号が
“Ｈ”になるのを防ぐため、ＡＮＤゲート１６が必要で
あるがＦＦ２６〜３０がデータフリップフロップを用い
た場合には、クロックのエッジでデータを取り込むの
で、ＡＮＤゲート１６は不要である。）ただし、次段の
場合にはＡＮＤゲートＡ４２の出力が“Ｌ”固定の為、
データラッチ回路へのラッチ信号は禁止されている。
が“Ｈ”レベルとなり禁止が解除され、ＡＮＤゲートＡ
４２の出力パルスを通して、ＦＦ２６のラッチ入力端子
Ｌに伝達する。（ＦＦ２６〜３０がデータラッチを用い
た場合には、この様にＦＦ２６のラッチ入力信号が
“Ｈ”になるのを防ぐため、ＡＮＤゲート１６が必要で
あるがＦＦ２６〜３０がデータフリップフロップを用い
た場合には、クロックのエッジでデータを取り込むの
で、ＡＮＤゲート１６は不要である。）ただし、次段の
場合にはＡＮＤゲートＡ４２の出力が“Ｌ”固定の為、
データラッチ回路へのラッチ信号は禁止されている。
【００９３】初段の場合はＡＮＤゲートＡ４０，Ａ４２
とも禁止が解除されているので、クロックパルスＣＰは
ＡＮＤゲートＡ４２，ＡＮＤゲート１６を通ってＦＦ２
６のラッチ入力端子に伝達される。よって、クロックパ
ルスＣＰに同期して入力されるシリアルデータＤＳもＡ
ＮＤゲートＡ４０を通って、ＦＦ２６〜３０のデータ入
力に入力されているので、初段３７のラッチパルスＬＰ
入力後、初めに入力されるクロックパルスＣＰにより、
ＦＦ２６はシリアルデータＤＳを読み込んで、ドライブ
回路７へ伝送する。又、このクロックパルスの後縁でＦ
Ｆ１５は“Ｌ”を読み込んで、Ｑ出力より出力するの
で、ＡＮＤゲート１６に禁止がかかり、以後ＡＮＤゲー
ト４２から出力されるシフトクロックパルス（クロック
パルスＣＰ）をＦＦ２６へ伝達しない。さらにこのクロ
ックパルス（シフトクロックパルス）の後縁により、Ｆ
Ｆ１７はＤ入力端子の“Ｈ”レベルを読み込んでＱ出力
より出力する。
とも禁止が解除されているので、クロックパルスＣＰは
ＡＮＤゲートＡ４２，ＡＮＤゲート１６を通ってＦＦ２
６のラッチ入力端子に伝達される。よって、クロックパ
ルスＣＰに同期して入力されるシリアルデータＤＳもＡ
ＮＤゲートＡ４０を通って、ＦＦ２６〜３０のデータ入
力に入力されているので、初段３７のラッチパルスＬＰ
入力後、初めに入力されるクロックパルスＣＰにより、
ＦＦ２６はシリアルデータＤＳを読み込んで、ドライブ
回路７へ伝送する。又、このクロックパルスの後縁でＦ
Ｆ１５は“Ｌ”を読み込んで、Ｑ出力より出力するの
で、ＡＮＤゲート１６に禁止がかかり、以後ＡＮＤゲー
ト４２から出力されるシフトクロックパルス（クロック
パルスＣＰ）をＦＦ２６へ伝達しない。さらにこのクロ
ックパルス（シフトクロックパルス）の後縁により、Ｆ
Ｆ１７はＤ入力端子の“Ｈ”レベルを読み込んでＱ出力
より出力する。
【００９４】次に、ラッチパルスＬＰが入力された後、
２番目のクロックパルスＣＰ入力は、同様にＡＮＤゲー
トＡ４２を通ってシフトレジスター５に伝達される。
（以後このＡＮＤゲートＡ４２の出力信号をシフトクロ
ックパルスと言う。）このパルスの後縁で、ＦＦ１７は
“Ｌ”を読み込んで、Ｑ出力を“Ｌ”レベルにし、ＦＦ
１８は“Ｈ”を読み込んで、Ｑ出力を“Ｈ”レベルにす
る。
２番目のクロックパルスＣＰ入力は、同様にＡＮＤゲー
トＡ４２を通ってシフトレジスター５に伝達される。
（以後このＡＮＤゲートＡ４２の出力信号をシフトクロ
ックパルスと言う。）このパルスの後縁で、ＦＦ１７は
“Ｌ”を読み込んで、Ｑ出力を“Ｌ”レベルにし、ＦＦ
１８は“Ｈ”を読み込んで、Ｑ出力を“Ｈ”レベルにす
る。
【００９５】よって、ＦＦ１７のＱ出力の“Ｈ”レベル
が伝達されていたＦＦ２７は、クロックパルスＣＰと同
期して、入力されているシリアルデータＤＳを読み込ん
でＱ出力より、ドライブ回路７へ伝達する。
が伝達されていたＦＦ２７は、クロックパルスＣＰと同
期して、入力されているシリアルデータＤＳを読み込ん
でＱ出力より、ドライブ回路７へ伝達する。
【００９６】以後、同様にラッチパルスＬＰが入力され
た後、３番目のクロックパルスＣＰ入力により、ＦＦ２
８はＦＦ１８のＱ出力信号により、シリアルデータＤＳ
を読み込んでドライブ回路７へ出力する。
た後、３番目のクロックパルスＣＰ入力により、ＦＦ２
８はＦＦ１８のＱ出力信号により、シリアルデータＤＳ
を読み込んでドライブ回路７へ出力する。
【００９７】これらの動作を続けて、初段３７に送るデ
ータの最後から３番目のデータが、ドライブ回路７へ伝
達された時、ＦＦ１９のＱ出力が“Ｈ”レベルとなり、
この信号により、イネーブル信号出力回路６のＲ−Ｓ・
ＦＦはセットされる。このセットされた“Ｈ”レベル
が、インバータ２４を介して“Ｌ”レベルとなって出力
端子Ｔ5 より出力される。
ータの最後から３番目のデータが、ドライブ回路７へ伝
達された時、ＦＦ１９のＱ出力が“Ｈ”レベルとなり、
この信号により、イネーブル信号出力回路６のＲ−Ｓ・
ＦＦはセットされる。このセットされた“Ｈ”レベル
が、インバータ２４を介して“Ｌ”レベルとなって出力
端子Ｔ5 より出力される。
【００９８】Ｔ5 より出力されたイネーブル信号
（“Ｌ”レベル）は次段７４のイネーブル信号入力端子
Ｔ4 に入力されインバーターＡ４を介して、ＦＦ１１，
１２のデータ入力端子に伝達される。この時、ＦＦ１２
のクロック入力端子にパルスが入力されるが、イネーブ
ル信号は初段３７のＡＮＤゲート４２，ＦＦ１９，ＮＯ
Ｒゲート２３，２２，インバーター２４の遅れがあり、
この時の変化を読み込めない。初段３７に送る、最後か
ら２番目のクロックパルスＣＰが入力されると、ＦＦ１
９のＱ出力端子は“Ｌ”レベルになり、ＦＦ２０のＱ出
力端子が“Ｈ”レベルになる。よって、初段３７に送る
最後から２番目のシリアルデータＤＳは、ＦＦ２９に読
み込まれて、ドライブ回路７に伝達される。
（“Ｌ”レベル）は次段７４のイネーブル信号入力端子
Ｔ4 に入力されインバーターＡ４を介して、ＦＦ１１，
１２のデータ入力端子に伝達される。この時、ＦＦ１２
のクロック入力端子にパルスが入力されるが、イネーブ
ル信号は初段３７のＡＮＤゲート４２，ＦＦ１９，ＮＯ
Ｒゲート２３，２２，インバーター２４の遅れがあり、
この時の変化を読み込めない。初段３７に送る、最後か
ら２番目のクロックパルスＣＰが入力されると、ＦＦ１
９のＱ出力端子は“Ｌ”レベルになり、ＦＦ２０のＱ出
力端子が“Ｈ”レベルになる。よって、初段３７に送る
最後から２番目のシリアルデータＤＳは、ＦＦ２９に読
み込まれて、ドライブ回路７に伝達される。
【００９９】次段は、この時、ＡＮＤゲート７６からパ
ルスが出力され無い為、ＦＦ１２は、データ入力端子の
“Ｈ”レベルを読み込まずＡＮＤゲートＡ４１の第２入
力端子は“Ｌ”レベルを保持し、シリアルデータＤＳ入
力と、クロックパルスＣＰ入力に禁止がかかる。
ルスが出力され無い為、ＦＦ１２は、データ入力端子の
“Ｈ”レベルを読み込まずＡＮＤゲートＡ４１の第２入
力端子は“Ｌ”レベルを保持し、シリアルデータＤＳ入
力と、クロックパルスＣＰ入力に禁止がかかる。
【０１００】初段３７に送る、最後のクロックパルスＣ
Ｐが入力されると、（ＦＦ２６〜３０へのラッチパルス
出力の終了に際して）、ＦＦ２０のＱ出力端子が“Ｌ”
レベル、ＦＦ２１のＱ出力端子が“Ｈ”レベル、反転Ｑ
出力端子が“Ｌ”レベルとなる。よって、初段３７に送
る最後のシリアルデータＤＳは、ＦＦ３０に読み込まれ
て、ドライブ回路７に伝達される。そして、ＦＦ２１の
反転Ｑ出力の“Ｌ”レベルが、ＡＮＤゲートＡ４１の第
１入力端子に入力されて、ＡＮＤゲートＡ４１からＡＮ
ＤゲートＡ４０の第２入力端子と、ＡＮＤゲートＡ４２
の第１入力端子へ伝達され、ＡＮＤゲートＡ４０とＡ４
２の出力を“Ｌ”レベルに固定する。
Ｐが入力されると、（ＦＦ２６〜３０へのラッチパルス
出力の終了に際して）、ＦＦ２０のＱ出力端子が“Ｌ”
レベル、ＦＦ２１のＱ出力端子が“Ｈ”レベル、反転Ｑ
出力端子が“Ｌ”レベルとなる。よって、初段３７に送
る最後のシリアルデータＤＳは、ＦＦ３０に読み込まれ
て、ドライブ回路７に伝達される。そして、ＦＦ２１の
反転Ｑ出力の“Ｌ”レベルが、ＡＮＤゲートＡ４１の第
１入力端子に入力されて、ＡＮＤゲートＡ４１からＡＮ
ＤゲートＡ４０の第２入力端子と、ＡＮＤゲートＡ４２
の第１入力端子へ伝達され、ＡＮＤゲートＡ４０とＡ４
２の出力を“Ｌ”レベルに固定する。
【０１０１】つまり、初段３７はデータ生成回路より送
られてくる初段分のデータとり込み入力が終了すると、
直ちにシリアルデータＤＳ入力と、クロックパルスＣＰ
の入力に禁止がかかり、消費電流がシフトレジスター５
やデータラッチ回路１データ入力制御回路５０，クロッ
ク制御回路３において、まったく流れなくなる。
られてくる初段分のデータとり込み入力が終了すると、
直ちにシリアルデータＤＳ入力と、クロックパルスＣＰ
の入力に禁止がかかり、消費電流がシフトレジスター５
やデータラッチ回路１データ入力制御回路５０，クロッ
ク制御回路３において、まったく流れなくなる。
【０１０２】一方次段７４は、初段３７の最後に入力さ
れたクロックパルスＣＰの後縁により、ＦＦ１２はデー
タ入力端子の“Ｈ”レベルを読み込んでＱ出力端子よ
り、ＯＲゲート１３の第２入力端子に出力する。この
“Ｈ”レベルにより、ＯＲゲート１３は出力が“Ｈ”に
なり、ＡＮＤゲートＡ４１の第２入力端子へ出力する。
ＡＮＤゲート４１の第１入力端子はＦＦ２１の反転Ｑ出
力が入力されているが、このレベルはすでにラッチパル
スＬＰにより初期リセットされて“Ｈ”レベルになって
おりＡＮＤゲートＡ４１の出力は“Ｈ”となる。ＡＮＤ
ゲートＡ４１の“Ｈ”レベルはＡＮＤゲートＡ４０の第
２入力端子とＡＮＤゲートＡ４２の第１入力端子に伝達
され、今までのデータ入力とクロックパルスＣＰの入力
禁止を解除する。
れたクロックパルスＣＰの後縁により、ＦＦ１２はデー
タ入力端子の“Ｈ”レベルを読み込んでＱ出力端子よ
り、ＯＲゲート１３の第２入力端子に出力する。この
“Ｈ”レベルにより、ＯＲゲート１３は出力が“Ｈ”に
なり、ＡＮＤゲートＡ４１の第２入力端子へ出力する。
ＡＮＤゲート４１の第１入力端子はＦＦ２１の反転Ｑ出
力が入力されているが、このレベルはすでにラッチパル
スＬＰにより初期リセットされて“Ｈ”レベルになって
おりＡＮＤゲートＡ４１の出力は“Ｈ”となる。ＡＮＤ
ゲートＡ４１の“Ｈ”レベルはＡＮＤゲートＡ４０の第
２入力端子とＡＮＤゲートＡ４２の第１入力端子に伝達
され、今までのデータ入力とクロックパルスＣＰの入力
禁止を解除する。
【０１０３】よって、初段７４に伝送するクロックパル
スＣＰ終了後のクロックパルスＣＰ（次段に入力する初
めのクロックパルス）から（以後次段の第１パルスと言
う。）ＡＮＤゲートＡ４２，ＡＮＤゲート１６を介し
て、ＦＦ２６のラッチ入力端子に伝達され、次段７４に
送る初めのシリアルデータＤＳがＦＦ２６に読み込まれ
て、ドライブ回路７へ伝達される。
スＣＰ終了後のクロックパルスＣＰ（次段に入力する初
めのクロックパルス）から（以後次段の第１パルスと言
う。）ＡＮＤゲートＡ４２，ＡＮＤゲート１６を介し
て、ＦＦ２６のラッチ入力端子に伝達され、次段７４に
送る初めのシリアルデータＤＳがＦＦ２６に読み込まれ
て、ドライブ回路７へ伝達される。
【０１０４】また、次段の第１パルスにより、ＦＦ１５
は“Ｌ”レベルを読み込んでＱ出力は、“Ｌ”レベルに
なり、ＦＦ１７は“Ｈ”レベルを読み込んでＱ出力が
“Ｈ”レベルになる。このように本発明の実施例ではカ
スケード接続において、初段／次段判定回路２、イネー
ブルラッチ回路４がそれぞれのＬＣＤドライバーの動作
・非動作判定回路として機能している。
は“Ｌ”レベルを読み込んでＱ出力は、“Ｌ”レベルに
なり、ＦＦ１７は“Ｈ”レベルを読み込んでＱ出力が
“Ｈ”レベルになる。このように本発明の実施例ではカ
スケード接続において、初段／次段判定回路２、イネー
ブルラッチ回路４がそれぞれのＬＣＤドライバーの動作
・非動作判定回路として機能している。
【０１０５】以後、データ生成回路から送られてくるク
ロックパルスＣＰと、シリアルデータＤＳは次段７４の
内部において初段３７と同様に、ＦＦ２７〜３０に取り
込まれていく。さらに、次段７４に伝達されるシリアル
データの最後から３番目のデータ伝送後、イネーブル出
力回路のＲ−Ｓ・ＦＦはセットされ、インバーター２４
を介して“Ｌ”レベルとなったイネーブル信号が、３段
目のドライブ回路へ、伝達される。
ロックパルスＣＰと、シリアルデータＤＳは次段７４の
内部において初段３７と同様に、ＦＦ２７〜３０に取り
込まれていく。さらに、次段７４に伝達されるシリアル
データの最後から３番目のデータ伝送後、イネーブル出
力回路のＲ−Ｓ・ＦＦはセットされ、インバーター２４
を介して“Ｌ”レベルとなったイネーブル信号が、３段
目のドライブ回路へ、伝達される。
【０１０６】さらに、次段７４の最後のシリアルデータ
伝送後、ＦＦ２１の反転Ｑ出力が“Ｌ”レベルとなっ
て、ＡＮＤゲートＡ４１の出力が“Ｌ”レベルとなり、
この“Ｌ”レベルにより、ＡＮＤゲートＡ４０，Ａ４２
は、出力が“Ｌ”レベルに固定されてシリアルデータＤ
Ｓ入力とクロックパルスＣＰ入力に禁止がかかり、消費
電流が、シフトレジスター５，データラッチ回路１，デ
ータ入力回路５０，クロック制御回路３においてまった
く流れなくなる。
伝送後、ＦＦ２１の反転Ｑ出力が“Ｌ”レベルとなっ
て、ＡＮＤゲートＡ４１の出力が“Ｌ”レベルとなり、
この“Ｌ”レベルにより、ＡＮＤゲートＡ４０，Ａ４２
は、出力が“Ｌ”レベルに固定されてシリアルデータＤ
Ｓ入力とクロックパルスＣＰ入力に禁止がかかり、消費
電流が、シフトレジスター５，データラッチ回路１，デ
ータ入力回路５０，クロック制御回路３においてまった
く流れなくなる。
【０１０７】以後、３段目，４段目……等の次段も同様
に動作し、最後のデータ伝送後、ラッチパルスＬＰが入
力され、全てのドライバー（初段３７，次段７４等）の
ドライブ回路１のラッチ入力端子に、ラッチパルスＬＰ
が入力され、ＦＦ２６〜３０のデータ信号をラッチし、
出力端子３２〜３６へ出力し、一つの周期を終了する。
に動作し、最後のデータ伝送後、ラッチパルスＬＰが入
力され、全てのドライバー（初段３７，次段７４等）の
ドライブ回路１のラッチ入力端子に、ラッチパルスＬＰ
が入力され、ＦＦ２６〜３０のデータ信号をラッチし、
出力端子３２〜３６へ出力し、一つの周期を終了する。
【０１０８】以上説明した様に、この発明の実施例によ
れば選択されて、データ伝送実行中のみ、デーララッチ
回路１とシフトレジスター５が動作し、又、データ入力
制御回路５０とクロックパルス制御回路３の入力禁止が
解除されて正常に動作し、非選択でデータ伝送入力が行
なわれない間はデータラッチ回路１とシフトレジスター
５が停止し、又、データ入力制御回路５０とクロックパ
ルス制御回路３の入力に禁止がかかり、出力が“Ｌ”レ
ベル固定となる。よって、ロッジ側の電源を５Ｖ，ＬＣ
Ｄドライブ側の電源を４０ＶとしＬＣＤ負荷を接続しな
い状態で、クロックパルスの周波数が３ＭＨｚ程度では
消費電流が選択時約５ｍＡあり、非選択時約１ｍＡとな
る。
れば選択されて、データ伝送実行中のみ、デーララッチ
回路１とシフトレジスター５が動作し、又、データ入力
制御回路５０とクロックパルス制御回路３の入力禁止が
解除されて正常に動作し、非選択でデータ伝送入力が行
なわれない間はデータラッチ回路１とシフトレジスター
５が停止し、又、データ入力制御回路５０とクロックパ
ルス制御回路３の入力に禁止がかかり、出力が“Ｌ”レ
ベル固定となる。よって、ロッジ側の電源を５Ｖ，ＬＣ
Ｄドライブ側の電源を４０ＶとしＬＣＤ負荷を接続しな
い状態で、クロックパルスの周波数が３ＭＨｚ程度では
消費電流が選択時約５ｍＡあり、非選択時約１ｍＡとな
る。
【０１０９】もし、従来の駆動回路を用いたＩＣを８個
使用した場合のシステム消費電流は５＋２×７＝１９ｍ
Ａである。これに本発明を使用すると、５＋１×７＝１
２ｍＡとなり、約６３％に低下することがわかる。
使用した場合のシステム消費電流は５＋２×７＝１９ｍ
Ａである。これに本発明を使用すると、５＋１×７＝１
２ｍＡとなり、約６３％に低下することがわかる。
【０１１０】又、図１の駆動回路においてはデータ入力
制御回路５０の構成をＡＮＤゲートＡ４０で構成した場
合を述べたが、ＯＲゲートを使用しても同様の効果が得
られる。この例を図５に示す。
制御回路５０の構成をＡＮＤゲートＡ４０で構成した場
合を述べたが、ＯＲゲートを使用しても同様の効果が得
られる。この例を図５に示す。
【０１１１】図５は、図１のデータ入力制御回路５０と
クロック制御回路３の部分のみを抜粋したものである。
他の部分は図１と同じ為、図を省略している。図５のデ
ータ入力端子Ｔ1 はデータ入力制御回路５０を構成する
ＯＲゲートＡ４４の第１入力端子に接続され、クロック
制御回路３のＡＮＤゲートＡ４１の出力信号はインバー
ター４３を介して、ＯＲゲートＡ４４の第２入力端子に
接続され、ＯＲゲートＡ４４の出力はＦＦ２６〜３０の
データ入力端子へ接続される。図１の動作と異なる点は
選択時、ＡＮＤゲートＡ４２の出力は“Ｈ”レベルであ
り、この“Ｈ”レベルはインバーターＡ４３を介して
“Ｌ”レベルとなり、ＯＲゲートＡ４４の第２入力端子
に接続される。よって、データ入力端子Ｔ1 の信号がＯ
ＲゲートＡ４４を介して、ＦＦ２６〜３０のデータ入力
端子に伝達される。
クロック制御回路３の部分のみを抜粋したものである。
他の部分は図１と同じ為、図を省略している。図５のデ
ータ入力端子Ｔ1 はデータ入力制御回路５０を構成する
ＯＲゲートＡ４４の第１入力端子に接続され、クロック
制御回路３のＡＮＤゲートＡ４１の出力信号はインバー
ター４３を介して、ＯＲゲートＡ４４の第２入力端子に
接続され、ＯＲゲートＡ４４の出力はＦＦ２６〜３０の
データ入力端子へ接続される。図１の動作と異なる点は
選択時、ＡＮＤゲートＡ４２の出力は“Ｈ”レベルであ
り、この“Ｈ”レベルはインバーターＡ４３を介して
“Ｌ”レベルとなり、ＯＲゲートＡ４４の第２入力端子
に接続される。よって、データ入力端子Ｔ1 の信号がＯ
ＲゲートＡ４４を介して、ＦＦ２６〜３０のデータ入力
端子に伝達される。
【０１１２】又、非選択時、ＡＮＤゲートＡ４２の出力
は“Ｌ”レベルであり、この“Ｌ”レベルは、インバー
ターＡ４３を介して“Ｈ”レベルとなり、ＯＲゲートＡ
４４の第２入力端子に接続される、よってデータ入力端
子Ｔ1 の信号によらず、ＯＲゲートＡ４４の出力は
“Ｈ”レベルとなり、ＦＦ２６〜３０のデータ入力端子
に伝達される。
は“Ｌ”レベルであり、この“Ｌ”レベルは、インバー
ターＡ４３を介して“Ｈ”レベルとなり、ＯＲゲートＡ
４４の第２入力端子に接続される、よってデータ入力端
子Ｔ1 の信号によらず、ＯＲゲートＡ４４の出力は
“Ｈ”レベルとなり、ＦＦ２６〜３０のデータ入力端子
に伝達される。
【０１１３】よって、データ入力制御回路５０の非選択
時のレベルが“Ｈ”レベルになるだけで、図１の駆動回
路と同様の結果が得られることは、明白である。
時のレベルが“Ｈ”レベルになるだけで、図１の駆動回
路と同様の結果が得られることは、明白である。
【０１１４】次にデータ生成回路から送られてくるシリ
アルデータが４ＢＩＴの場合を図６に示す。シリアルデ
ータが、８ＢＩＴや１２ＢＩＴ等においても、４ＢＩＴ
と同じ様に、データ入力制御回路内を構成するゲートを
増加変更すればよいので、説明を省略する。
アルデータが４ＢＩＴの場合を図６に示す。シリアルデ
ータが、８ＢＩＴや１２ＢＩＴ等においても、４ＢＩＴ
と同じ様に、データ入力制御回路内を構成するゲートを
増加変更すればよいので、説明を省略する。
【０１１５】図６は、図１のデータ入力制御回路５０，
クロックパルス制御回路３，データラッチ回路１，シフ
トレジスター５の部分のみを抜粋したものである。他の
部分は、図１と同じ為、図を省略している。図６のデー
タ入力端子Ｔ11，Ｔ12，Ｔ13，Ｔ14は、それぞれデータ
入力制御回路５０を構成する２入力ＡＮＤゲートのＡ
401 ，Ａ402 ，Ａ403 ，Ａ404 の第１入力端子に接続さ
れ、クロック制御回路３のＡＮＤゲートＡ４１の出力が
Ａ401 ，Ａ402 ，Ａ403 ，Ａ404 の第２入力端子に接続
される。ＡＮＤゲートＡ401 ，Ａ402 ，Ａ403 ，Ａ404
の出力は、データラッチ回路１の４ＢＩＴデータＦＦ
（以後４ＢＩＴ−ＦＦと略す。）２６ａ〜３０ａのデー
タ入力端子Ｄ０，Ｄ１，Ｄ２，Ｄ３に接続され、４ＢＩ
Ｔ−ＦＦ２６ａ〜３０ａのＱ０，Ｑ１，Ｑ２，Ｑ３出力
端子は、ドライブ回路７へ接続される。４ＢＩＴ−ＦＦ
２６ａのラッチ信号は、シフトレジスター５のＡＮＤゲ
ート１６の出力端子、４ＢＩＴ−ＦＦ２７ａのラッチ信
号は、ＦＦ１７のＱ出力端子，４ＢＩＴ−ＦＦ２９ａの
ラッチ信号は、ＦＦ１９のＱ出力端子，４ＢＩＴ−ＦＦ
３０ａのラッチ信号はＦＦ２０のＱ出力端子がそれぞれ
接続されている。図１の動作と異なる点は、シリアルデ
ータＤＳが、Ｄ０Ｓ，Ｄ１Ｓ，Ｄ２Ｓ，Ｄ３Ｓの４ＢＩ
Ｔになったことにより、データ入力制御回路５０を構成
している２入力ＡＮＤゲートが、入力ＢＩＴ数と同数の
４つに増加し（Ａ401 ，Ａ402 ，Ａ403 ，Ａ404 ）又、
シフトレジスター５により出力されるラッチ信号によ
り、入力データ制御回路の出力信号を読み込むＦＦ２６
〜３０が、１ＢＩＴのデータを読み込む、データラッチ
から４ＢＩＴのデータを読み込むデータラッチとなって
いる点である。
クロックパルス制御回路３，データラッチ回路１，シフ
トレジスター５の部分のみを抜粋したものである。他の
部分は、図１と同じ為、図を省略している。図６のデー
タ入力端子Ｔ11，Ｔ12，Ｔ13，Ｔ14は、それぞれデータ
入力制御回路５０を構成する２入力ＡＮＤゲートのＡ
401 ，Ａ402 ，Ａ403 ，Ａ404 の第１入力端子に接続さ
れ、クロック制御回路３のＡＮＤゲートＡ４１の出力が
Ａ401 ，Ａ402 ，Ａ403 ，Ａ404 の第２入力端子に接続
される。ＡＮＤゲートＡ401 ，Ａ402 ，Ａ403 ，Ａ404
の出力は、データラッチ回路１の４ＢＩＴデータＦＦ
（以後４ＢＩＴ−ＦＦと略す。）２６ａ〜３０ａのデー
タ入力端子Ｄ０，Ｄ１，Ｄ２，Ｄ３に接続され、４ＢＩ
Ｔ−ＦＦ２６ａ〜３０ａのＱ０，Ｑ１，Ｑ２，Ｑ３出力
端子は、ドライブ回路７へ接続される。４ＢＩＴ−ＦＦ
２６ａのラッチ信号は、シフトレジスター５のＡＮＤゲ
ート１６の出力端子、４ＢＩＴ−ＦＦ２７ａのラッチ信
号は、ＦＦ１７のＱ出力端子，４ＢＩＴ−ＦＦ２９ａの
ラッチ信号は、ＦＦ１９のＱ出力端子，４ＢＩＴ−ＦＦ
３０ａのラッチ信号はＦＦ２０のＱ出力端子がそれぞれ
接続されている。図１の動作と異なる点は、シリアルデ
ータＤＳが、Ｄ０Ｓ，Ｄ１Ｓ，Ｄ２Ｓ，Ｄ３Ｓの４ＢＩ
Ｔになったことにより、データ入力制御回路５０を構成
している２入力ＡＮＤゲートが、入力ＢＩＴ数と同数の
４つに増加し（Ａ401 ，Ａ402 ，Ａ403 ，Ａ404 ）又、
シフトレジスター５により出力されるラッチ信号によ
り、入力データ制御回路の出力信号を読み込むＦＦ２６
〜３０が、１ＢＩＴのデータを読み込む、データラッチ
から４ＢＩＴのデータを読み込むデータラッチとなって
いる点である。
【０１１６】これにより図１同じクロックパルスＣＰの
周波数により転送されるデータが４倍になり、１ＢＩＴ
シリアルに比べ４ＢＩＴシリアルでは４倍の面積のＬＣ
Ｄ表示画面を駆動することができる。
周波数により転送されるデータが４倍になり、１ＢＩＴ
シリアルに比べ４ＢＩＴシリアルでは４倍の面積のＬＣ
Ｄ表示画面を駆動することができる。
【０１１７】しかも非選択状態において動作している部
分は、図１の場合と同様の部分のみであり、他は全く動
作しておらず消費電流的には１ＢＩＴ時と全く変化がな
い。
分は、図１の場合と同様の部分のみであり、他は全く動
作しておらず消費電流的には１ＢＩＴ時と全く変化がな
い。
【０１１８】よって、ロジック部を５Ｖ，ＬＣＤドライ
ブ部を４０ＶとしＬＣＤ負荷を接続しない状態で、クロ
ックパルスの周波数が３ＭＨｚでは、選択時約７．２５
ｍＡあり、非選択時約１ｍＡに減少する。（従来は選択
時約７．２５ｍＡ，非選択時約４．２５ｍＡ）もし、従
来の駆動回路を用いたＩＣを８個使用した場合のシステ
ム消費電流は、７．２５＋４．２５×７＝３７ｍＡであ
り、本発明を使用すると、７．２５＋１×７＝１４．２
５ｍＡとなり、約３８．５％に低下することになる。
ブ部を４０ＶとしＬＣＤ負荷を接続しない状態で、クロ
ックパルスの周波数が３ＭＨｚでは、選択時約７．２５
ｍＡあり、非選択時約１ｍＡに減少する。（従来は選択
時約７．２５ｍＡ，非選択時約４．２５ｍＡ）もし、従
来の駆動回路を用いたＩＣを８個使用した場合のシステ
ム消費電流は、７．２５＋４．２５×７＝３７ｍＡであ
り、本発明を使用すると、７．２５＋１×７＝１４．２
５ｍＡとなり、約３８．５％に低下することになる。
【０１１９】同様に８ＢＩＴシリアルデータ，１２ＢＩ
Ｔシリアルデータにおいても低消費電流となり下表の様
になる。
Ｔシリアルデータにおいても低消費電流となり下表の様
になる。
【０１２０】
【表１】
【０１２１】よって、本発明はＬＣＤ等の大画面化に伴
ない、データ転送のクロックパルスＣＰの高速化や、シ
リアルデータの多ＢＩＴ化において、シリアルデータ入
力部にデータ入力制御回路を具備し、クロックパルスを
制御するクロックパルス制御回路とともにデータ入力も
制御し選択時のみデータ入力と、クロックパルス入力の
禁止を解除しデータラッチ回路やシフトレジスターが動
作し非選択時には、クロックパルス入力に禁止をかけ
て、データラッチ回路やシフトレジスターの動作を停止
するばかりでなくデータ入力にも禁止をかけて、内部の
データ配線の論理レベルを固定してデータ入力バッファ
ーの動作消費電流と配線容量や、データラッチ回路の入
力容量の充放電電流をも停止する様にしたので、システ
ム全体の大幅な低消費電流化を行うことができる。
ない、データ転送のクロックパルスＣＰの高速化や、シ
リアルデータの多ＢＩＴ化において、シリアルデータ入
力部にデータ入力制御回路を具備し、クロックパルスを
制御するクロックパルス制御回路とともにデータ入力も
制御し選択時のみデータ入力と、クロックパルス入力の
禁止を解除しデータラッチ回路やシフトレジスターが動
作し非選択時には、クロックパルス入力に禁止をかけ
て、データラッチ回路やシフトレジスターの動作を停止
するばかりでなくデータ入力にも禁止をかけて、内部の
データ配線の論理レベルを固定してデータ入力バッファ
ーの動作消費電流と配線容量や、データラッチ回路の入
力容量の充放電電流をも停止する様にしたので、システ
ム全体の大幅な低消費電流化を行うことができる。
【０１２２】
【発明の効果】以上詳細に説明したようにこの発明によ
れば、シリアルに入力される駆動データと、データラッ
チ回路へのデータのラッチが終了した際シフトレジスタ
ーから出力される終了信号やカスケード接続におけるそ
れぞれのドライバー回路の動作・非動作を判定する判定
回路からの非動作判定出力とを入力とするゲート回路を
設けたので、カスケード接続時における非動作駆動回路
のデータラッチ回路やシフトレジスターの動作をクロッ
クパルスと共に停止することができ、さらにそれら回路
の充放電電流をも停止することができるので、ＬＣＤ等
のシステム全体の大幅な低消費電流化を行うことができ
るのである。
れば、シリアルに入力される駆動データと、データラッ
チ回路へのデータのラッチが終了した際シフトレジスタ
ーから出力される終了信号やカスケード接続におけるそ
れぞれのドライバー回路の動作・非動作を判定する判定
回路からの非動作判定出力とを入力とするゲート回路を
設けたので、カスケード接続時における非動作駆動回路
のデータラッチ回路やシフトレジスターの動作をクロッ
クパルスと共に停止することができ、さらにそれら回路
の充放電電流をも停止することができるので、ＬＣＤ等
のシステム全体の大幅な低消費電流化を行うことができ
るのである。
【図１】本発明の実施例を説明するための駆動回路の構
成図。
成図。
【図２】図１に示した駆動回路各部の動作波形図。
【図３】従来の駆動回路の構成図。
【図４】図３に示した駆動回路各部の動作波形図。
【図５】本発明の第２の実施例を説明するための部分回
路図。
路図。
【図６】本発明の第３の実施例を説明するための部分回
路図。
路図。
１ データラッチ回路 ２ 初段次段判定回路 ３ クロック制御回路 ４ イネーブルラッチ回路 ５ シフトレジスター ６ イネーブル信号出力回路 ７ ラッチ付きドライブ回路 ８ カウント回路 ５０ データ入力制御回路
フロントページの続き (56)参考文献 特開 平３−233492（ＪＰ，Ａ) 特開 昭61−137195（ＪＰ，Ａ) 特開 昭61−50292（ＪＰ，Ａ) 特開 昭63−271298（ＪＰ，Ａ) 特開 昭60−142398（ＪＰ，Ａ) 特開 昭58−85996（ＪＰ，Ａ) 特開 昭61−254998（ＪＰ，Ａ) 特開 平３−56992（ＪＰ，Ａ) 特開 平４−163587（ＪＰ，Ａ) 特開 平４−245291（ＪＰ，Ａ) 実開 昭61−81693（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38
Claims (4)
- 【請求項１】 駆動データがシリアルに入力されるデー
タ入力端子と、複数のラッチ手段から構成され前記駆動
データを順次ラッチしてパラレルに出力するデータラッ
チ回路と、前記ラッチ手段をラッチ可能状態にするラッ
チ信号をクロックパルス入力端子に入力されるクロック
パルスに応答して前記複数のラッチ手段に順番に出力し
且つ前記複数のラッチ手段へのラッチ信号出力の終了に
際して終了信号を出力するシフトレジスターと、前記デ
ータ入力端子と前記データラッチ回路との間に前記終了
信号が入力されたとき前記駆動データの前記データラッ
チ回路への入力を禁止する第１ゲート回路とを備えてな
ることを特徴とする駆動回路。 - 【請求項２】 前記クロックパルス入力端子と前記シフ
トレジスターとの間に前記終了信号が入力されたとき前
記クロックパルスの前記シフトレジスターへの入力を禁
止する第２ゲート回路とを備えてなることを特徴とする
請求項１記載の駆動回路。 - 【請求項３】 カスケード接続時にイネーブル信号を入
力するために設けられたイネーブル信号入力端子と、前
記イネーブル信号を次段に接続されている駆動回路に出
力するために設けられたイネーブル信号出力端子と、前
記シフトレジスターから出力される所定の前記ラッチ信
号に応答して前記イネーブル信号を前記イネーブル信号
出力端子に出力するイネーブル信号出力回路とを備えて
なり、前記第２ゲート回路が前記イネーブル信号に応答
して前記クロックパルスの前記シフトレジスターへの入
力を開始することを特徴とする請求項２記載の駆動回
路。 - 【請求項４】 駆動データがシリアルに入力されるデー
タ入力端子と、複数のラッチ手段から構成され前記駆動
データを順次ラッチしてパラレルに出力するデータラッ
チ回路と、前記ラッチ手段をラッチ可能状態にするラッ
チ信号をクロックパルスに応答して前記複数のラッチ手
段に出力するシフトレジスターとを具備するドライバー
回路を複数カスケード接続した駆動回路において、前記
複数のドライバー回路のうち動作する所定のドライバー
回路に入力されるイネーブル信号のイネーブル信号入力
端子と、このイネーブル信号入力端子に入力されるイネ
ーブル信号に基づいて動作・非動作を判定する判定回路
と、前記データ入力端子と前記データラッチ回路との間
にこの判定回路からの非動作判定出力に応答して前記駆
動データの前記データラッチ回路への入力を禁止するゲ
ート回路とをそれぞれの前記ドライバー回路に設けたこ
とを特徴とする駆動回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067891A JP3029300B2 (ja) | 1991-01-31 | 1991-01-31 | 駆動回路 |
| US07/825,384 US5227790A (en) | 1991-01-31 | 1992-01-24 | Cascaded drive units having low power consumption |
| KR1019920001473A KR0143397B1 (ko) | 1991-01-31 | 1992-01-31 | 구동회로 |
| DE69228011T DE69228011T2 (de) | 1991-01-31 | 1992-01-31 | Kaskadierte Steuerungseinheiten, zum Beispiel für eine Flüssigkristallanzeige |
| EP95117339A EP0701240B1 (en) | 1991-01-31 | 1992-01-31 | Cascaded drive units, for example for a liquid crystal display device |
| DE69218642T DE69218642T2 (de) | 1991-01-31 | 1992-01-31 | Kaskadierte Steuerungseinheiten, zum Beispiel für Flüssigkristallanzeige |
| EP92101643A EP0497378B1 (en) | 1991-01-31 | 1992-01-31 | Cascaded drive units, for example for a liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067891A JP3029300B2 (ja) | 1991-01-31 | 1991-01-31 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245290A JPH04245290A (ja) | 1992-09-01 |
| JP3029300B2 true JP3029300B2 (ja) | 2000-04-04 |
Family
ID=11756921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1067891A Expired - Lifetime JP3029300B2 (ja) | 1991-01-31 | 1991-01-31 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3029300B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100538295B1 (ko) * | 1998-10-13 | 2006-03-07 | 삼성전자주식회사 | 폴리 실리콘 액정표시장치 구동장치 |
-
1991
- 1991-01-31 JP JP1067891A patent/JP3029300B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04245290A (ja) | 1992-09-01 |
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