JPH0463573B2 - - Google Patents
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- JPH0463573B2 JPH0463573B2 JP58087040A JP8704083A JPH0463573B2 JP H0463573 B2 JPH0463573 B2 JP H0463573B2 JP 58087040 A JP58087040 A JP 58087040A JP 8704083 A JP8704083 A JP 8704083A JP H0463573 B2 JPH0463573 B2 JP H0463573B2
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- JP
- Japan
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- output
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- circuit
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- comparison
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- 239000000872 buffer Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路の出力回路に係り、特
に複数個の出力バツフア回路から同時にデータを
出力する出力回路に関する。
に複数個の出力バツフア回路から同時にデータを
出力する出力回路に関する。
この種の従来の集積回路における出力回路は第
１図に示すように構成されている。即ち、１は集
積回路であつて、その内部には複数のフリツプフ
ロツプ（Ｆ／Ｆ）２1〜２ｎからのデータを同時
に外部バス３1〜３ｎへ出力するための複数の出
力バツフア４1〜４ｎを有する。５は上記バス３1
〜３ｎからのデータを入力とする複数の入力バツ
フア６1〜６ｎを有する別の集積回路である。な
お、C1〜Cnは上記バス３1〜３ｎが有する寄生容
量であり、それぞれの値は通常は10PF〜100PF
の大きさである。
１図に示すように構成されている。即ち、１は集
積回路であつて、その内部には複数のフリツプフ
ロツプ（Ｆ／Ｆ）２1〜２ｎからのデータを同時
に外部バス３1〜３ｎへ出力するための複数の出
力バツフア４1〜４ｎを有する。５は上記バス３1
〜３ｎからのデータを入力とする複数の入力バツ
フア６1〜６ｎを有する別の集積回路である。な
お、C1〜Cnは上記バス３1〜３ｎが有する寄生容
量であり、それぞれの値は通常は10PF〜100PF
の大きさである。
ところで、前記出力バツフア４1〜４ｎの出力
レベルの切換えに際しては、寄生容量C1〜Cnの
充放電のために集積回路１の電源線には大きな瞬
時電流が流れる。このとき、上記電源線のインダ
クタンスにより大きな雑音レベルが誘起され、こ
れによつて集積回路１，２における誤動作が生じ
るだけでなく、集積回路１の信頼性が劣化すると
いう問題があつた。
レベルの切換えに際しては、寄生容量C1〜Cnの
充放電のために集積回路１の電源線には大きな瞬
時電流が流れる。このとき、上記電源線のインダ
クタンスにより大きな雑音レベルが誘起され、こ
れによつて集積回路１，２における誤動作が生じ
るだけでなく、集積回路１の信頼性が劣化すると
いう問題があつた。
本発明は上記の事情に鑑みてなされたもので、
出力レベルの切換えに伴つて電源線に発生する雑
音レベルを低減し得る半導体集積回路の出力回路
を提供するものである。
出力レベルの切換えに伴つて電源線に発生する雑
音レベルを低減し得る半導体集積回路の出力回路
を提供するものである。
即ち、本発明は複数ビツトの出力データを同時
に外部へ出力する複数の出力バツフアを有する半
導体集積回路の出力回路において、上記出力バツ
フアそれぞれの出力論理レベルと次に出力すべき
内部バス上の複数ビツトデータそれぞれの論理レ
ベルとを比較し、全ビツトの半分以上のビツトの
レベルが相等しいか相異なるかを判定する比較・
多数決回路と、この比較・多数決回路の判定出力
に応じて前記内部バス上のデータのレベルをその
ままもしくは全て反転させて前記出力バツフアへ
伝えるように制御されるセレクタ回路と、同じく
前記比較・多数決回路の判定出力に応じて前記出
力バツフアからの出力データが正論理であるか負
論理であるかを表わす極性表示信号を出力する極
性表示信号用出力バツフアとを具備し、前記出力
データ用の複数の出力バツフアのうち同時に出力
レベルが切換えられるものの数が常に半数以下に
したことを特徴とするものである。
に外部へ出力する複数の出力バツフアを有する半
導体集積回路の出力回路において、上記出力バツ
フアそれぞれの出力論理レベルと次に出力すべき
内部バス上の複数ビツトデータそれぞれの論理レ
ベルとを比較し、全ビツトの半分以上のビツトの
レベルが相等しいか相異なるかを判定する比較・
多数決回路と、この比較・多数決回路の判定出力
に応じて前記内部バス上のデータのレベルをその
ままもしくは全て反転させて前記出力バツフアへ
伝えるように制御されるセレクタ回路と、同じく
前記比較・多数決回路の判定出力に応じて前記出
力バツフアからの出力データが正論理であるか負
論理であるかを表わす極性表示信号を出力する極
性表示信号用出力バツフアとを具備し、前記出力
データ用の複数の出力バツフアのうち同時に出力
レベルが切換えられるものの数が常に半数以下に
したことを特徴とするものである。
このような出力回路によれば、内部バス上のデ
ータが、出力データおよび極性表示信号データの
組合せにより外部へ出力されるものであり、上記
出力データのうち出力レベルが切換えられるもの
は全ビツトのうち半数以下になるので、出力バツ
フアの負荷寄生容量による充放電電流が低減さ
れ、電源線に流れる瞬時電流が低減される。
ータが、出力データおよび極性表示信号データの
組合せにより外部へ出力されるものであり、上記
出力データのうち出力レベルが切換えられるもの
は全ビツトのうち半数以下になるので、出力バツ
フアの負荷寄生容量による充放電電流が低減さ
れ、電源線に流れる瞬時電流が低減される。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第２図は半導体集積回路の一部を示しており、
２１はクロツク信号線、２２はリセツト信号線で
あり、ｎビツトのレジスタ２３1〜２３ｎはリセ
ツト信号線２２から与えられるリセツト信号Ｒに
よつて“０”出力状態に初期化され、クロツク信
号線２１から出力切換毎に与えられるクロツク信
号CKに同期して入力データを取り込むものであ
る。出力バツフア２４1〜２４ｎは上記レジスタ
２３1〜２３ｎの出力データが入力し、このデー
タを出力ピン２５1〜２５ｎを介して外部バスへ
送り出す。セレクタ回路２６1〜２６ｎは、それ
ぞれ２入力の排他的論理和回路からなり、内部バ
ス２７1〜２７ｎ上の信号をそのままの極性でも
しくは全てを反転して前記レジスタ２３1〜２３
ｎの入力として伝える。比較・多数決回路２８
は、前記レジスタ２３1〜２３ｎのデータと内部
バス２７1〜２７ｎから出力切換毎に入力するデ
ータを対応するビツト毎に比較し、互いに等しい
ものの数よりも相異なるものの数の方が多いとき
に限り判定出力信号Ｊを“１”レベルとして前記
セレクタ回路２６1〜２６ｎを反転モードに設定
するためのものである。２入力の排他的論理和回
路２９は、前記比較・多数決回路２８からの判定
出力信号Ｊと後述するトグル型Ｆ／Ｆ３０からの
極性表示信号Ｐとが入力する。上記トグルＦ／Ｆ
３０は、前記リセツト信号線２２からリセツト信
号Ｒを受けて初期化され、上記排他的論理和回路
２９の出力が入力し、この入力値が“１”レベル
のときにクロツク信号線２１からのクロツク信号
CKを受けることによつて状態が反転する。出力
バツフア３１は上記トグルＦ／Ｆ３０の極性表示
信号Ｐ出力が入力し、このデータを出力ピン３２
を介して前記ｎビツト出力データと共に外部へ送
り出す。
２１はクロツク信号線、２２はリセツト信号線で
あり、ｎビツトのレジスタ２３1〜２３ｎはリセ
ツト信号線２２から与えられるリセツト信号Ｒに
よつて“０”出力状態に初期化され、クロツク信
号線２１から出力切換毎に与えられるクロツク信
号CKに同期して入力データを取り込むものであ
る。出力バツフア２４1〜２４ｎは上記レジスタ
２３1〜２３ｎの出力データが入力し、このデー
タを出力ピン２５1〜２５ｎを介して外部バスへ
送り出す。セレクタ回路２６1〜２６ｎは、それ
ぞれ２入力の排他的論理和回路からなり、内部バ
ス２７1〜２７ｎ上の信号をそのままの極性でも
しくは全てを反転して前記レジスタ２３1〜２３
ｎの入力として伝える。比較・多数決回路２８
は、前記レジスタ２３1〜２３ｎのデータと内部
バス２７1〜２７ｎから出力切換毎に入力するデ
ータを対応するビツト毎に比較し、互いに等しい
ものの数よりも相異なるものの数の方が多いとき
に限り判定出力信号Ｊを“１”レベルとして前記
セレクタ回路２６1〜２６ｎを反転モードに設定
するためのものである。２入力の排他的論理和回
路２９は、前記比較・多数決回路２８からの判定
出力信号Ｊと後述するトグル型Ｆ／Ｆ３０からの
極性表示信号Ｐとが入力する。上記トグルＦ／Ｆ
３０は、前記リセツト信号線２２からリセツト信
号Ｒを受けて初期化され、上記排他的論理和回路
２９の出力が入力し、この入力値が“１”レベル
のときにクロツク信号線２１からのクロツク信号
CKを受けることによつて状態が反転する。出力
バツフア３１は上記トグルＦ／Ｆ３０の極性表示
信号Ｐ出力が入力し、このデータを出力ピン３２
を介して前記ｎビツト出力データと共に外部へ送
り出す。
なお、前記比較・多数決回路２８はたとえば第
３図に示すように構成されている。即ち、２入力
の排他的論理和回路３３1〜３３ｎは、それぞれ
一方の入力として前記内部バス２７1〜２７ｎ上
のデータが導かれ、それぞれ他方の入力として前
記レジスタ２３1〜２３ｎの出力データが導かれ、
それぞれの２入力の論理レベルが等しければそれ
ぞれの出力は“０”となり、それぞれの２入力の
論理レベルが異なればそれぞれの出力は“１”と
なる。また、多数決回路３４は、上記排他的論理
和回路３３1〜３３ｎの各出力が入力し、各入力
のうち“０”レベルの数と“１”レベルの数とを
比較し、“１”の数（つまり、前記排他的論理和
回路３３1〜３３ｎのうち２入力が相異なるもの
の数に対応する）が多いときに限り、“１”を出
力するものである。
３図に示すように構成されている。即ち、２入力
の排他的論理和回路３３1〜３３ｎは、それぞれ
一方の入力として前記内部バス２７1〜２７ｎ上
のデータが導かれ、それぞれ他方の入力として前
記レジスタ２３1〜２３ｎの出力データが導かれ、
それぞれの２入力の論理レベルが等しければそれ
ぞれの出力は“０”となり、それぞれの２入力の
論理レベルが異なればそれぞれの出力は“１”と
なる。また、多数決回路３４は、上記排他的論理
和回路３３1〜３３ｎの各出力が入力し、各入力
のうち“０”レベルの数と“１”レベルの数とを
比較し、“１”の数（つまり、前記排他的論理和
回路３３1〜３３ｎのうち２入力が相異なるもの
の数に対応する）が多いときに限り、“１”を出
力するものである。
次に上記出力回路の動作を説明する。リセツト
信号Ｒにより初期化された状態では、トグルＦ／
Ｆ３０の極性表示信号Ｐ出力は“０”レベル、ｎ
ビツトのレジスタ２３1〜２３ｎの各出力も“０”
レベルである。一方、比較・多数決回路２８は、
上記レジスタ２３1〜２３ｎの出力と内部バス２
７1〜２７ｎ上の入力とを比較して判定出力信号
Ｊを出力する。このとき、内部バス２７1〜２７
ｎ上のデータビツトの過半数が“０”である限
り、判定出力信号Ｊは“０”レベルであり、排他
的論理和回路２９の出力も“０”レベルである。
したがつて、セレクタ回路２６1〜２６ｎは内部
バス２７1〜２７ｎ上のデータをそのままレジス
タ２３1〜２３ｎへ伝え、このｎビツトデータは
クロツク信号CKに同期してレジスタ２３1〜２３
ｎに取り込まれ、さらに出力バツフア２４1〜２
４ｎから外部バスを介して後段の集積回路等へ同
時に送り出される。また、このときトグルＦ／Ｆ
３０は入力が“０”レベルであるから極性表示信
号Ｐ出力は“０”レベルのままであり、この
“０”レベルは正論理を意味するものとして出力
バツフア３１から後段の集積回路等へ送り出され
る。これによつて、後段の集積回路等では極性表
示信号入力が正論理を意味しているのでｎビツト
の入力データをそのままの論理レベルで処理す
る。
信号Ｒにより初期化された状態では、トグルＦ／
Ｆ３０の極性表示信号Ｐ出力は“０”レベル、ｎ
ビツトのレジスタ２３1〜２３ｎの各出力も“０”
レベルである。一方、比較・多数決回路２８は、
上記レジスタ２３1〜２３ｎの出力と内部バス２
７1〜２７ｎ上の入力とを比較して判定出力信号
Ｊを出力する。このとき、内部バス２７1〜２７
ｎ上のデータビツトの過半数が“０”である限
り、判定出力信号Ｊは“０”レベルであり、排他
的論理和回路２９の出力も“０”レベルである。
したがつて、セレクタ回路２６1〜２６ｎは内部
バス２７1〜２７ｎ上のデータをそのままレジス
タ２３1〜２３ｎへ伝え、このｎビツトデータは
クロツク信号CKに同期してレジスタ２３1〜２３
ｎに取り込まれ、さらに出力バツフア２４1〜２
４ｎから外部バスを介して後段の集積回路等へ同
時に送り出される。また、このときトグルＦ／Ｆ
３０は入力が“０”レベルであるから極性表示信
号Ｐ出力は“０”レベルのままであり、この
“０”レベルは正論理を意味するものとして出力
バツフア３１から後段の集積回路等へ送り出され
る。これによつて、後段の集積回路等では極性表
示信号入力が正論理を意味しているのでｎビツト
の入力データをそのままの論理レベルで処理す
る。
これに対して、前記初期化後に初めて内部バス
２７1〜２７ｎ上のデータビツトの過半数が“１”
レベルになると、比較・多数決回路２８の判定出
力信号Ｊは“１”レベルに反転するので、セレク
タ回路２６1〜２６ｎが反転モードに設定される
と共に排他的論理和回路２９の出力は“１”レベ
ルになる。したがつて、セレクタ回路２６1〜２
６ｎは内部バス２７1〜２７ｎ上のデータビツト
を全て反転させてレジスタ２３1〜２３ｎへ伝え、
このｎビツトデータはレジスタ２３1〜２３ｎに
取り込まれたのち出力バツフア２４1〜２４ｎか
ら同時に送り出される。また、このときトグル
Ｆ／Ｆ３０は入力が“１”レベルであるから極性
表示信号Ｐ出力は“１”レベルに反転し、この
“１”レベルは負論理を意味するものとして出力
バツフア３１から送り出される。これによつて、
後段の集積回路等では、極性表示信号入力が負論
理を意味しているのでｎビツトの入力データをそ
の論理レベルを反転させて処理する。
２７1〜２７ｎ上のデータビツトの過半数が“１”
レベルになると、比較・多数決回路２８の判定出
力信号Ｊは“１”レベルに反転するので、セレク
タ回路２６1〜２６ｎが反転モードに設定される
と共に排他的論理和回路２９の出力は“１”レベ
ルになる。したがつて、セレクタ回路２６1〜２
６ｎは内部バス２７1〜２７ｎ上のデータビツト
を全て反転させてレジスタ２３1〜２３ｎへ伝え、
このｎビツトデータはレジスタ２３1〜２３ｎに
取り込まれたのち出力バツフア２４1〜２４ｎか
ら同時に送り出される。また、このときトグル
Ｆ／Ｆ３０は入力が“１”レベルであるから極性
表示信号Ｐ出力は“１”レベルに反転し、この
“１”レベルは負論理を意味するものとして出力
バツフア３１から送り出される。これによつて、
後段の集積回路等では、極性表示信号入力が負論
理を意味しているのでｎビツトの入力データをそ
の論理レベルを反転させて処理する。
こののち、内部バス２７1〜２７ｎ上のデータ
ビツトの過半数が“１”レベルである限り上記動
作状態が続くが、上記データビツトの過半数が再
び“０”レベルになると、前述したように極性表
示信号が“０”レベルになつてｎビツト出力が正
論理を意味するようになる。
ビツトの過半数が“１”レベルである限り上記動
作状態が続くが、上記データビツトの過半数が再
び“０”レベルになると、前述したように極性表
示信号が“０”レベルになつてｎビツト出力が正
論理を意味するようになる。
即ち、上記出力回路によれば、出力切換時に内
部バス２７1〜２７ｎ上のｎビツトデータのうち
論理レベルが反転変化するビツトが過半数以上で
あると判定したときには、上記ｎビツトデータを
反転させて出力バツフア２４1〜２４ｎから出力
すると共に極性表示信号Ｐを出力バツフア３１か
ら出力することにより上記ｎビツトデータ出力が
正論理であるか負論理であるかを表示するもので
ある。したがつて、内部バス２７1〜２７ｎ上の
データを、出力データおよび極性表示信号Ｐの組
合せにより外部へ出力することができ、しかも出
力バツフア２４1〜２４ｎからの出力データのう
ち論理レベルが反転変化するものの数を常に全体
の半分以下にすることができる。これによつて、
出力切換時に出力バツフア２４1〜２４ｎの負荷
となる外部バスでその寄生容量による充放電が行
なわれても、このときの集積回路の電源線に流れ
る瞬時電流を低減できるので、上記電源線に誘起
される雑音レベルを従来に比べて低減し、集積回
路の誤動作を少なくし、その信頼性の向上を図る
ことができる。
部バス２７1〜２７ｎ上のｎビツトデータのうち
論理レベルが反転変化するビツトが過半数以上で
あると判定したときには、上記ｎビツトデータを
反転させて出力バツフア２４1〜２４ｎから出力
すると共に極性表示信号Ｐを出力バツフア３１か
ら出力することにより上記ｎビツトデータ出力が
正論理であるか負論理であるかを表示するもので
ある。したがつて、内部バス２７1〜２７ｎ上の
データを、出力データおよび極性表示信号Ｐの組
合せにより外部へ出力することができ、しかも出
力バツフア２４1〜２４ｎからの出力データのう
ち論理レベルが反転変化するものの数を常に全体
の半分以下にすることができる。これによつて、
出力切換時に出力バツフア２４1〜２４ｎの負荷
となる外部バスでその寄生容量による充放電が行
なわれても、このときの集積回路の電源線に流れ
る瞬時電流を低減できるので、上記電源線に誘起
される雑音レベルを従来に比べて低減し、集積回
路の誤動作を少なくし、その信頼性の向上を図る
ことができる。
ここで、上記瞬時電流の低減効果を具体的に説
明する。いま、たとえばｎビツトデータが全て
“０”を出力している状態のときに内部バス上の
ｎビツトデータが全て“１”に変化した場合を例
にとる。従来の出力回路では、内部バス上のｎビ
ツトデータの論理レベルをそのまま出力するの
で、ｎ個の出力バツフアが外部バスの寄生容量を
充電するために nC（VOH−VOL） の電流が電源から流れ込む。ここで、Ｃは出力バ
ツフア１個当たりの寄生容量の値であり、VOH，
VOLは出力バツフアの出力の高レベル、低レベル
である。これに対して、本発明の出力回路によれ
ば、 Ｃ（VOH−VOL） の充電電流で済む。これは、極性表示信号用の出
力バツフア３１の出力レベルが“０”→“１”に
変化するだけであつてｎ個のデータ用出力バツフ
ア２４1〜２４ｎの出力レベルは変化しないこと
による。
明する。いま、たとえばｎビツトデータが全て
“０”を出力している状態のときに内部バス上の
ｎビツトデータが全て“１”に変化した場合を例
にとる。従来の出力回路では、内部バス上のｎビ
ツトデータの論理レベルをそのまま出力するの
で、ｎ個の出力バツフアが外部バスの寄生容量を
充電するために nC（VOH−VOL） の電流が電源から流れ込む。ここで、Ｃは出力バ
ツフア１個当たりの寄生容量の値であり、VOH，
VOLは出力バツフアの出力の高レベル、低レベル
である。これに対して、本発明の出力回路によれ
ば、 Ｃ（VOH−VOL） の充電電流で済む。これは、極性表示信号用の出
力バツフア３１の出力レベルが“０”→“１”に
変化するだけであつてｎ個のデータ用出力バツフ
ア２４1〜２４ｎの出力レベルは変化しないこと
による。
上述したように本発明の半導体集積回路の出力
回路によれば、出力レベルの切換えに伴つて電源
線に発生する雑音レベルを低減できるので、集積
回路の誤動作を低減でき、その信頼性を高めるこ
とができる。
回路によれば、出力レベルの切換えに伴つて電源
線に発生する雑音レベルを低減できるので、集積
回路の誤動作を低減でき、その信頼性を高めるこ
とができる。
第１図は従来の半導体集積回路の出力回路を示
す構成説明図、第２図は本発明に係る半導体集積
回路の出力回路の一実施例を示す構成説明図、第
３図は第２図の比較・多数決回路を取り出して示
す構成説明図である。 ２４1〜２４ｎ……出力バツフア、２６1〜２６
ｎ……セレクタ回路、２７1〜２７ｎ……内部バ
ス、２８……比較・多数決回路、２９……排他的
論理和回路、３０……トグルＦ／Ｆ、３１……出
力バツフア。
す構成説明図、第２図は本発明に係る半導体集積
回路の出力回路の一実施例を示す構成説明図、第
３図は第２図の比較・多数決回路を取り出して示
す構成説明図である。 ２４1〜２４ｎ……出力バツフア、２６1〜２６
ｎ……セレクタ回路、２７1〜２７ｎ……内部バ
ス、２８……比較・多数決回路、２９……排他的
論理和回路、３０……トグルＦ／Ｆ、３１……出
力バツフア。
Claims (1)
- １ 複数ビツトの出力データを同時に外部へ出力
する複数の出力バツフアと、これらの出力バツフ
アそれぞれの出力論理レベルと次に出力すべき内
部バス上の複数ビツトデータそれぞれの論理レベ
ルとを比較し、全ビツトの半分以上のビツトのレ
ベルが相等しいか相異なるかを判定する比較・多
数決回路と、この比較・多数決回路の判定出力に
応じて前記内部バス上のデータのレベルをそのま
まもしくは全て反転させて前記出力バツフアへ伝
えるように制御されるセレクタ回路と、同じく前
記比較・多数決回路の判定出力に応じて前記出力
バツフアからの出力データが正論理であるか負論
理であるかを表わす極性表示信号を出力する極性
表示信号用出力バツフアとを具備し、前記出力デ
ータ用の複数の出力バツフアのうち同時に出力レ
ベルが切換えられるものの数が常に半数以下であ
ることを特徴とする半導体集積回路の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087040A JPS59212027A (ja) | 1983-05-18 | 1983-05-18 | 半導体集積回路の出力回路 |
| US06/610,668 US4587445A (en) | 1983-05-18 | 1984-05-16 | Data output circuit with means for preventing more than half the output lines from transitioning simultaneously |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087040A JPS59212027A (ja) | 1983-05-18 | 1983-05-18 | 半導体集積回路の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59212027A JPS59212027A (ja) | 1984-11-30 |
| JPH0463573B2 true JPH0463573B2 (ja) | 1992-10-12 |
Family
ID=13903829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58087040A Granted JPS59212027A (ja) | 1983-05-18 | 1983-05-18 | 半導体集積回路の出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4587445A (ja) |
| JP (1) | JPS59212027A (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3523551A1 (de) * | 1985-07-02 | 1987-01-15 | Heidenhain Gmbh Dr Johannes | Verfahren zur synchronisierung von rechtecksignalen |
| JPS62159917A (ja) * | 1986-01-08 | 1987-07-15 | Toshiba Corp | 集積回路におけるインバ−タ回路 |
| JPS62214714A (ja) * | 1986-03-15 | 1987-09-21 | Fujitsu Ltd | ノイズ対策回路を備えたｌｓｉ装置 |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
| US5039885A (en) * | 1986-04-25 | 1991-08-13 | Exel Microelectronics, Inc. | Single function programmable logic array circuit |
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| US4692635A (en) * | 1986-06-26 | 1987-09-08 | National Semiconductor Corp. | Self-timed logic level transition detector |
| US4724340A (en) * | 1986-11-21 | 1988-02-09 | Motorola, Inc. | Output circuit in which induced switching noise is reduced by presetting pairs of output lines to opposite logic states |
| US4785201A (en) * | 1986-12-29 | 1988-11-15 | Integrated Device Technology, Inc. | High speed/high drive CMOS output buffer with inductive bounce suppression |
| JPH083773B2 (ja) * | 1987-02-23 | 1996-01-17 | 株式会社日立製作所 | 大規模半導体論理回路 |
| US4857765A (en) * | 1987-11-17 | 1989-08-15 | International Business Machines Corporation | Noise control in an integrated circuit chip |
| JP2639207B2 (ja) * | 1989-12-08 | 1997-08-06 | 日本電気株式会社 | 出力回路 |
| US5091661A (en) * | 1990-09-24 | 1992-02-25 | Altera Corporation | Methods and apparatus for reducing coupling noise in programmable logic devices |
| US5142167A (en) * | 1991-05-01 | 1992-08-25 | International Business Machines Corporation | Encoding for simultaneous switching output noise reduction |
| US5136185A (en) * | 1991-09-20 | 1992-08-04 | Hewlett-Packard Company | Local tristate control circuit |
| JPH05102831A (ja) * | 1991-10-09 | 1993-04-23 | Mitsubishi Electric Corp | 半導体集積回路の出力回路 |
| US5268597A (en) * | 1992-08-19 | 1993-12-07 | Hyundai Electronics America | Output buffer circuit with noise reduction circuit |
| KR0143578B1 (ko) * | 1995-05-24 | 1998-08-17 | 김주용 | 멀티비트 집적회로의 출력 버퍼 동작 제어 회로 |
| US5572145A (en) * | 1995-09-06 | 1996-11-05 | Sony Corporation | Method for minimizing ground bounce in digital circuits via time domain shifts |
| US5646543A (en) * | 1995-10-12 | 1997-07-08 | Lucent Technologies Inc. | Integrated circuit having reduced inductive noise |
| US5648733A (en) * | 1995-11-01 | 1997-07-15 | Lsi Logic Corporation | Scan compatible 3-state bus control |
| US5974259A (en) * | 1996-09-18 | 1999-10-26 | International Business Machines Corporation | Data processing system and method of operation having input/output drivers with reduced power consumption and noise levels |
| US6243779B1 (en) * | 1996-11-21 | 2001-06-05 | Integrated Device Technology, Inc. | Noise reduction system and method for reducing switching noise in an interface to a large width bus |
| US5874833A (en) * | 1997-02-03 | 1999-02-23 | International Business Machines Corporation | True/complement output bus for reduced simulataneous switching noise |
| US6459331B1 (en) | 1997-09-02 | 2002-10-01 | Kabushiki Kaisha Toshiba | Noise suppression circuit, ASIC, navigation apparatus communication circuit, and communication apparatus having the same |
| US6480548B1 (en) | 1997-11-17 | 2002-11-12 | Silicon Graphics, Inc. | Spacial derivative bus encoder and decoder |
| US6118297A (en) * | 1997-12-23 | 2000-09-12 | Texas Instruments Incorporated | Voting circuit and method |
| JP3157765B2 (ja) * | 1998-01-26 | 2001-04-16 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US6226330B1 (en) | 1998-07-16 | 2001-05-01 | Silicon Graphics, Inc. | Eigen-mode encoding of signals in a data group |
| KR100272171B1 (ko) * | 1998-08-19 | 2000-12-01 | 윤종용 | 저전류 동작 출력 회로 및 입출력 시스템과이를 이용한 데이터입출력 방법 |
| US6775339B1 (en) | 1999-08-27 | 2004-08-10 | Silicon Graphics, Inc. | Circuit design for high-speed digital communication |
| US7031420B1 (en) | 1999-12-30 | 2006-04-18 | Silicon Graphics, Inc. | System and method for adaptively deskewing parallel data signals relative to a clock |
| US6417713B1 (en) | 1999-12-30 | 2002-07-09 | Silicon Graphics, Inc. | Programmable differential delay circuit with fine delay adjustment |
| US6480019B2 (en) * | 2000-05-11 | 2002-11-12 | Goodrich Corporation | Multiple voted logic cell testable by a scan chain and system and method of testing the same |
| US6839856B1 (en) | 2000-07-20 | 2005-01-04 | Silicon Graphics, Inc. | Method and circuit for reliable data capture in the presence of bus-master changeovers |
| US6831924B1 (en) | 2000-07-20 | 2004-12-14 | Silicon Graphics, Inc. | Variable mode bi-directional and uni-directional computer communication system |
| US6703908B1 (en) | 2000-07-20 | 2004-03-09 | Silicon Graphic, Inc. | I/O impedance controller |
| US6779072B1 (en) | 2000-07-20 | 2004-08-17 | Silicon Graphics, Inc. | Method and apparatus for accessing MMR registers distributed across a large asic |
| US7333516B1 (en) | 2000-07-20 | 2008-02-19 | Silicon Graphics, Inc. | Interface for synchronous data transfer between domains clocked at different frequencies |
| US7248635B1 (en) | 2000-07-20 | 2007-07-24 | Silicon Graphics, Inc. | Method and apparatus for communicating computer data from one point to another over a communications medium |
| US6681293B1 (en) | 2000-08-25 | 2004-01-20 | Silicon Graphics, Inc. | Method and cache-coherence system allowing purging of mid-level cache entries without purging lower-level cache entries |
| US20020124199A1 (en) * | 2001-02-16 | 2002-09-05 | Fernando John Susantha | Method and apparatus for transferring multi-source/multi-sink control signals using a differential signaling technique |
| US7089437B2 (en) * | 2001-06-18 | 2006-08-08 | Texas Instruments Incorporated | Apparatus for determining power consumed by a bus of a digital signal processor using counted number of logic state transitions on bus |
| JP2004080553A (ja) * | 2002-08-21 | 2004-03-11 | Nec Corp | データ出力回路及びデータ出力方法 |
| US20040068594A1 (en) * | 2002-10-08 | 2004-04-08 | Anthony Asaro | Method and apparatus for data bus inversion |
| DE102004041729A1 (de) * | 2004-08-28 | 2005-11-03 | Infineon Technologies Ag | Integrierter Baustein mit mehreren Ausgangsanschlüssen und Verfahren zum Ausgeben von Ausgangssignalen |
| US7327167B2 (en) * | 2005-04-28 | 2008-02-05 | Silicon Graphics, Inc. | Anticipatory programmable interface pre-driver |
| JP2009238256A (ja) | 2008-03-25 | 2009-10-15 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3666968A (en) * | 1970-09-04 | 1972-05-30 | Sperry Rand Corp | Low level pulse polarity detector |
| GB1548252A (en) * | 1975-07-02 | 1979-07-11 | Siemens Ag | Diversity data transmission systems |
| US4044312A (en) * | 1976-11-26 | 1977-08-23 | Stromberg-Carlson Corporation | Comparison circuit for removing possibly false signals from a digital bit stream |
| US4398101A (en) * | 1981-01-06 | 1983-08-09 | The United States Of America As Represented By The Department Of Health And Human Services | Four input coincidence detector |
| US4342065A (en) * | 1981-04-10 | 1982-07-27 | Tektronix, Inc. | Protection circuit for a data driver |
| US4475049A (en) * | 1981-05-07 | 1984-10-02 | Smith Robert E | Redundant serial communication circuit |
| JPS5894233A (ja) * | 1981-11-30 | 1983-06-04 | Fujitsu Ltd | Ｔｔｌ論理回路 |
-
1983
- 1983-05-18 JP JP58087040A patent/JPS59212027A/ja active Granted
-
1984
- 1984-05-16 US US06/610,668 patent/US4587445A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4587445A (en) | 1986-05-06 |
| JPS59212027A (ja) | 1984-11-30 |
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