JPH0927742A - 出力回路 - Google Patents
出力回路Info
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- JPH0927742A JPH0927742A JP7175307A JP17530795A JPH0927742A JP H0927742 A JPH0927742 A JP H0927742A JP 7175307 A JP7175307 A JP 7175307A JP 17530795 A JP17530795 A JP 17530795A JP H0927742 A JPH0927742 A JP H0927742A
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Abstract
(57)【要約】
【目的】 出力回路の出力端子に付く負荷容量に蓄えら
れた電荷を再利用することで、消費電力を削減し、負荷
容量の充放電時における電源ラインやアースラインに重
畳されるノイズを低減する。 【構成】 ２つの入力ＡＩＮ，ＢＩＮの逆論理値への遷
移時に、一定期間３ステートバッファ２４，２５をハイ
インピーダンスとすると共に、スイッチ２２をオンとし
て両出力端子ＡＯＵＴ，ＢＯＵＴを短絡して、容量２
１，２３間の電荷を平均化しておく。その後に、３ステ
ートバッファ２４，２５のハイインピーダンスを解除し
て入力ＡＩＮ，ＢＩＮをディレイ回路９，１１を介して
供給する。
れた電荷を再利用することで、消費電力を削減し、負荷
容量の充放電時における電源ラインやアースラインに重
畳されるノイズを低減する。 【構成】 ２つの入力ＡＩＮ，ＢＩＮの逆論理値への遷
移時に、一定期間３ステートバッファ２４，２５をハイ
インピーダンスとすると共に、スイッチ２２をオンとし
て両出力端子ＡＯＵＴ，ＢＯＵＴを短絡して、容量２
１，２３間の電荷を平均化しておく。その後に、３ステ
ートバッファ２４，２５のハイインピーダンスを解除し
て入力ＡＩＮ，ＢＩＮをディレイ回路９，１１を介して
供給する。
Description
【０００１】
【発明の属する技術分野】本発明は出力回路に関し、特
に半導体集積回路化された論理回路の出力回路に関する
ものである。
に半導体集積回路化された論理回路の出力回路に関する
ものである。
【０００２】
【従来の技術】従来のこの種の出力回路は、図８に示す
如く、出力端子ＯＵＴをハイレベル及びローレベルに夫
々ドライブするＰ及びＮチャネルトランジスタ８０，８
１と、出力の許可／禁止を制御する制御信号ＥＮを一入
力とし入力データＩＮを他入力とするナンド回路８３
と、制御信号ＥＮのインバータ８５による反転出力を一
入力とし入力データＩＮを他入力とするノア回路８４と
を有し、ナンド回路８３の出力によりトランジスタ８０
がドライブされ、ノア回路８４の出力によりトランジス
タ８１がドライブされる構成である。尚、８２は出力端
子ＯＵＴに付加する負荷容量を示している。
如く、出力端子ＯＵＴをハイレベル及びローレベルに夫
々ドライブするＰ及びＮチャネルトランジスタ８０，８
１と、出力の許可／禁止を制御する制御信号ＥＮを一入
力とし入力データＩＮを他入力とするナンド回路８３
と、制御信号ＥＮのインバータ８５による反転出力を一
入力とし入力データＩＮを他入力とするノア回路８４と
を有し、ナンド回路８３の出力によりトランジスタ８０
がドライブされ、ノア回路８４の出力によりトランジス
タ８１がドライブされる構成である。尚、８２は出力端
子ＯＵＴに付加する負荷容量を示している。
【０００３】かかる構成において、出力の許可／禁止を
制御する制御信号ＥＮがハイレベルで出力許可を示すと
き、入力信号がＩＮがローからハイレベルへ変化する
と、先ず、Ｎチャンネルトランジスタ８１がオフとな
り、その後Ｐチャンネルトランジスタ８０がオンとなっ
て出力端子ＯＵＴがローからハイレベルへ変化する。こ
のとき、出力端子ＯＵＴに付加された容量８２には、電
荷が電源ＶD からＰチャンネルトランジスタ８０を介し
て充電される。
制御する制御信号ＥＮがハイレベルで出力許可を示すと
き、入力信号がＩＮがローからハイレベルへ変化する
と、先ず、Ｎチャンネルトランジスタ８１がオフとな
り、その後Ｐチャンネルトランジスタ８０がオンとなっ
て出力端子ＯＵＴがローからハイレベルへ変化する。こ
のとき、出力端子ＯＵＴに付加された容量８２には、電
荷が電源ＶD からＰチャンネルトランジスタ８０を介し
て充電される。
【０００４】また同様に、入力信号ＩＮがハイからロー
レベルへ変化すると、先ずＰチャンネルトランジスタ８
０がオフとなり、その後Ｎチャンネルトランジスタ８１
がオンとなって、出力端子ＯＵＴはハイからローレベル
へ変化する。そのとき、出力端子ＯＵＴの容量８２に蓄
えられている電荷はＮチャンネルトランジスタ８１を介
してアースへ流れて放電される。
レベルへ変化すると、先ずＰチャンネルトランジスタ８
０がオフとなり、その後Ｎチャンネルトランジスタ８１
がオンとなって、出力端子ＯＵＴはハイからローレベル
へ変化する。そのとき、出力端子ＯＵＴの容量８２に蓄
えられている電荷はＮチャンネルトランジスタ８１を介
してアースへ流れて放電される。
【０００５】次に、この出力回路のトランジスタ８０，
８１で消費されるエネルギについて考える。図８におい
て、入力信号ＩＮが変化して出力端子ＯＵＴがローから
ハイレベルへ変化する場合は、電荷は電源ＶD からＰチ
ャンネルトランジスタ８０を介して負荷容量８２へ流
れ、この負荷容量８２が完全に充電されるまで流れる。
８１で消費されるエネルギについて考える。図８におい
て、入力信号ＩＮが変化して出力端子ＯＵＴがローから
ハイレベルへ変化する場合は、電荷は電源ＶD からＰチ
ャンネルトランジスタ８０を介して負荷容量８２へ流
れ、この負荷容量８２が完全に充電されるまで流れる。
【０００６】このとき、Ｐチャンネルトランジスタ８０
で消費されるエネルギをＷP とすると、 ＷP ＝（１／２）ＣＶ2 となる。Ｖは電源電圧、Ｃは容量８２の値を夫々示す。
で消費されるエネルギをＷP とすると、 ＷP ＝（１／２）ＣＶ2 となる。Ｖは電源電圧、Ｃは容量８２の値を夫々示す。
【０００７】また、入力信号ＩＮが変化して出力端子Ｏ
ＵＴがハイからローレベルになる場合は、負荷容量８２
に蓄えられた電荷はＮチャンネルトランジスタ８１を介
してアースへ流れ、容量８２が完全に放電されるまで流
れる。
ＵＴがハイからローレベルになる場合は、負荷容量８２
に蓄えられた電荷はＮチャンネルトランジスタ８１を介
してアースへ流れ、容量８２が完全に放電されるまで流
れる。
【０００８】このとき、容量８２に蓄えられたエネルギ
ＷC ｛＝（１／２）ＣＶ2 ｝はＮチャンネルトランジス
タ８１で消費されることになる。
ＷC ｛＝（１／２）ＣＶ2 ｝はＮチャンネルトランジス
タ８１で消費されることになる。
【０００９】
【発明が解決しようとする課題】従来のこの種の出力回
路においては、出力端子ＯＵＴがハイからローレベルー
へ変化するとき、それまで負荷容量８２に蓄えられてい
た電荷がＰチャンネルトランジスタ８１を介してアース
へ流れるために、負荷容量８２に蓄えられたエネルギＷ
C はこのトランジスタ８１により無駄に消費されてしま
うことになる。
路においては、出力端子ＯＵＴがハイからローレベルー
へ変化するとき、それまで負荷容量８２に蓄えられてい
た電荷がＰチャンネルトランジスタ８１を介してアース
へ流れるために、負荷容量８２に蓄えられたエネルギＷ
C はこのトランジスタ８１により無駄に消費されてしま
うことになる。
【００１０】また、負荷容量８２の放電によりアースラ
インへ電流が流れ込むことにより、アースラインにノイ
ズが重畳され、内部回路が誤動作するという問題があ
る。
インへ電流が流れ込むことにより、アースラインにノイ
ズが重畳され、内部回路が誤動作するという問題があ
る。
【００１１】更に、出力端子ＯＵＴに付加された容量８
２は通常数１０ｐＦと大きいために、出力端子ＯＵＴが
ローからハイレベルへ変化するとき、電源ＶD のライン
にも負荷容量の充電のための電流が流れる。従って、同
様に電源ラインにもノイズが重畳されて、内部回路が誤
動作するという問題がある。
２は通常数１０ｐＦと大きいために、出力端子ＯＵＴが
ローからハイレベルへ変化するとき、電源ＶD のライン
にも負荷容量の充電のための電流が流れる。従って、同
様に電源ラインにもノイズが重畳されて、内部回路が誤
動作するという問題がある。
【００１２】そこで、本発明は従来の上記問題点を全て
解決すべくなされたものであって、その目的とするとこ
ろは、負荷容量に蓄積された電荷を有効に再利用するこ
とで、消費電力の削減を図り、電源ラインやアースライ
ンへのノイズの重畳を防止して内部回路の誤動作をなく
すようにした出力回路を提供することにある。
解決すべくなされたものであって、その目的とするとこ
ろは、負荷容量に蓄積された電荷を有効に再利用するこ
とで、消費電力の削減を図り、電源ラインやアースライ
ンへのノイズの重畳を防止して内部回路の誤動作をなく
すようにした出力回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明によれば、第１及
び第２の出力端子と、これ等第１及び第２の出力端子に
夫々対応して設けられ対応出力端子をハイインピーダン
ス状態に設定自在な第１及び第２の３ステートバッファ
手段と、前記第１及び第２の出力端子間の短絡及び解放
を制御するスイッチング素子と、前記第１及び第２の３
ステートバッファへの各入力信号に応答して前記スイッ
チング素子を所定期間オン制御すると共にその期間前記
第１及び第２の３ステートバッファの各出力をハイイン
ピーダンス状態に設定制御する制御手段とを含むことを
特徴とする出力回路が得られる。
び第２の出力端子と、これ等第１及び第２の出力端子に
夫々対応して設けられ対応出力端子をハイインピーダン
ス状態に設定自在な第１及び第２の３ステートバッファ
手段と、前記第１及び第２の出力端子間の短絡及び解放
を制御するスイッチング素子と、前記第１及び第２の３
ステートバッファへの各入力信号に応答して前記スイッ
チング素子を所定期間オン制御すると共にその期間前記
第１及び第２の３ステートバッファの各出力をハイイン
ピーダンス状態に設定制御する制御手段とを含むことを
特徴とする出力回路が得られる。
【００１４】
【発明の実施の形態】本発明の作用は次の如くである。
すなわち、少なくとも２つの３ステートバッファの出力
の間を短絡解放自在なスイッチング素子を、これ等２つ
の３ステートバッファへの入力データが互いに逆値に遷
移するタイミングでオンすると共に、これ等３ステート
バッファをハイインピーダンスとして両出力間を短絡状
態とし、１つの出力における負荷容蓄積電荷を他の出力
における負荷容量へ配分するようにして、蓄積電荷を有
効に再利用するようにしている。
すなわち、少なくとも２つの３ステートバッファの出力
の間を短絡解放自在なスイッチング素子を、これ等２つ
の３ステートバッファへの入力データが互いに逆値に遷
移するタイミングでオンすると共に、これ等３ステート
バッファをハイインピーダンスとして両出力間を短絡状
態とし、１つの出力における負荷容蓄積電荷を他の出力
における負荷容量へ配分するようにして、蓄積電荷を有
効に再利用するようにしている。
【００１５】以下に、図面を使用しつつ本発明の実施例
につき詳述する。図１は本発明の実施例の回路図であ
る。図１において、検出回路１０は２つの入力信号ＡＩ
Ｎ，ＢＩＮからトランジスタ２２をＯＮできるタイミン
グレートを検出し、外部出力端子ＡＯＵＴ，ＢＯＵＴを
ハイインピーダンスにする制御信号１３を生成する回路
である。
につき詳述する。図１は本発明の実施例の回路図であ
る。図１において、検出回路１０は２つの入力信号ＡＩ
Ｎ，ＢＩＮからトランジスタ２２をＯＮできるタイミン
グレートを検出し、外部出力端子ＡＯＵＴ，ＢＯＵＴを
ハイインピーダンスにする制御信号１３を生成する回路
である。
【００１６】ディレイ回路１４は検出回路１０から出力
される制御信号１３から、トランジスタ２２をオンオフ
する制御タイミングを生成するディレイ回路である。デ
ィレイ回路９及び１１は３ステート出力バッファ回路２
４，２５の出力がハイインピダンス状態になる前に、３
ステート出力バッファ入力信号１２，１３が変化するの
を抑制するディレイ回路である。
される制御信号１３から、トランジスタ２２をオンオフ
する制御タイミングを生成するディレイ回路である。デ
ィレイ回路９及び１１は３ステート出力バッファ回路２
４，２５の出力がハイインピダンス状態になる前に、３
ステート出力バッファ入力信号１２，１３が変化するの
を抑制するディレイ回路である。
【００１７】トランジスタ２２は外部出力端子ＡＯＵ
Ｔ，ＢＯＵＴ間を電気的に短絡／開放することができる
Ｎチャンネルトランジスタである。３ステート出力バッ
ファ回路２４は外部出力端子ＡＯＵＴの３ステート出力
バッファ回路であり、３ステート出力バッファ回路２５
は外部出力端子ＢＯＵＴの３ステート出力バッファ回路
である。
Ｔ，ＢＯＵＴ間を電気的に短絡／開放することができる
Ｎチャンネルトランジスタである。３ステート出力バッ
ファ回路２４は外部出力端子ＡＯＵＴの３ステート出力
バッファ回路であり、３ステート出力バッファ回路２５
は外部出力端子ＢＯＵＴの３ステート出力バッファ回路
である。
【００１８】次にこの外部端子出力回路の動作を説明す
る。図２は図１の回路の各部信号のタイミングチャート
である。図２において、３ステート出力バッファ出力許
可信号ＥＮＺは常時ローレベルとする。期間ｔ１で入力
信号ＡＩＮがローからハイレベルへ、ＢＩＮがハイから
ローレベルへ夫々変化すると、検出回路１０でトランジ
スタ２２をオンするタイミングレートをφ２のタイミン
グで検出し、次の期間ｔ２のφ１のタイミングで制御信
号１３をアクティブにする（ハイアクティブ）。
る。図２は図１の回路の各部信号のタイミングチャート
である。図２において、３ステート出力バッファ出力許
可信号ＥＮＺは常時ローレベルとする。期間ｔ１で入力
信号ＡＩＮがローからハイレベルへ、ＢＩＮがハイから
ローレベルへ夫々変化すると、検出回路１０でトランジ
スタ２２をオンするタイミングレートをφ２のタイミン
グで検出し、次の期間ｔ２のφ１のタイミングで制御信
号１３をアクティブにする（ハイアクティブ）。
【００１９】期間ｔ２のφ１のタイミングで制御信号１
３がハイレベルになると、それまで外部出力端子ＡＯＵ
Ｔをドライブしていた３ステート出力バッファ回路２４
は３ステート出力バッファ入力信号１２が変化する（ロ
ーからハイ）よりも早くハイインピーダンス状態にな
る。この変化タイミングの差は、３ステート出力バッフ
ァ入力信号１２の変化を遅らせるディレイ回路９によっ
て制御される。
３がハイレベルになると、それまで外部出力端子ＡＯＵ
Ｔをドライブしていた３ステート出力バッファ回路２４
は３ステート出力バッファ入力信号１２が変化する（ロ
ーからハイ）よりも早くハイインピーダンス状態にな
る。この変化タイミングの差は、３ステート出力バッフ
ァ入力信号１２の変化を遅らせるディレイ回路９によっ
て制御される。
【００２０】また同様に、外部出力端子ＢＯＵＴをドラ
イブしていた３ステート出力バッファ回路２５は３ステ
ート出力バッファ入力信号１５が変化する（ハイからロ
ー）よりも早くハイインピーダンス状態になる。この変
化タイミングの差は、３ステート出力バッファ入力信号
１５の変化を遅らせるディレイ回路１１によって制御さ
れる。
イブしていた３ステート出力バッファ回路２５は３ステ
ート出力バッファ入力信号１５が変化する（ハイからロ
ー）よりも早くハイインピーダンス状態になる。この変
化タイミングの差は、３ステート出力バッファ入力信号
１５の変化を遅らせるディレイ回路１１によって制御さ
れる。
【００２１】また、３ステート出力バッファ回路２４，
２５がハイインピーダンス状態になった後でトランジス
タ２２がオンする。この変化タイミングの差は、制御信
号１３のアクティブ信号を遅らせるディレイ回路１４で
制御される。それまでＰチャンネルトランジスタ１９に
よって、外部出力端子ＢＯＵＴに付く負荷容量２３に充
電されていた電荷は、トランジスタ２２を通りそれまで
Ｎチャンネルトランジスタ１７によって放電され、電荷
の全くなかった外部出力端子ＡＯＵＴに付く負荷容量２
１に移動する。
２５がハイインピーダンス状態になった後でトランジス
タ２２がオンする。この変化タイミングの差は、制御信
号１３のアクティブ信号を遅らせるディレイ回路１４で
制御される。それまでＰチャンネルトランジスタ１９に
よって、外部出力端子ＢＯＵＴに付く負荷容量２３に充
電されていた電荷は、トランジスタ２２を通りそれまで
Ｎチャンネルトランジスタ１７によって放電され、電荷
の全くなかった外部出力端子ＡＯＵＴに付く負荷容量２
１に移動する。
【００２２】検出回路１０によって、制御信号１３はし
ばらくしてローレベルになりトランジスタ２２がオフ
し、その後で３ステート出力バッファ回路２４，２５は
ハイインピーダンス状態からドライブ許可状態になる。
このタイミングの差はディレイ回路１４によって制御さ
れる。外部出力端子ＡＯＵＴはＰチャンネルトランジス
タ１６がオンし、ハイレベルとなる。同様に、外部出力
端子ＢＯＵＴもＮチャンネルトランジスタ２０がオン
し、ローレベルとなる。
ばらくしてローレベルになりトランジスタ２２がオフ
し、その後で３ステート出力バッファ回路２４，２５は
ハイインピーダンス状態からドライブ許可状態になる。
このタイミングの差はディレイ回路１４によって制御さ
れる。外部出力端子ＡＯＵＴはＰチャンネルトランジス
タ１６がオンし、ハイレベルとなる。同様に、外部出力
端子ＢＯＵＴもＮチャンネルトランジスタ２０がオン
し、ローレベルとなる。
【００２３】次に検出回路１０について図３，４を用い
て説明する。図４は図３の回路の動作を示すタイミング
チャートである。はじめに、図３の回路構成について述
べる。ＥＸＯＲ（エクスクルーシブオア）回路５５は入
力信号５及び６から、ＡＩＮ入力信号が変化したことを
検出する回路であり、ＥＸＯＲ回路５６は入力信号５及
び７から、ＡＩＮ入力信号及びＢＩＮ入力信号が互いに
逆値であることを検出する回路である。またＥＸＯＲ回
路５７は入力信号７及び８から、ＢＩＮ入力信号が変化
したことを検出する回路である。
て説明する。図４は図３の回路の動作を示すタイミング
チャートである。はじめに、図３の回路構成について述
べる。ＥＸＯＲ（エクスクルーシブオア）回路５５は入
力信号５及び６から、ＡＩＮ入力信号が変化したことを
検出する回路であり、ＥＸＯＲ回路５６は入力信号５及
び７から、ＡＩＮ入力信号及びＢＩＮ入力信号が互いに
逆値であることを検出する回路である。またＥＸＯＲ回
路５７は入力信号７及び８から、ＢＩＮ入力信号が変化
したことを検出する回路である。
【００２４】ＮＡＮＤ（ナンド）回路５８はＥＸＯＲ回
路５５及び５６及び５７の出力から、ＡＩＮ入力信号と
ＢＩＮ入力信号が共に変化し、かつＡＩＮ入力信号とＢ
ＩＮ入力信号は互いに逆値であることを検出する回路で
あり、ＮＡＮＤ回路５９は、ＮＡＮＤ回路５８の出力を
ラッチ回路６７においてφ２のタイミングでラッチした
信号６４を、φ１のタイミングに同期した信号６５を出
力する。
路５５及び５６及び５７の出力から、ＡＩＮ入力信号と
ＢＩＮ入力信号が共に変化し、かつＡＩＮ入力信号とＢ
ＩＮ入力信号は互いに逆値であることを検出する回路で
あり、ＮＡＮＤ回路５９は、ＮＡＮＤ回路５８の出力を
ラッチ回路６７においてφ２のタイミングでラッチした
信号６４を、φ１のタイミングに同期した信号６５を出
力する。
【００２５】ディレイ回路２６は信号６５を遅らせ、Ｎ
ＯＲ（ノア）回路６０に入力することによって制御信号
１３のハイレベル出力期間を制御するディレイ回路であ
る。ＮＯＲ回路６０は信号６５とディレイ回路２６の出
力を入力とし、制御信号１３を出力する回路である。
尚、ラッチ回路６７はインバータ３個とトランスファゲ
ート１個とからなる。
ＯＲ（ノア）回路６０に入力することによって制御信号
１３のハイレベル出力期間を制御するディレイ回路であ
る。ＮＯＲ回路６０は信号６５とディレイ回路２６の出
力を入力とし、制御信号１３を出力する回路である。
尚、ラッチ回路６７はインバータ３個とトランスファゲ
ート１個とからなる。
【００２６】次に、図３の動作を図４のタイミングチャ
ートで説明する。ＡＩＮ入力が期間ｔ１に、φ１の立ち
上がりに同期してローからハイレベルへ変化すると、信
号５がφ２に同期して変化し、信号６は信号５の半クロ
ック遅れのφ１に同期して変化する。この時、信号５が
φ２に同期して変化した時から、信号６がφ１に同期し
て変化するまで、ＥＸＯＲ回路５５はハイレベルとなり
ＡＩＮ入力が変化（ローからハイ）したことを検出す
る。
ートで説明する。ＡＩＮ入力が期間ｔ１に、φ１の立ち
上がりに同期してローからハイレベルへ変化すると、信
号５がφ２に同期して変化し、信号６は信号５の半クロ
ック遅れのφ１に同期して変化する。この時、信号５が
φ２に同期して変化した時から、信号６がφ１に同期し
て変化するまで、ＥＸＯＲ回路５５はハイレベルとなり
ＡＩＮ入力が変化（ローからハイ）したことを検出す
る。
【００２７】また、同様にＢＩＮ入力が期間ｔ１に、φ
１の立ち上がりに同期してハイからローレベルへ変化す
ると、信号７がφ２に同期して変化し、信号８は信号７
の半クロック遅れのφ１に同期して変化する。この時、
信号７がφ２に同期して変化した時から、信号８がφ１
に同期して変化するまでＥＸＯＲ回路５７はハイレベル
となりＢＩＮ入力が変化（ハイからロー）したことを検
出する。
１の立ち上がりに同期してハイからローレベルへ変化す
ると、信号７がφ２に同期して変化し、信号８は信号７
の半クロック遅れのφ１に同期して変化する。この時、
信号７がφ２に同期して変化した時から、信号８がφ１
に同期して変化するまでＥＸＯＲ回路５７はハイレベル
となりＢＩＮ入力が変化（ハイからロー）したことを検
出する。
【００２８】また、ＥＸＯＲ回路５６は、信号５，信号
７を入力とすることにより、ＡＩＮ入力とＢＩＮ入力信
号が互いに逆値であるときにのみ出力信号をハイレベル
とする。ＮＡＮＤ回路５８は、出力信号６１，６２，６
３が全てハイレベルの時ローレベルとなる。つまり、Ｎ
ＡＮＤ回路５８はＡＩＮ入力信号とＢＩＮ入力信号が共
に変化し、かつＡＩＮ入力信号とＢＩＮ入力信号は夫々
逆値であることを検出する。
７を入力とすることにより、ＡＩＮ入力とＢＩＮ入力信
号が互いに逆値であるときにのみ出力信号をハイレベル
とする。ＮＡＮＤ回路５８は、出力信号６１，６２，６
３が全てハイレベルの時ローレベルとなる。つまり、Ｎ
ＡＮＤ回路５８はＡＩＮ入力信号とＢＩＮ入力信号が共
に変化し、かつＡＩＮ入力信号とＢＩＮ入力信号は夫々
逆値であることを検出する。
【００２９】ＮＡＮＤ回路５８の出力信号をφ２でラッ
チされた信号６４は、ＮＡＮＤ回路５９に入力される。
ＮＡＮＤ回路５９の出力信号は信号６４とφ１がハイレ
ベルの時のみローレベルとなり、ＮＯＲ回路６０とディ
レイ回路２６に入力される。ＮＡＮＤ回路５９の出力信
号６５がハイからローレベルへ変化した時、制御信号１
３はローからハイレベルへ変化しディレイ回路２６のデ
ィレイの期間分ハイレベルを出力する。
チされた信号６４は、ＮＡＮＤ回路５９に入力される。
ＮＡＮＤ回路５９の出力信号は信号６４とφ１がハイレ
ベルの時のみローレベルとなり、ＮＯＲ回路６０とディ
レイ回路２６に入力される。ＮＡＮＤ回路５９の出力信
号６５がハイからローレベルへ変化した時、制御信号１
３はローからハイレベルへ変化しディレイ回路２６のデ
ィレイの期間分ハイレベルを出力する。
【００３０】次に、この回路で削減できる消費電力につ
いて説明する。図２の期間ｔ１において、外部出力端子
ＡＯＵＴはローレベル、外部出力端子ＢＯＵＴはハイレ
ベル状態になっており、外部出力端子ＡＯＵＴに付く負
荷容量２１の電荷はなくエネルギーは０である。また、
外部出力端子ＢＯＵＴに付く負荷容量２３は充電され負
荷容量２３に蓄えられたエネルギーは（１／２）ＣB Ｖ
2 である。尚、ＣB は外部出力端子ＢＯＵＴに付く負荷
容量の容量値である。
いて説明する。図２の期間ｔ１において、外部出力端子
ＡＯＵＴはローレベル、外部出力端子ＢＯＵＴはハイレ
ベル状態になっており、外部出力端子ＡＯＵＴに付く負
荷容量２１の電荷はなくエネルギーは０である。また、
外部出力端子ＢＯＵＴに付く負荷容量２３は充電され負
荷容量２３に蓄えられたエネルギーは（１／２）ＣB Ｖ
2 である。尚、ＣB は外部出力端子ＢＯＵＴに付く負荷
容量の容量値である。
【００３１】期間ｔ２において、制御信号１３がオンし
トランジスタ２２がオンすると、外部出力端子ＢＯＵＴ
に付く負荷容量２３に蓄えられた電荷は、トランジスタ
２２を通り外部出力端子ＡＯＵＴに付く負荷容量２１へ
流れ、平衡状態になるまで流れる。
トランジスタ２２がオンすると、外部出力端子ＢＯＵＴ
に付く負荷容量２３に蓄えられた電荷は、トランジスタ
２２を通り外部出力端子ＡＯＵＴに付く負荷容量２１へ
流れ、平衡状態になるまで流れる。
【００３２】この時、トランジスタ２２で消費されるエ
ネルギーＷR は、トランジスタ２２のオン抵抗をＲ，ト
ランジスタ２２の両端の電圧をＶR ，負荷容量２１に対
する電圧をＶA ，負荷容量２３に対する電圧をＶB ，ま
た負荷容量２１の容量をＣA，負荷容量２３に蓄えられ
た電荷量をＱとし、式を簡略にするために負荷容量２１
及び負荷容量２３が同じ容量値（ＣA ＝ＣB ＝Ｃ）であ
ると仮定すると、図５のモデル図及び以下の式で表され
る。
ネルギーＷR は、トランジスタ２２のオン抵抗をＲ，ト
ランジスタ２２の両端の電圧をＶR ，負荷容量２１に対
する電圧をＶA ，負荷容量２３に対する電圧をＶB ，ま
た負荷容量２１の容量をＣA，負荷容量２３に蓄えられ
た電荷量をＱとし、式を簡略にするために負荷容量２１
及び負荷容量２３が同じ容量値（ＣA ＝ＣB ＝Ｃ）であ
ると仮定すると、図５のモデル図及び以下の式で表され
る。
【００３３】図５から判る様に、 ＶA ＝｛Ｑ／（ＣA ＋ＣB ）｝｛１−ｅ-(CA+CB)t/CACBR ｝ ＶB ＝｛Ｑ／（ＣA ＋ＣB ）｝｛１＋（ＣA ／ＣB ）ｅ-(CA+CB)t/CACBR ｝ ＶR ＝ＶB −ＶA ＝（Ｑ／Ｃ）ｅ-2t/CR ＷR ＝∫（１／Ｒ）｛（Ｑ2 ／Ｃ2 ）ｅ-4t/CR｝＝Ｑ2 ／４Ｃ ＝（１／４）ＣＶ2 となる。尚、∫は０〜∞の積分を意味する。
【００３４】上記式から、図６に示すように期間ｔ１の
負荷容量２３に蓄えられていたエネルギーは（１／２）
ＣＶ2 なので、その半分がトランジスタ２２で消費され
ることになる。また、負荷容量２１と負荷容量２３に夫
々Ｑ／２の電荷つまり、（１／８）ＣＶ2 のエネルギー
が残っていることになる。
負荷容量２３に蓄えられていたエネルギーは（１／２）
ＣＶ2 なので、その半分がトランジスタ２２で消費され
ることになる。また、負荷容量２１と負荷容量２３に夫
々Ｑ／２の電荷つまり、（１／８）ＣＶ2 のエネルギー
が残っていることになる。
【００３５】以上のことから、外部出力端子ＢＯＵＴが
ハイからローレベルへ変化する場合、負荷容量２３に充
電されていた電荷をそのままアースラインへ流すのでは
なく、ローからハイレベルへ変化する外部出力端子ＡＯ
ＵＴへ電荷を供給することによって、負荷容量２３に蓄
積されていた電荷の半分をアースラインへ流さずに済む
ので、アースラインへ流れる電荷の量が減り、外部出力
端子ＢＯＵＴをローレベルへドライブ時のアースライン
のノイズが減少する。
ハイからローレベルへ変化する場合、負荷容量２３に充
電されていた電荷をそのままアースラインへ流すのでは
なく、ローからハイレベルへ変化する外部出力端子ＡＯ
ＵＴへ電荷を供給することによって、負荷容量２３に蓄
積されていた電荷の半分をアースラインへ流さずに済む
ので、アースラインへ流れる電荷の量が減り、外部出力
端子ＢＯＵＴをローレベルへドライブ時のアースライン
のノイズが減少する。
【００３６】また、外部出力端子ＡＯＵＴがローからハ
イレベルへ変化する場合、電源ラインより電荷を供給さ
れる前に、外部出力端子ＢＯＵＴの負荷容量２３の電荷
の半分を供給されているため、電源ラインからＱ／２の
電荷つまり、（１／８）ＣＶ2 のエネルギーを供給する
必要がなく、低消費電力を実現できると共に負荷容量２
１への電荷の移動量が減るので外部出力端子ＡＯＵＴを
ハイレベルにドライブ時の電源ラインのノイズが減少す
る。
イレベルへ変化する場合、電源ラインより電荷を供給さ
れる前に、外部出力端子ＢＯＵＴの負荷容量２３の電荷
の半分を供給されているため、電源ラインからＱ／２の
電荷つまり、（１／８）ＣＶ2 のエネルギーを供給する
必要がなく、低消費電力を実現できると共に負荷容量２
１への電荷の移動量が減るので外部出力端子ＡＯＵＴを
ハイレベルにドライブ時の電源ラインのノイズが減少す
る。
【００３７】図７は本発明の第２の実施例のブロック図
であり、３つの出力の場合であって、その出力先が内部
バスである場合の例である。図において、図１と同等部
分は同一符号により示されており、ＡＩＮ入力に対応す
る出力は内部バスＡであり、ＢＩＮ入力及びＣＩＮ入力
に夫々対応する出力は内部バスＢ，Ｃとなっている。各
内部バスＡ〜Ｃには夫々負荷容量２１，２３，２１−１
が夫々付加されている。
であり、３つの出力の場合であって、その出力先が内部
バスである場合の例である。図において、図１と同等部
分は同一符号により示されており、ＡＩＮ入力に対応す
る出力は内部バスＡであり、ＢＩＮ入力及びＣＩＮ入力
に夫々対応する出力は内部バスＢ，Ｃとなっている。各
内部バスＡ〜Ｃには夫々負荷容量２１，２３，２１−１
が夫々付加されている。
【００３８】ＡＩＮ入力〜内部バスＡとＢＩＮ入力〜内
部バスＢとの間は、図１と同一の回路構成となってい
る。また、ＢＩＮ入力〜内部バスＢとＣＩＮ入力〜内部
バスＣとの間も図１と同一構成であり、検出回路１０−
１、ラッチ回路３，４，１−１，２−１、ディレイ回路
１１，１４−１，９−１、３ステートバッファ２４−
１，２５、スイッチングトランジスタ２２−１で示され
ている。
部バスＢとの間は、図１と同一の回路構成となってい
る。また、ＢＩＮ入力〜内部バスＢとＣＩＮ入力〜内部
バスＣとの間も図１と同一構成であり、検出回路１０−
１、ラッチ回路３，４，１−１，２−１、ディレイ回路
１１，１４−１，９−１、３ステートバッファ２４−
１，２５、スイッチングトランジスタ２２−１で示され
ている。
【００３９】更に、ＣＩＮ入力〜内部バスＣとＡＩＮ入
力〜内部バスＡとの間も図１と同一構成であり、検出回
路１０，１０−２、ラッチ回路１，２，１−１，２−
１、ディレイ回路９，９−１，１４−２、３ステートバ
ッファ２４，２４−１で示されている。
力〜内部バスＡとの間も図１と同一構成であり、検出回
路１０，１０−２、ラッチ回路１，２，１−１，２−
１、ディレイ回路９，９−１，１４−２、３ステートバ
ッファ２４，２４−１で示されている。
【００４０】この例からも判る通り、複数の出力端子で
組み合わせて使用することで、より効率良くエネルギー
を分配することができる。更に、出力先が外部出力端子
のみならず内部バスライン等の比較的負荷容量の大きい
所にも使用することができる。
組み合わせて使用することで、より効率良くエネルギー
を分配することができる。更に、出力先が外部出力端子
のみならず内部バスライン等の比較的負荷容量の大きい
所にも使用することができる。
【００４１】
【発明の効果】以上の説明で明らかな如く、本発明の出
力回路によれば、出力端子がローからハイレベルへ変化
する場合、従来、電源ラインより電荷を供給されていた
が、他の出力端子でハイからローレベルへ変化する出力
端子に付く負荷容量に蓄えられている電荷から、電源ラ
インよりも早くその電荷の半分を供給してもらうこと
で、電源ラインから負荷容量を充電する電荷が半分で済
む。そのため、充電されるべきエネルギー（１／２）Ｃ
Ｖ2 の１／４が供給されるので、（１／８）ＣＶ2のエ
ネルギーが削減され低消費電力を実現できる。
力回路によれば、出力端子がローからハイレベルへ変化
する場合、従来、電源ラインより電荷を供給されていた
が、他の出力端子でハイからローレベルへ変化する出力
端子に付く負荷容量に蓄えられている電荷から、電源ラ
インよりも早くその電荷の半分を供給してもらうこと
で、電源ラインから負荷容量を充電する電荷が半分で済
む。そのため、充電されるべきエネルギー（１／２）Ｃ
Ｖ2 の１／４が供給されるので、（１／８）ＣＶ2のエ
ネルギーが削減され低消費電力を実現できる。
【００４２】更に、充電時の電荷の量も減るので、電源
ラインのノイズが減少でき、また、出力端子がハイから
ローレベルへ変化する場合、従来、負荷容量に充電され
ていた電荷をそのままアースラインに流していたが、他
の出力端子でローからハイレベルへ変化する出力端子に
付く負荷容量にその電荷の半分をアースラインよりも早
く供給するので、アースラインへ流す電荷が半分で済
み、アースラインのノイズが減少できる。
ラインのノイズが減少でき、また、出力端子がハイから
ローレベルへ変化する場合、従来、負荷容量に充電され
ていた電荷をそのままアースラインに流していたが、他
の出力端子でローからハイレベルへ変化する出力端子に
付く負荷容量にその電荷の半分をアースラインよりも早
く供給するので、アースラインへ流す電荷が半分で済
み、アースラインのノイズが減少できる。
【図１】本発明の実施例の回路図である。
【図２】図１の回路の動作を示す各部タイミングチャー
トである。
トである。
【図３】図１の検出回路１０の例を示す回路図である。
【図４】図３の回路の動作を示す各部タイミングチャー
トである。
トである。
【図５】図１の回路の外部出力端子のモデル図である。
【図６】本発明の実施例のエネルギ遷移のモデル図であ
る。
る。
【図７】本発明の他の実施例のブロック図である。
【図８】従来の出力回路の例を示す回路図である。
１〜４ ラッチ回路 ９，１１，１４ ディレイ回路 １０ 検出回路 ２１，２３ 負荷容量 ２２ トランジスタ ２４，２５ ３ステート出力バッファ回路
Claims (4)
- 【請求項１】 第１及び第２の出力端子と、これ等第１
及び第２の出力端子に夫々対応して設けられ対応出力端
子をハイインピーダンス状態に設定自在な第１及び第２
の３ステートバッファ手段と、前記第１及び第２の出力
端子間の短絡及び解放を制御するスイッチング素子と、
前記第１及び第２の３ステートバッファへの各入力信号
に応答して前記スイッチング素子を所定期間オン制御す
ると共にその期間前記第１及び第２の３ステートバッフ
ァの各出力をハイインピーダンス状態に設定制御する制
御手段とを含むことを特徴とする出力回路。 - 【請求項２】 前記制御手段は、前記第１及び第２の３
ステートバッファへの各入力信号が互いに逆論理値へ遷
移するタイミングに応答して前記スイッチング素子を所
定期間オン制御する制御信号を生成する手段と、前記第
１及び第２の３ステートバッファへの各入力信号が互い
に逆論理値へ遷移するタイミングに応答して前記第１及
び第２の３ステートバッファの各出力をハイインピーダ
ンス状態に設定制御する制御信号を生成する手段とを有
することを特徴とする請求項１記載の出力回路。 - 【請求項３】 前記制御手段は、更に前記各入力信号の
前記第１及び第２の３ステートバッファへの供給を前記
スイッチング素子のオン期間遅延制御する手段を有する
ことを特徴とする請求項２記載の出力回路。 - 【請求項４】 前記第１及び第２の出力端子は夫々デー
タバスラインに接続されていることを特徴とする請求項
１〜３いずれか記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175307A JP2937814B2 (ja) | 1995-07-12 | 1995-07-12 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175307A JP2937814B2 (ja) | 1995-07-12 | 1995-07-12 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927742A true JPH0927742A (ja) | 1997-01-28 |
| JP2937814B2 JP2937814B2 (ja) | 1999-08-23 |
Family
ID=15993813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7175307A Expired - Lifetime JP2937814B2 (ja) | 1995-07-12 | 1995-07-12 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937814B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10316579A1 (de) * | 2003-04-10 | 2004-11-04 | Infineon Technologies Ag | Treiberschaltung mit einer Mehrzahl von Treibern zum parallelen Treiben von Signalen |
| DE102004047664A1 (de) * | 2004-09-30 | 2006-04-13 | Infineon Technologies Ag | Schaltung und Verfahren zum Erzeugen eines Ausgangssignals |
| JP2009071792A (ja) * | 2007-09-13 | 2009-04-02 | United Memories Inc | 集積回路装置の短絡電荷共有技術 |
| DE102009019654B3 (de) * | 2009-04-30 | 2010-06-17 | Texas Instruments Deutschland Gmbh | Durch ein selbstvorgespanntes Gate gesteuerter Schalter |
| JP2013046080A (ja) * | 2011-08-22 | 2013-03-04 | Keio Gijuku | 小振幅差動パルス送信回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02216910A (ja) * | 1989-02-17 | 1990-08-29 | Fujitsu Ltd | バッファ回路 |
-
1995
- 1995-07-12 JP JP7175307A patent/JP2937814B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02216910A (ja) * | 1989-02-17 | 1990-08-29 | Fujitsu Ltd | バッファ回路 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10316579A1 (de) * | 2003-04-10 | 2004-11-04 | Infineon Technologies Ag | Treiberschaltung mit einer Mehrzahl von Treibern zum parallelen Treiben von Signalen |
| DE10316579B4 (de) * | 2003-04-10 | 2005-04-28 | Infineon Technologies Ag | Treiberschaltung mit einer Mehrzahl von Treibern zum parallelen Treiben von Signalen |
| US6956404B2 (en) | 2003-04-10 | 2005-10-18 | Infineon Technologies, Ag | Driver circuit having a plurality of drivers for driving signals in parallel |
| DE102004047664A1 (de) * | 2004-09-30 | 2006-04-13 | Infineon Technologies Ag | Schaltung und Verfahren zum Erzeugen eines Ausgangssignals |
| US7298174B2 (en) | 2004-09-30 | 2007-11-20 | Infineon Technologies Ag | Circuit and method for generating an output signal |
| DE102004047664B4 (de) * | 2004-09-30 | 2013-02-07 | Qimonda Ag | Schaltung und Verfahren zum Erzeugen eines Ausgangssignals |
| JP2009071792A (ja) * | 2007-09-13 | 2009-04-02 | United Memories Inc | 集積回路装置の短絡電荷共有技術 |
| DE102009019654B3 (de) * | 2009-04-30 | 2010-06-17 | Texas Instruments Deutschland Gmbh | Durch ein selbstvorgespanntes Gate gesteuerter Schalter |
| US8373495B2 (en) | 2009-04-30 | 2013-02-12 | Texas Instruments Deutschland Gmbh | Self biased gate controlled switch |
| JP2013046080A (ja) * | 2011-08-22 | 2013-03-04 | Keio Gijuku | 小振幅差動パルス送信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2937814B2 (ja) | 1999-08-23 |
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