JP2004328064A - クロック回路 - Google Patents
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Abstract
【課題】クロックバッファのスイッチング動作時に外部電源に向かって発生するノイズの低減を図ること。
【解決手段】クロックバッファＢ１にＬレベルを出力させる期間ではトランジスタＰ１を導通状態に制御して外部電源ＶＤＤとクロックバッファＢ１とを接続する。この期間では、容量素子Ｃ２に充電が行われる。クロックバッファＢ１は、容量素子を補助電源としてＬレベルを出力する。一方、クロックバッファＢ１にＨレベルを出力させる期間ではトランジスタＰ１を非導通状態に制御して外部電源ＶＤＤとクロックバッファＢ１との接続経路を断つ。この期間では容量素子Ｃ２の充電電荷で定まる電圧がクロックバッファに供給される。クロックバッファＢ１は、容量素子Ｃ２を補助電源としてＨレベルを出力する。
【選択図】 図１
【解決手段】クロックバッファＢ１にＬレベルを出力させる期間ではトランジスタＰ１を導通状態に制御して外部電源ＶＤＤとクロックバッファＢ１とを接続する。この期間では、容量素子Ｃ２に充電が行われる。クロックバッファＢ１は、容量素子を補助電源としてＬレベルを出力する。一方、クロックバッファＢ１にＨレベルを出力させる期間ではトランジスタＰ１を非導通状態に制御して外部電源ＶＤＤとクロックバッファＢ１との接続経路を断つ。この期間では容量素子Ｃ２の充電電荷で定まる電圧がクロックバッファに供給される。クロックバッファＢ１は、容量素子Ｃ２を補助電源としてＨレベルを出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、論理回路の動作基準を与えるクロックを生成するクロック回路に関するものである。
【０００２】
【従来の技術】
論理回路の動作基準を与えるクロックを生成するクロック回路では、各論理回路に対して十分に速いスルーレートを確保するため、ドライブ能力の高いクロックバッファを用いて源クロックを各論理回路に供給するように構成される。このとき、クロックバッファの出力ライン上に存在する負荷容量では、クロックバッファのスイッチング動作に応じて充放電が繰り返される。その結果、この種のクロック回路では、クロックバッファのスイッチング動作時に電源ラインに与えるノイズが大きくなる。そのため、従来では、例えば特許文献１，２に開示されているように、クロックバッファのスイッチング動作により発生する電源ノイズの低減策が講じられている。
【０００３】
すなわち、特許文献１では、クロック信号を利用して同期動作される複数個の順序回路を有する半導体集積回路であって、第１のクロック信号を伝達する第１の伝達線路と、第２のクロック信号を伝達する第２の伝達線路と、前記第１及び第２の伝達線路の要所に配置された複数のクロック制御回路とを含み、夫々のクロック制御回路は、前記第２のクロック信号を入力して第３のクロック信号を前記順序回路に供給すると共に第２のクロック信号に対して第３のクロック信号の位相を可変可能な位相可変回路と、前記第１のクロック信号に対して前記第３のクロック信号の位相差を検出して前記第３のクロック信号の位相第１のクロック信号の位相に対して一定とするように前記位相可変回路の状態を決定する制御信号を生成する位相差検出回路とを有し、前記夫々の位相差検出回路に前記制御信号を生成させる動作を指示する制御回路が設けられている半導体集積回路が開示されている。
【０００４】
また、特許文献２では、共通の電源端子を介して電源が供給される出力回路と内部回路とを有する半導体集積回路において、前記出力回路に近い側に電源のインピーダンスを低下させるための素子を接続するための端子を設けた半導体集積回路が開示されている。
【０００５】
【特許文献１】
特開２０００−８１９２４号公報（０００４、０００７、図１）
【特許文献２】
特開平１１−２３４１１２号公報（０００９〜００１０、図２）
【０００６】
【発明が解決しようとする課題】
しかしながら、クロックバッファの出力ライン上に存在する負荷容量では、クロックバッファのスイッチング動作に応じて充放電を繰り返すが、その充放電の電力は、クロックバッファの動作電源である外部電源から直接供給されるので、クロックバッファのスイッチング動作による電流変化は、外部電源においても発生している。
【０００７】
そして、クロックバッファは、対象となる論理回路の全体にクロックを供給するので、その出力ライン上に存在する負荷容量も増大する。つまり、クロックバッファのスイッチング動作時の充放電電流も大きくなる。集積回路の回路規模が増大している今日では、一層その傾向が強くなる。しかし、上記特許文献１，２に開示された技術では、外部電源に向かって発生するノイズは考慮されていない。したがって、新たな観点によるノイズ低減策が必要である。
【０００８】
この発明は、上記に鑑みてなされたもので、クロックバッファのスイッチング動作時に外部電源に向かって発生するノイズの低減が図れるクロック回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるクロック回路は、生成したクロックをクロックバッファを用いて各論理回路に供給するクロック回路において、一方の信号電極が前記クロックバッファの外部電源に接続され、他方の信号電極が前記クロックバッファの電源入力端子に接続されるトランジスタと、前記トランジスタの他方の信号電極と前記クロックバッファの電源入力端子との接続ラインと接地との間に設けられる容量素子と、前記クロックバッファに高レベルを出力させる期間内前記トランジスタを非導通状態に設定させ、低レベルを出力させる期間内前記トランジスタを導通状態に設定させる切替回路、または、前記クロックバッファに高レベルを出力させる期間の開始初期の短期間だけ前記トランジスタを非導通状態に設定させ、以降次に高レベルを出力する期間の開始時までの期間内前記トランジスタを導通状態に設定させる論理回路とを備えたことを特徴とする。
【００１０】
この発明によれば、クロックバッファに低レベルを出力させる期間ではトランジスタを導通状態に制御して外部電源とクロックバッファとを接続する。この期間では、容量素子に充電が行われる。その結果、クロックバッファは、容量素子を補助電源として低レベルを出力する。一方、クロックバッファに高レベルを出力させる期間ではトランジスタを非導通状態に制御して外部電源とクロックバッファとの接続経路を断つ。この期間では容量素子の充電電荷で定まる電圧がクロックバッファに供給される。その結果、クロックバッファは、容量素子を補助電源として高レベルを出力する。
【００１１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるクロック回路の好適な実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１であるクロック回路の構成を示す回路図である。図１において、論理回路の動作基準を与えるクロックを生成するクロック回路は、一般に、源クロックＣＬＫ１を複数（図１では３個）のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３を介してクロックバッファＢ１に与え、クロックバッファＢ１から源クロックＣＬＫ１と同形のシステムクロックＣＬＫ２を各論理回路に供給するように構成されている。
【００１３】
クロックバッファＢ１は、通常、ＣＭＯＳ構成による相補型バッファ回路であり、電源端子に動作電源である外部電源ＶＤＤが直接接続され、接地端子が直接接地（グランド）に接続されている。そして、クロックバッファＢ１が出力するシステムクロックＣＬＫ２のラインと接地との間には負荷容量Ｃ１が存在する。
【００１４】
このようなクロック回路において、この実施の形態１では、クロックバッファＢ１の電源入力端子と外部電源ＶＤＤとの間に、ＰチャネルトランジスタＰ１が設けられている。すなわち、ＰチャネルトランジスタＰ１は、ソース電極が外部電源ＶＤＤに接続され、ドレイン電極がクロックバッファＢ１の電源入力端子に接続されている。そして、ＰチャネルトランジスタＰ１のゲート電極は、源クロックＣＬＫ１が高レベル（以下「Ｈレベル」と記す）のときオフ動作するように、図示例では、２段目のインバータＩＮＶ２の出力端に接続されている。
【００１５】
加えて、ＰチャネルトランジスタＰ１のドレイン電極とクロックバッファＢ１の電源入力端子との接続ラインと接地との間に、補助電源として機能する容量素子Ｃ２が設けられている。
【００１６】
次に、図１を参照しつつ図２を用いて、以上のように構成される実施の形態１であるクロック回路の動作について説明する。なお、図２は、図１に示すクロック回路の動作を説明するタイミング図である。
【００１７】
図２では、源クロックＣＬＫ１の波形は図示省略したが、インバータＩＮＶ２の出力Ｓ１は、源クロックＣＬＫ１と同形に変化し、Ｈレベルと低レベル（以下「Ｌレベル」と記す）を繰り返す。このインバータＩＮＶ２の出力Ｓ１を次のインバータＩＮＶ３にて反転した出力Ｓ２がクロックバッファＢ１のクロック入力端に印加される。
【００１８】
ここで、ＰチャネルトランジスタＰ１は、インバータＩＮＶ２の出力Ｓ１がＨレベルである期間２１ではオフ動作を行ってクロックバッファＢ１への電源供給路を開路し、インバータＩＮＶ２の出力Ｓ１がＬレベルである期間２２ではオン動作を行ってクロックバッファＢ１への電源供給路を閉路するように動作する。
【００１９】
一方、容量素子Ｃ２では、ＰチャネルトランジスタＰ１がオフ動作を行っている期間２１において放電動作が行われる。クロックバッファＢ１の電源入力端子には、容量素子Ｃ２に充電された電荷による電圧が印加されるので、クロックバッファＢ１は、出力をほぼＨレベルにする。
【００２０】
また、容量素子Ｃ２では、ＰチャネルトランジスタＰ１がオン動作を行っている期間２２において充電動作が行われる。クロックバッファＢ１の電源入力端子には、容量素子Ｃ２に充電された電荷による電圧が印加されるので、クロックバッファＢ１は、出力をほぼＬレベルにする。このとき、ＰチャネルトランジスタＰ１は、オン動作を行っている期間２２において容量素子Ｃ２を充電するのに必要最低限の能力を持つように調整されている。
【００２１】
このように、クロックバッファＢ１は、容量素子Ｃ２を補助電源としてスイッチング動作を行うことができ、負荷容量Ｃ１による充放電が行われる。しかし、外部電源ＶＤＤには、このときの充放電電流が直接流れ込むのが抑制される、ないしは直接流れ込まないので、外部電源ＶＤＤに向かう不要な輻射の発生が抑制されることになる。
【００２２】
ここに、クロックバッファＢ１が出力するＨレベルは、システムクロックＣＬＫ２を受ける論理回路の閾値を超えている必要があるので、容量素子Ｃ２は、Ｈレベルが各論理回路の閾値を超えるのに十分な容量値を持つものとなっている必要がある。ここでのＨレベルの振幅値２３は、負荷容量Ｃ１と補助電源である容量素子Ｃ２との容量比によって決まる。
【００２３】
したがって、容量素子Ｃ２の必要な容量値は、次のようにして求めることができる。例えば、Ｈレベルが（３／４）ＶＤＤを確実に上回るようにするには、Ｑ＝Ｃ・Ｖの関係から、Ｃ２・ＶＤＤ＝（Ｃ１＋Ｃ２）・ＶＤＤ・３／４とおけるので、Ｃ２＝３・Ｃ１と求まり、容量素子Ｃ２の必要な容量値は、Ｃ１：Ｃ２＝１：３となるように定めればよい。
【００２４】
このように、実施の形態１によれば、動作電源である外部電源にはクロックバッファのスイッチング動作時に起こる充放電電流が流れ込まないか、抑制されるので、外部電源に向かうノイズの低減が行えるようになる。
【００２５】
実施の形態２．
図３は、この発明の実施の形態２であるクロック回路の構成を示す回路図である。なお、図３では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００２６】
図３に示すクロック回路では、図１に示した構成において、遅延回路３０がＰチャネルトランジスタＰ１のゲート電極と２段目のインバータＩＮＶ２の出力端との間に追加されている。
【００２７】
遅延回路３０は、インバータＩＮＶ２の出力Ｓ１を遅延させる３段のインバータ３１，３２，３３と、インバータＩＮＶ２の出力Ｓ１と３段のインバータの出力とが入力される論理積回路３４とで構成され、短い時間幅を持つ正極性のワンショットパルスを持つ出力Ｓ３をＰチャネルトランジスタＰ１のゲート電極に印加するようになっている。
【００２８】
次に、図３を参照しつつ図４を用いて、以上のように構成される実施の形態２であるクロック回路の動作について説明する。なお、図４は、図３に示すクロック回路の動作を説明するタイミング図である。
【００２９】
遅延回路３０の出力Ｓ３は、図４に示すように、インバータＩＮＶ２の出力Ｓ１がＨレベルに立ち上がった以降の短い時間４１内だけＨレベルとなるワンショットパルスを持ち、その後、インバータＩＮＶ２の出力Ｓ１がＨレベルに立ち上がるまでの期間４２ではＬレベルとなる。
【００３０】
したがって、ＰチャネルトランジスタＰ１は、インバータＩＮＶ２の出力Ｓ１がＨレベルに立ち上がった以降の短い時間４１内だけオフ動作を行い、その後の期間４２ではオン動作を行う。
【００３１】
ここで、インバータＩＮＶ２の出力Ｓ１がＨレベルに立ち上がった以降の短い時間４１内は、クロックバッファＢ１のスイッチング動作時の充放電が急激に行われるタイミングである。この実施の形態２では、クロックバッファＢ１に対して外部電源ＶＤＤが非接続となる期間を充放電が急激に行われる期間内に絞り込んで最小限の制御をするようにし、容量素子Ｃ２が十分に充電できるようにしている。
【００３２】
その結果、システムクロックＣＬＫ２のＨレベルも最終的にはＶＤＤレベルまで到達するようになる。前述したように、実施の形態１では、システムクロックＣＬＫ２のＨレベルをＶＤＤレベルに完全に到達させることが困難であるので、システムクロックＣＬＫ２を受ける論理回路がＣＭＯＳ構成の場合には、貫通電流が発生し、余計な消費電流を発生させる虞がある。この実施の形態２によれば、そのような事態の発生が防止できる。
【００３３】
実施の形態３．
図５は、この発明の実施の形態３であるクロック回路の構成を示す回路図である。なお、図５では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００３４】
図５に示すクロック回路は、図１に示した構成において、ＮチャネルトランジスタＮ１と容量素子Ｃ３とが追加され、ている。クロックバッファＢ１の接地端子は、ＮチャネルトランジスタＮ１を介して接地（グランド）に接続される構成となっている。
【００３５】
すなわち、ＮチャネルトランジスタＮ１は、ドレイン電極がクロックバッファＢ１の電源入力端子に接続され、ソース電極が接地（グランド）に接続されている。そして、ＮチャネルトランジスタＮ１のゲート電極は、源クロックＣＬＫ１がＬレベルのときオフ動作するように、図示例では、２段目のインバータＩＮＶ２の出力端に接続されている。
【００３６】
また、容量素子Ｃ３は、ＮチャネルトランジスタＮ１のドレイン電極とクロックバッファＢ１の接地端子との接続ラインと接地（グランド）との間に補助電源として機能するように設けられている。
【００３７】
以上のように構成される実施の形態３であるクロック回路では、システムクロックのＨレベルに加えて、Ｌレベルについても実施の形態１にて説明した動作が行われる。したがって、この構成によれば、システムクロックのＨレベルとＬレベルの双方でノイズの発生が抑制できる。なお、この実施の形態３では、実施の形態１への適用例を示したが、実施の形態２に対しても同様に適用できることは言うまでもない。
【００３８】
実施の形態４．
図６は、この発明の実施の形態４であるクロック回路のクロックバッファの構成を示す回路図である。この実施の形態４では、実施の形態１〜３に示したクロックバッファＢ１に代えて、図６に示す構成のクロックバッファＢ２を用いるようにしている。
【００３９】
図６において、Ｐチャネルトランジスタ５１のソース電極は、電源入力端子を構成し、図１、図３、図５に示したＰチャネルトランジスタＰ１のドレイン電極に接続されている。また、Ｎチャネルトランジスタ５２のソース電極は、接地端子を構成し、接地（グランド）に接続されている。そして、Ｐチャネルトランジスタ５１のドレイン電極とＮチャネルトランジスタ５２のドレイン電極とは共通に接続され、出力端子を構成している。
【００４０】
以上は、通常のＣＭＯＳ構成による相補型バッファ回路の構成である。すなわち、通常の構成では、Ｐチャネルトランジスタ５１のゲート電極とＮチャネルトランジスタ５２のゲート電極とには、共通に図１、図３、図５に示したインバータＩＮＶ３の出力Ｓ２が入力される。その結果、Ｐチャネルトランジスタ５１がオン動作を行い、同時にＮチャネルトランジスタ５２がオフ動作を行うことで、出力端子からＨレベルが出力される。逆に、Ｐチャネルトランジスタ５１がオフ動作を行い、同時にＮチャネルトランジスタ５２がオン動作を行うことで、出力端子からＬレベルが出力される。
【００４１】
これに対し、貫通電流防止回路を構成するＯＲ回路５３およびＡＮＤ回路５４が追加されている。ＯＲ回路５３およびＡＮＤ回路５４は、一方の入力端に図１、図３、図５に示したインバータＩＮＶ３の出力Ｓ２が入力されている。ＯＲ回路５３の出力端は、Ｐチャネルトランジスタ５１のゲート電極とＡＮＤ回路５４の他方の入力端とに接続されている。また、ＡＮＤ回路５４の出力端は、Ｎチャネルトランジスタ５２のゲート電極とＯＲ回路５３の他方の入力端とに接続されている。
【００４２】
すなわち、クロックバッファが、Ｐチャネルトランジスタ５１およびＮチャネルトランジスタ５２のみで構成される場合は、Ｐチャネルトランジスタ５１とＮチャネルトランジスタ５２とが同時にオン動作を行う期間が発生するので、不要な貫通電流が流れる。
【００４３】
このようなＯＲ回路５３およびＡＮＤ回路５４を追加することにより、Ｐチャネルトランジスタ５１とＮチャネルトランジスタ５２とが同時にオン動作を行う期間を極めて短くすることができ、貫通電流の発生を最小化することができる。
【００４４】
したがって、クロックバッファが、Ｐチャネルトランジスタ５１およびＮチャネルトランジスタ５２のみで構成される場合は、補助電源を構成する容量素子Ｃ２は、この貫通電流も考慮した容量値も確保する必要がある。
【００４５】
この実施の形態４によれば、クロックバッファＢ２は、不要な貫通電流を最小化することができるので、補助電源を構成する容量素子Ｃ２の容量値を最小化することができる。つまり、集積回路においては、容量値を大きくすることはチップ面積ペナルティに直結する問題であるが、それを回避することができる。
【００４６】
【発明の効果】
以上説明したように、この発明によれば、クロックバッファに低レベルを出力させる期間ではトランジスタを導通状態に制御して外部電源とクロックバッファとを接続する。この期間では、容量素子に充電が行われる。その結果、クロックバッファは、容量素子を補助電源として低レベルを出力する。一方、クロックバッファに高レベルを出力させる期間ではトランジスタを非導通状態に制御して外部電源とクロックバッファとの接続経路を断つ。この期間では容量素子の充電電荷で定まる電圧がクロックバッファに供給される。その結果、クロックバッファは、容量素子を補助電源として高レベルを出力する。このように、外部電源には、クロックバッファのスイッチング動作時に負荷容量で生ずる充放電電流が直接流れ込むのが抑制される、ないしは直接流れることがないので、外部電源に向かって発生するノイズを低減することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるクロック回路の構成を示す回路図である。
【図２】図１に示すクロック回路の動作を説明するタイミング図である。
【図３】この発明の実施の形態２であるクロック回路の構成を示す回路図である。
【図４】図３に示すクロック回路の動作を説明するタイミング図である。
【図５】この発明の実施の形態３であるクロック回路の構成を示す回路図である。
【図６】この発明の実施の形態４であるクロック回路におけるクロックバッファの構成を示す回路図である。
【符号の説明】
ＶＤＤ 外部電源、Ｐ１ Ｐチャネルトランジスタ、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ、Ｂ１，Ｂ２ クロックバッファ、Ｃ１ 負荷容量、Ｃ２，Ｃ３ 容量素子、３０ 遅延回路、Ｎ１ Ｎチャネルトランジスタ、５１ Ｈレベル出力用のＰチャネルトランジスタ、５２ Ｌレベル出力用のＮチャネルトランジスタ、５３ ＯＲ回路、５４ ＡＮＤ回路。
【発明の属する技術分野】
この発明は、論理回路の動作基準を与えるクロックを生成するクロック回路に関するものである。
【０００２】
【従来の技術】
論理回路の動作基準を与えるクロックを生成するクロック回路では、各論理回路に対して十分に速いスルーレートを確保するため、ドライブ能力の高いクロックバッファを用いて源クロックを各論理回路に供給するように構成される。このとき、クロックバッファの出力ライン上に存在する負荷容量では、クロックバッファのスイッチング動作に応じて充放電が繰り返される。その結果、この種のクロック回路では、クロックバッファのスイッチング動作時に電源ラインに与えるノイズが大きくなる。そのため、従来では、例えば特許文献１，２に開示されているように、クロックバッファのスイッチング動作により発生する電源ノイズの低減策が講じられている。
【０００３】
すなわち、特許文献１では、クロック信号を利用して同期動作される複数個の順序回路を有する半導体集積回路であって、第１のクロック信号を伝達する第１の伝達線路と、第２のクロック信号を伝達する第２の伝達線路と、前記第１及び第２の伝達線路の要所に配置された複数のクロック制御回路とを含み、夫々のクロック制御回路は、前記第２のクロック信号を入力して第３のクロック信号を前記順序回路に供給すると共に第２のクロック信号に対して第３のクロック信号の位相を可変可能な位相可変回路と、前記第１のクロック信号に対して前記第３のクロック信号の位相差を検出して前記第３のクロック信号の位相第１のクロック信号の位相に対して一定とするように前記位相可変回路の状態を決定する制御信号を生成する位相差検出回路とを有し、前記夫々の位相差検出回路に前記制御信号を生成させる動作を指示する制御回路が設けられている半導体集積回路が開示されている。
【０００４】
また、特許文献２では、共通の電源端子を介して電源が供給される出力回路と内部回路とを有する半導体集積回路において、前記出力回路に近い側に電源のインピーダンスを低下させるための素子を接続するための端子を設けた半導体集積回路が開示されている。
【０００５】
【特許文献１】
特開２０００−８１９２４号公報（０００４、０００７、図１）
【特許文献２】
特開平１１−２３４１１２号公報（０００９〜００１０、図２）
【０００６】
【発明が解決しようとする課題】
しかしながら、クロックバッファの出力ライン上に存在する負荷容量では、クロックバッファのスイッチング動作に応じて充放電を繰り返すが、その充放電の電力は、クロックバッファの動作電源である外部電源から直接供給されるので、クロックバッファのスイッチング動作による電流変化は、外部電源においても発生している。
【０００７】
そして、クロックバッファは、対象となる論理回路の全体にクロックを供給するので、その出力ライン上に存在する負荷容量も増大する。つまり、クロックバッファのスイッチング動作時の充放電電流も大きくなる。集積回路の回路規模が増大している今日では、一層その傾向が強くなる。しかし、上記特許文献１，２に開示された技術では、外部電源に向かって発生するノイズは考慮されていない。したがって、新たな観点によるノイズ低減策が必要である。
【０００８】
この発明は、上記に鑑みてなされたもので、クロックバッファのスイッチング動作時に外部電源に向かって発生するノイズの低減が図れるクロック回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるクロック回路は、生成したクロックをクロックバッファを用いて各論理回路に供給するクロック回路において、一方の信号電極が前記クロックバッファの外部電源に接続され、他方の信号電極が前記クロックバッファの電源入力端子に接続されるトランジスタと、前記トランジスタの他方の信号電極と前記クロックバッファの電源入力端子との接続ラインと接地との間に設けられる容量素子と、前記クロックバッファに高レベルを出力させる期間内前記トランジスタを非導通状態に設定させ、低レベルを出力させる期間内前記トランジスタを導通状態に設定させる切替回路、または、前記クロックバッファに高レベルを出力させる期間の開始初期の短期間だけ前記トランジスタを非導通状態に設定させ、以降次に高レベルを出力する期間の開始時までの期間内前記トランジスタを導通状態に設定させる論理回路とを備えたことを特徴とする。
【００１０】
この発明によれば、クロックバッファに低レベルを出力させる期間ではトランジスタを導通状態に制御して外部電源とクロックバッファとを接続する。この期間では、容量素子に充電が行われる。その結果、クロックバッファは、容量素子を補助電源として低レベルを出力する。一方、クロックバッファに高レベルを出力させる期間ではトランジスタを非導通状態に制御して外部電源とクロックバッファとの接続経路を断つ。この期間では容量素子の充電電荷で定まる電圧がクロックバッファに供給される。その結果、クロックバッファは、容量素子を補助電源として高レベルを出力する。
【００１１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるクロック回路の好適な実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１であるクロック回路の構成を示す回路図である。図１において、論理回路の動作基準を与えるクロックを生成するクロック回路は、一般に、源クロックＣＬＫ１を複数（図１では３個）のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３を介してクロックバッファＢ１に与え、クロックバッファＢ１から源クロックＣＬＫ１と同形のシステムクロックＣＬＫ２を各論理回路に供給するように構成されている。
【００１３】
クロックバッファＢ１は、通常、ＣＭＯＳ構成による相補型バッファ回路であり、電源端子に動作電源である外部電源ＶＤＤが直接接続され、接地端子が直接接地（グランド）に接続されている。そして、クロックバッファＢ１が出力するシステムクロックＣＬＫ２のラインと接地との間には負荷容量Ｃ１が存在する。
【００１４】
このようなクロック回路において、この実施の形態１では、クロックバッファＢ１の電源入力端子と外部電源ＶＤＤとの間に、ＰチャネルトランジスタＰ１が設けられている。すなわち、ＰチャネルトランジスタＰ１は、ソース電極が外部電源ＶＤＤに接続され、ドレイン電極がクロックバッファＢ１の電源入力端子に接続されている。そして、ＰチャネルトランジスタＰ１のゲート電極は、源クロックＣＬＫ１が高レベル（以下「Ｈレベル」と記す）のときオフ動作するように、図示例では、２段目のインバータＩＮＶ２の出力端に接続されている。
【００１５】
加えて、ＰチャネルトランジスタＰ１のドレイン電極とクロックバッファＢ１の電源入力端子との接続ラインと接地との間に、補助電源として機能する容量素子Ｃ２が設けられている。
【００１６】
次に、図１を参照しつつ図２を用いて、以上のように構成される実施の形態１であるクロック回路の動作について説明する。なお、図２は、図１に示すクロック回路の動作を説明するタイミング図である。
【００１７】
図２では、源クロックＣＬＫ１の波形は図示省略したが、インバータＩＮＶ２の出力Ｓ１は、源クロックＣＬＫ１と同形に変化し、Ｈレベルと低レベル（以下「Ｌレベル」と記す）を繰り返す。このインバータＩＮＶ２の出力Ｓ１を次のインバータＩＮＶ３にて反転した出力Ｓ２がクロックバッファＢ１のクロック入力端に印加される。
【００１８】
ここで、ＰチャネルトランジスタＰ１は、インバータＩＮＶ２の出力Ｓ１がＨレベルである期間２１ではオフ動作を行ってクロックバッファＢ１への電源供給路を開路し、インバータＩＮＶ２の出力Ｓ１がＬレベルである期間２２ではオン動作を行ってクロックバッファＢ１への電源供給路を閉路するように動作する。
【００１９】
一方、容量素子Ｃ２では、ＰチャネルトランジスタＰ１がオフ動作を行っている期間２１において放電動作が行われる。クロックバッファＢ１の電源入力端子には、容量素子Ｃ２に充電された電荷による電圧が印加されるので、クロックバッファＢ１は、出力をほぼＨレベルにする。
【００２０】
また、容量素子Ｃ２では、ＰチャネルトランジスタＰ１がオン動作を行っている期間２２において充電動作が行われる。クロックバッファＢ１の電源入力端子には、容量素子Ｃ２に充電された電荷による電圧が印加されるので、クロックバッファＢ１は、出力をほぼＬレベルにする。このとき、ＰチャネルトランジスタＰ１は、オン動作を行っている期間２２において容量素子Ｃ２を充電するのに必要最低限の能力を持つように調整されている。
【００２１】
このように、クロックバッファＢ１は、容量素子Ｃ２を補助電源としてスイッチング動作を行うことができ、負荷容量Ｃ１による充放電が行われる。しかし、外部電源ＶＤＤには、このときの充放電電流が直接流れ込むのが抑制される、ないしは直接流れ込まないので、外部電源ＶＤＤに向かう不要な輻射の発生が抑制されることになる。
【００２２】
ここに、クロックバッファＢ１が出力するＨレベルは、システムクロックＣＬＫ２を受ける論理回路の閾値を超えている必要があるので、容量素子Ｃ２は、Ｈレベルが各論理回路の閾値を超えるのに十分な容量値を持つものとなっている必要がある。ここでのＨレベルの振幅値２３は、負荷容量Ｃ１と補助電源である容量素子Ｃ２との容量比によって決まる。
【００２３】
したがって、容量素子Ｃ２の必要な容量値は、次のようにして求めることができる。例えば、Ｈレベルが（３／４）ＶＤＤを確実に上回るようにするには、Ｑ＝Ｃ・Ｖの関係から、Ｃ２・ＶＤＤ＝（Ｃ１＋Ｃ２）・ＶＤＤ・３／４とおけるので、Ｃ２＝３・Ｃ１と求まり、容量素子Ｃ２の必要な容量値は、Ｃ１：Ｃ２＝１：３となるように定めればよい。
【００２４】
このように、実施の形態１によれば、動作電源である外部電源にはクロックバッファのスイッチング動作時に起こる充放電電流が流れ込まないか、抑制されるので、外部電源に向かうノイズの低減が行えるようになる。
【００２５】
実施の形態２．
図３は、この発明の実施の形態２であるクロック回路の構成を示す回路図である。なお、図３では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００２６】
図３に示すクロック回路では、図１に示した構成において、遅延回路３０がＰチャネルトランジスタＰ１のゲート電極と２段目のインバータＩＮＶ２の出力端との間に追加されている。
【００２７】
遅延回路３０は、インバータＩＮＶ２の出力Ｓ１を遅延させる３段のインバータ３１，３２，３３と、インバータＩＮＶ２の出力Ｓ１と３段のインバータの出力とが入力される論理積回路３４とで構成され、短い時間幅を持つ正極性のワンショットパルスを持つ出力Ｓ３をＰチャネルトランジスタＰ１のゲート電極に印加するようになっている。
【００２８】
次に、図３を参照しつつ図４を用いて、以上のように構成される実施の形態２であるクロック回路の動作について説明する。なお、図４は、図３に示すクロック回路の動作を説明するタイミング図である。
【００２９】
遅延回路３０の出力Ｓ３は、図４に示すように、インバータＩＮＶ２の出力Ｓ１がＨレベルに立ち上がった以降の短い時間４１内だけＨレベルとなるワンショットパルスを持ち、その後、インバータＩＮＶ２の出力Ｓ１がＨレベルに立ち上がるまでの期間４２ではＬレベルとなる。
【００３０】
したがって、ＰチャネルトランジスタＰ１は、インバータＩＮＶ２の出力Ｓ１がＨレベルに立ち上がった以降の短い時間４１内だけオフ動作を行い、その後の期間４２ではオン動作を行う。
【００３１】
ここで、インバータＩＮＶ２の出力Ｓ１がＨレベルに立ち上がった以降の短い時間４１内は、クロックバッファＢ１のスイッチング動作時の充放電が急激に行われるタイミングである。この実施の形態２では、クロックバッファＢ１に対して外部電源ＶＤＤが非接続となる期間を充放電が急激に行われる期間内に絞り込んで最小限の制御をするようにし、容量素子Ｃ２が十分に充電できるようにしている。
【００３２】
その結果、システムクロックＣＬＫ２のＨレベルも最終的にはＶＤＤレベルまで到達するようになる。前述したように、実施の形態１では、システムクロックＣＬＫ２のＨレベルをＶＤＤレベルに完全に到達させることが困難であるので、システムクロックＣＬＫ２を受ける論理回路がＣＭＯＳ構成の場合には、貫通電流が発生し、余計な消費電流を発生させる虞がある。この実施の形態２によれば、そのような事態の発生が防止できる。
【００３３】
実施の形態３．
図５は、この発明の実施の形態３であるクロック回路の構成を示す回路図である。なお、図５では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００３４】
図５に示すクロック回路は、図１に示した構成において、ＮチャネルトランジスタＮ１と容量素子Ｃ３とが追加され、ている。クロックバッファＢ１の接地端子は、ＮチャネルトランジスタＮ１を介して接地（グランド）に接続される構成となっている。
【００３５】
すなわち、ＮチャネルトランジスタＮ１は、ドレイン電極がクロックバッファＢ１の電源入力端子に接続され、ソース電極が接地（グランド）に接続されている。そして、ＮチャネルトランジスタＮ１のゲート電極は、源クロックＣＬＫ１がＬレベルのときオフ動作するように、図示例では、２段目のインバータＩＮＶ２の出力端に接続されている。
【００３６】
また、容量素子Ｃ３は、ＮチャネルトランジスタＮ１のドレイン電極とクロックバッファＢ１の接地端子との接続ラインと接地（グランド）との間に補助電源として機能するように設けられている。
【００３７】
以上のように構成される実施の形態３であるクロック回路では、システムクロックのＨレベルに加えて、Ｌレベルについても実施の形態１にて説明した動作が行われる。したがって、この構成によれば、システムクロックのＨレベルとＬレベルの双方でノイズの発生が抑制できる。なお、この実施の形態３では、実施の形態１への適用例を示したが、実施の形態２に対しても同様に適用できることは言うまでもない。
【００３８】
実施の形態４．
図６は、この発明の実施の形態４であるクロック回路のクロックバッファの構成を示す回路図である。この実施の形態４では、実施の形態１〜３に示したクロックバッファＢ１に代えて、図６に示す構成のクロックバッファＢ２を用いるようにしている。
【００３９】
図６において、Ｐチャネルトランジスタ５１のソース電極は、電源入力端子を構成し、図１、図３、図５に示したＰチャネルトランジスタＰ１のドレイン電極に接続されている。また、Ｎチャネルトランジスタ５２のソース電極は、接地端子を構成し、接地（グランド）に接続されている。そして、Ｐチャネルトランジスタ５１のドレイン電極とＮチャネルトランジスタ５２のドレイン電極とは共通に接続され、出力端子を構成している。
【００４０】
以上は、通常のＣＭＯＳ構成による相補型バッファ回路の構成である。すなわち、通常の構成では、Ｐチャネルトランジスタ５１のゲート電極とＮチャネルトランジスタ５２のゲート電極とには、共通に図１、図３、図５に示したインバータＩＮＶ３の出力Ｓ２が入力される。その結果、Ｐチャネルトランジスタ５１がオン動作を行い、同時にＮチャネルトランジスタ５２がオフ動作を行うことで、出力端子からＨレベルが出力される。逆に、Ｐチャネルトランジスタ５１がオフ動作を行い、同時にＮチャネルトランジスタ５２がオン動作を行うことで、出力端子からＬレベルが出力される。
【００４１】
これに対し、貫通電流防止回路を構成するＯＲ回路５３およびＡＮＤ回路５４が追加されている。ＯＲ回路５３およびＡＮＤ回路５４は、一方の入力端に図１、図３、図５に示したインバータＩＮＶ３の出力Ｓ２が入力されている。ＯＲ回路５３の出力端は、Ｐチャネルトランジスタ５１のゲート電極とＡＮＤ回路５４の他方の入力端とに接続されている。また、ＡＮＤ回路５４の出力端は、Ｎチャネルトランジスタ５２のゲート電極とＯＲ回路５３の他方の入力端とに接続されている。
【００４２】
すなわち、クロックバッファが、Ｐチャネルトランジスタ５１およびＮチャネルトランジスタ５２のみで構成される場合は、Ｐチャネルトランジスタ５１とＮチャネルトランジスタ５２とが同時にオン動作を行う期間が発生するので、不要な貫通電流が流れる。
【００４３】
このようなＯＲ回路５３およびＡＮＤ回路５４を追加することにより、Ｐチャネルトランジスタ５１とＮチャネルトランジスタ５２とが同時にオン動作を行う期間を極めて短くすることができ、貫通電流の発生を最小化することができる。
【００４４】
したがって、クロックバッファが、Ｐチャネルトランジスタ５１およびＮチャネルトランジスタ５２のみで構成される場合は、補助電源を構成する容量素子Ｃ２は、この貫通電流も考慮した容量値も確保する必要がある。
【００４５】
この実施の形態４によれば、クロックバッファＢ２は、不要な貫通電流を最小化することができるので、補助電源を構成する容量素子Ｃ２の容量値を最小化することができる。つまり、集積回路においては、容量値を大きくすることはチップ面積ペナルティに直結する問題であるが、それを回避することができる。
【００４６】
【発明の効果】
以上説明したように、この発明によれば、クロックバッファに低レベルを出力させる期間ではトランジスタを導通状態に制御して外部電源とクロックバッファとを接続する。この期間では、容量素子に充電が行われる。その結果、クロックバッファは、容量素子を補助電源として低レベルを出力する。一方、クロックバッファに高レベルを出力させる期間ではトランジスタを非導通状態に制御して外部電源とクロックバッファとの接続経路を断つ。この期間では容量素子の充電電荷で定まる電圧がクロックバッファに供給される。その結果、クロックバッファは、容量素子を補助電源として高レベルを出力する。このように、外部電源には、クロックバッファのスイッチング動作時に負荷容量で生ずる充放電電流が直接流れ込むのが抑制される、ないしは直接流れることがないので、外部電源に向かって発生するノイズを低減することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるクロック回路の構成を示す回路図である。
【図２】図１に示すクロック回路の動作を説明するタイミング図である。
【図３】この発明の実施の形態２であるクロック回路の構成を示す回路図である。
【図４】図３に示すクロック回路の動作を説明するタイミング図である。
【図５】この発明の実施の形態３であるクロック回路の構成を示す回路図である。
【図６】この発明の実施の形態４であるクロック回路におけるクロックバッファの構成を示す回路図である。
【符号の説明】
ＶＤＤ 外部電源、Ｐ１ Ｐチャネルトランジスタ、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ、Ｂ１，Ｂ２ クロックバッファ、Ｃ１ 負荷容量、Ｃ２，Ｃ３ 容量素子、３０ 遅延回路、Ｎ１ Ｎチャネルトランジスタ、５１ Ｈレベル出力用のＰチャネルトランジスタ、５２ Ｌレベル出力用のＮチャネルトランジスタ、５３ ＯＲ回路、５４ ＡＮＤ回路。
Claims (5)
- 生成したクロックをクロックバッファを用いて各論理回路に供給するクロック回路において、
一方の信号電極が前記クロックバッファの外部電源に接続され、他方の信号電極が前記クロックバッファの電源入力端子に接続されるトランジスタと、
前記トランジスタの他方の信号電極と前記クロックバッファの電源入力端子との接続ラインと接地との間に設けられる容量素子と、
前記クロックバッファに高レベルを出力させる期間内前記トランジスタを非導通状態に設定し、低レベルを出力させる期間内前記トランジスタを導通状態に設定する制御電圧を前記生成したクロックに基づき発生し前記トランジスタの制御電極に印加する論理回路と、
を備えたことを特徴とするクロック回路。 - 生成したクロックをクロックバッファを用いて各論理回路に供給するクロック回路において、
一方の信号電極が前記クロックバッファの外部電源に接続され、他方の信号電極が前記クロックバッファの電源入力端子に接続されるトランジスタと、
前記トランジスタの他方の信号電極と前記クロックバッファの電源入力端子との接続ラインと接地との間に設けられる容量素子と、
前記クロックバッファに高レベルを出力させる期間の開始初期の短期間だけ前記トランジスタを非導通状態に設定し、以降次に高レベルを出力する期間の開始時までの期間内前記トランジスタを導通状態に設定する制御電圧を前記生成したクロックに基づき発生し前記トランジスタの制御電極に印加する論理回路と、
を備えたことを特徴とするクロック回路。 - 生成したクロックをクロックバッファを用いて各論理回路に供給するクロック回路において、
一方の信号電極が前記クロックバッファの外部電源に接続され、他方の信号電極が前記クロックバッファの電源入力端子に接続される第１トランジスタと、
前記トランジスタの他方の信号電極と前記クロックバッファの電源入力端子との接続ラインと接地との間に設けられる第１容量素子と、
前記クロックバッファに高レベルを出力させる期間内前記第１トランジスタを非導通状態に設定し、低レベルを出力させる期間内前記第１トランジスタを導通状態に設定する制御電圧を前記生成したクロックに基づき発生し前記第１トランジスタの制御電極に印加する第１論理回路と、
一方の信号電極が接地に接続され、他方の信号電極が前記クロックバッファの接地端子に接続される第２トランジスタと、
前記第２トランジスタの他方の信号電極と前記クロックバッファの接地端子との接続ラインと接地との間に設けられる第２容量素子と、
前記クロックバッファに高レベルを出力させる期間内前記第２トランジスタを導通状態に設定し、低レベルを出力させる期間内前記第２トランジスタを非導通状態に設定する制御電圧を前記生成したクロックに基づき発生し前記第２トランジスタの制御電極に印加する第２論理回路と、
を備えたことを特徴とするクロック回路。 - 生成したクロックをクロックバッファを用いて各論理回路に供給するクロック回路において、
一方の信号電極が前記クロックバッファの外部電源に接続され、他方の信号電極が前記クロックバッファの電源入力端子に接続される第１トランジスタと、
前記トランジスタの他方の信号電極と前記クロックバッファの電源入力端子との接続ラインと接地との間に設けられる第１容量素子と、
前記クロックバッファに高レベルを出力させる期間の開始初期の短期間だけ前記第１トランジスタを非導通状態に設定し、以降次に高レベルを出力する期間の開始時までの期間内前記第１トランジスタを導通状態に設定する制御電圧を前記生成したクロックに基づき発生し前記第１トランジスタの制御電極に印加する第１論理回路と、
一方の信号電極が接地に接続され、他方の信号電極が前記クロックバッファの接地端子に接続される第２トランジスタと、
前記第２トランジスタの他方の信号電極と前記クロックバッファの接地端子との接続ラインと接地との間に設けられる第２容量素子と、
前記クロックバッファに低レベルを出力させる期間の開始初期の短期間だけ前記第２トランジスタを導通状態に設定し、以降次に低レベルを出力する期間の開始時までの期間内前記第２トランジスタを非導通状態に設定する制御電圧を前記生成したクロックに基づき発生し前記第２トランジスタの制御電極に印加する第２論理回路と、
を備えたことを特徴とするクロック回路。 - 前記クロックバッファは、
高レベル出力用のＰチャネルトランジスタと低レベル出力用のＮチャネルトランジスタとが電源入力端子と接地端子との間に直列に配置される場合に、ＰチャネルトランジスタとＮチャネルトランジスタとが同時に導通状態とならないようにそれぞれのゲート電極に印加する電圧レベルを制御する貫通電流防止回路、
を備えたことを特徴とする請求項１〜４のいずれか一つに記載のクロック回路。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2003115938A JP2004328064A (ja) | 2003-04-21 | 2003-04-21 | クロック回路 |
Applications Claiming Priority (1)
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| JP2003115938A JP2004328064A (ja) | 2003-04-21 | 2003-04-21 | クロック回路 |
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| JP2003115938A Pending JP2004328064A (ja) | 2003-04-21 | 2003-04-21 | クロック回路 |
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| Country | Link |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019098596A (ja) * | 2017-11-30 | 2019-06-24 | セイコーエプソン株式会社 | 液体吐出装置及び駆動回路 |
| CN114362482A (zh) * | 2022-02-18 | 2022-04-15 | 北京紫光青藤微系统有限公司 | 管脚输入电路及芯片 |
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2003
- 2003-04-21 JP JP2003115938A patent/JP2004328064A/ja active Pending
Cited By (4)
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| JP7039970B2 (ja) | 2017-11-30 | 2022-03-23 | セイコーエプソン株式会社 | 液体吐出装置及び駆動回路 |
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