JPS60142732A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPS60142732A JPS60142732A JP58246789A JP24678983A JPS60142732A JP S60142732 A JPS60142732 A JP S60142732A JP 58246789 A JP58246789 A JP 58246789A JP 24678983 A JP24678983 A JP 24678983A JP S60142732 A JPS60142732 A JP S60142732A
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- JP
- Japan
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- shift register
- data
- clock
- signal line
- signal
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- Digital Computer Display Output (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は液晶を使用する各種表示装置や多方面のロジッ
ク回路に使用することができるシフトレジスタ回路に関
するものである。
ク回路に使用することができるシフトレジスタ回路に関
するものである。
（従来例の構成とその問題点）
シフトレジスタ回路は、表示装置において、表示データ
のシリアルパラレル変換に用いられるなど種々の使用方
法のあるロジック回路の一つである。その中でも代表的
な使い方である表示装置に応用した場合について説明す
る。
のシリアルパラレル変換に用いられるなど種々の使用方
法のあるロジック回路の一つである。その中でも代表的
な使い方である表示装置に応用した場合について説明す
る。
第１図は表示装置のブロック図の一例である。
同図において、１は表示コントローラ、２は表示メモリ
、３はシリアルデータ信号線、４はデータ転送りロック
信号線、５はシフトレジスタ、６はラッチ、７はコラム
ドライバ、８は表示素子であるＯ 表示コントローラ１は、表示メモリ２をアクセスして表
示データを読み出し、シリアルデータに変換したのち、
シリアルデータ信号線３に出力すると同時に、データ転
送りロック信号線にシリアルデータに同期したデータ転
送りロックを出力する。シフトレジスタ５はシリアルデ
ータをデータ転送りロックにより取り込み、シリアルの
データをパラレルに変換する。パラレルデータはラッチ
６を経由して、コラムドライバ７で表示信号波形に変換
された後、表示素子８に供給され、データに応じた表示
を行なう。ここでシフトレジスタ５は、コントローラ１
からのシリアルデータをシフトレジスタ内に取り込み、
・やラレルデータに変換する働きをしている。表示素子
８としては液晶やＥＬＤ ｉたはＣＲＴなどが用いられ
る。
、３はシリアルデータ信号線、４はデータ転送りロック
信号線、５はシフトレジスタ、６はラッチ、７はコラム
ドライバ、８は表示素子であるＯ 表示コントローラ１は、表示メモリ２をアクセスして表
示データを読み出し、シリアルデータに変換したのち、
シリアルデータ信号線３に出力すると同時に、データ転
送りロック信号線にシリアルデータに同期したデータ転
送りロックを出力する。シフトレジスタ５はシリアルデ
ータをデータ転送りロックにより取り込み、シリアルの
データをパラレルに変換する。パラレルデータはラッチ
６を経由して、コラムドライバ７で表示信号波形に変換
された後、表示素子８に供給され、データに応じた表示
を行なう。ここでシフトレジスタ５は、コントローラ１
からのシリアルデータをシフトレジスタ内に取り込み、
・やラレルデータに変換する働きをしている。表示素子
８としては液晶やＥＬＤ ｉたはＣＲＴなどが用いられ
る。
なお、第１図は時分割して駆動される表示装置であり、
表示データは常にリフレッシュする必要がある。表示素
子８の画素が２００ロウ×６４０コラム（アルファニュ
ーメリックで２５行８０字）あシ、フレーム周波数を６
０７（ｚとすると、この例では毎秒２００Ｘ６４０Ｘ６
０＝７，６８０，０００データをシフトレジスタ５に転
送する必要がある。す彦わちシフトレジスタ５は７．６
８ ＭＨｚで動かねばならない。
表示データは常にリフレッシュする必要がある。表示素
子８の画素が２００ロウ×６４０コラム（アルファニュ
ーメリックで２５行８０字）あシ、フレーム周波数を６
０７（ｚとすると、この例では毎秒２００Ｘ６４０Ｘ６
０＝７，６８０，０００データをシフトレジスタ５に転
送する必要がある。す彦わちシフトレジスタ５は７．６
８ ＭＨｚで動かねばならない。
このようにシフトレジスタ５の高速動作は表示容量が大
きくなるにつれ、増々要求される方向である。
きくなるにつれ、増々要求される方向である。
第２図は、従来のレジスタ回路の回路図で、Ｄ形フリッ
プフロッゾを用いた最も一般的な形である。同図におい
て、９ａ、９ｂ、９ｃ、９ｄはＤ形フリッグフロツノ、
１０はシリアルデータ入力信号線で、フリップ７０ツゾ
９ａにだけつながる。
プフロッゾを用いた最も一般的な形である。同図におい
て、９ａ、９ｂ、９ｃ、９ｄはＤ形フリッグフロツノ、
１０はシリアルデータ入力信号線で、フリップ７０ツゾ
９ａにだけつながる。
１１はデータ転送りロック入力信号線で、すべてのフリ
ップフロツノに共通である。１２ ａ 、１２ｂ。
ップフロツノに共通である。１２ ａ 、１２ｂ。
１２ｃ 、１２ｄはパラレルデータ出力信号線、１３は
シリアルデータ出力信号線である。シリアルデータ入力
信号線１０に印加されたシリアルデータはデータ転送り
ロック入力信号線１１に加えられるデータ転送りロック
の１クロツク毎に順次フリップフロップ９ａから９ｂ、
９ｃへと転送され、シリアルデータはパラレルデータに
変換され、）ｆラレルデータ出力信号線１２ａ 、１２
ｂ、１２ｃ。
シリアルデータ出力信号線である。シリアルデータ入力
信号線１０に印加されたシリアルデータはデータ転送り
ロック入力信号線１１に加えられるデータ転送りロック
の１クロツク毎に順次フリップフロップ９ａから９ｂ、
９ｃへと転送され、シリアルデータはパラレルデータに
変換され、）ｆラレルデータ出力信号線１２ａ 、１２
ｂ、１２ｃ。
１２ｄに出力される。勿論、シリアルデータとしてシリ
アルデータ出力信号線１３にも出力されるが、このとき
出力のシリアルデータは、いったんシフトレジスタに記
憶され、フリップフロップの段数だけ入力よりも遅れた
データとなって出力される。すなわち遅延素子や記憶素
子としても使えるわけである。このようなシフトレジス
タの動作はよく知られている。
アルデータ出力信号線１３にも出力されるが、このとき
出力のシリアルデータは、いったんシフトレジスタに記
憶され、フリップフロップの段数だけ入力よりも遅れた
データとなって出力される。すなわち遅延素子や記憶素
子としても使えるわけである。このようなシフトレジス
タの動作はよく知られている。
ところが従来例のシフトレジスタを先の表示装置の例の
ような使い方をすると非常に高速な動作が要求される。
ような使い方をすると非常に高速な動作が要求される。
このような多段のシフトレジスタは通常ＭＯ８ＩＣで構
成される。ＴＴＬ等のバイポーラＩＣを用いるものでは
、高速ではあるが、その消費電力が大きいためと、チッ
プサイズが大きく原価高になるため、はとんどがＭＯＳ
ＩＣ化されている。
成される。ＴＴＬ等のバイポーラＩＣを用いるものでは
、高速ではあるが、その消費電力が大きいためと、チッ
プサイズが大きく原価高になるため、はとんどがＭＯＳ
ＩＣ化されている。
しかしＭＯＳ ＩＣでは次の２点の欠点がある。
（１） ＭＯＳ ＩＣは、あまり高速化できないので、
シフトレジスタの動作速度に限界がある。あえて高速化
しようとすると、チップサイズが大きくなるなど設計的
に難しい。
シフトレジスタの動作速度に限界がある。あえて高速化
しようとすると、チップサイズが大きくなるなど設計的
に難しい。
（２） ＭＯＳ ＩＣは、その動作周波数に応じて消費
電力が増加する。近年多く使われるＣｕＯ２ＩＣでは動
作周波数に比例して増加する。０Ｍ０８１ｃといえども
高速動作下においては、その消費電力が問題とな（５） る。
電力が増加する。近年多く使われるＣｕＯ２ＩＣでは動
作周波数に比例して増加する。０Ｍ０８１ｃといえども
高速動作下においては、その消費電力が問題とな（５） る。
（発明の目的）
本発明の目的は、動作速度の向上を図ると共に、消費電
力の増加を抑えられるシフトレジスタ回路を提供するこ
とである。
力の増加を抑えられるシフトレジスタ回路を提供するこ
とである。
（発明の構成）
本発明のシフトレジスタ回路は、共通のデータ入力端と
、個別のクロック入力端をもつ複数列のシフトレジスタ
とクロック制御回路を有し、外部からのデ°−タ転送り
ロック信号線はクロック制御回路に接続し、クロック制
御回路と、各々のシフトレジスタのクロック入力端とは
、個別の内部クロック信号線で接続し、前記クロック制
御回路では、前記データ転送りロック信号線に入力され
るデータ転送りロック信号の１クロツク毎に異なる、前
記内部クロック信号線に内部クロック信号を分配し、デ
ータが転送されるシフトレジスタを、前記データ転送り
ロックの１クロツク毎に順次切換えるよう構成したもの
であり、これにより動作速度の向上と、消費電力の増加
を抑えることができ（６） るものである。
、個別のクロック入力端をもつ複数列のシフトレジスタ
とクロック制御回路を有し、外部からのデ°−タ転送り
ロック信号線はクロック制御回路に接続し、クロック制
御回路と、各々のシフトレジスタのクロック入力端とは
、個別の内部クロック信号線で接続し、前記クロック制
御回路では、前記データ転送りロック信号線に入力され
るデータ転送りロック信号の１クロツク毎に異なる、前
記内部クロック信号線に内部クロック信号を分配し、デ
ータが転送されるシフトレジスタを、前記データ転送り
ロックの１クロツク毎に順次切換えるよう構成したもの
であり、これにより動作速度の向上と、消費電力の増加
を抑えることができ（６） るものである。
（実施例の説明）
本発明の一実施例を第３図および第４図に基づいて説明
する。
する。
第３図はシフトレジスタ回路の回路図である。
同図において、１４はシフトレジスタ（■）、１５ａ。
１５ｂ、１５ｃはＤ形フリッゾフロ７ノ、１６はシフト
レジスタ（■）、］、７ａ、］、７ｂ 、１７ｃはＤ形
フリップフロツノ、１８はクロック制御回路、１９ばＴ
形フリップフロップ、２０はセット入力信号線、２１は
リセット入力信号線、２２はデータ転送りロック入力信
号線、２３はシリアルデータ入力信号線、２４ａ、２４
ｂ、２４ｃ、２５ａ、２５ｂ、２５ｃはパラレルデータ
出力信号線、２６はデータセレクタ、２７はシリアルデ
ータ出力信号線、２８は内部クロック（１）信号線、２
９は内部クロック（ＩＴ）信号線である。
レジスタ（■）、］、７ａ、］、７ｂ 、１７ｃはＤ形
フリップフロツノ、１８はクロック制御回路、１９ばＴ
形フリップフロップ、２０はセット入力信号線、２１は
リセット入力信号線、２２はデータ転送りロック入力信
号線、２３はシリアルデータ入力信号線、２４ａ、２４
ｂ、２４ｃ、２５ａ、２５ｂ、２５ｃはパラレルデータ
出力信号線、２６はデータセレクタ、２７はシリアルデ
ータ出力信号線、２８は内部クロック（１）信号線、２
９は内部クロック（ＩＴ）信号線である。
第３図の実施例では、シフトレジスタが２列ある。２列
のシフトレジスタ（ｒ）１４、シフトレジスタ（ＩＩ）
１６は共通のデータ入力信号線２３と個別の内部クロ
ック信号線（１） ２８ 、内部クロック信号線（ＩＴ
）２９を有している。外部からのデータ転送りロック信
号入力線は、クロック制御回路１８に接続され、そこか
ら内部クロック信号線（１）２８、内部クロック信号線
（ｎ） ２９が各々のシフトレジスタ（１）１４および
シフトレジスタ（ｎ） １６のクロック入力端に接続さ
れる。
のシフトレジスタ（ｒ）１４、シフトレジスタ（ＩＩ）
１６は共通のデータ入力信号線２３と個別の内部クロ
ック信号線（１） ２８ 、内部クロック信号線（ＩＴ
）２９を有している。外部からのデータ転送りロック信
号入力線は、クロック制御回路１８に接続され、そこか
ら内部クロック信号線（１）２８、内部クロック信号線
（ｎ） ２９が各々のシフトレジスタ（１）１４および
シフトレジスタ（ｎ） １６のクロック入力端に接続さ
れる。
第４図はシフトレジスタ回路のタイミングチャートであ
る。同図において（、）はシリアルデータ入力信号線２
３のシリアルデータ信号入力の波形、（ｂ）はデータ転
送りロック入力信号線２２のデータ転送りロック信号の
入力波形、（Ｃ）はセット入力信号線２０のセット信号
の入力波形、（ｄ）はリセット入力信号線２１のリセッ
ト入力信号の波形、（ｅ）および（ｆ）は内部クロック
（１）および内部クロック（ＩＩ）信号線２８および２
９の内部クロック（１）および内部クロック（ｎ）信号
の波形、（ｇ） 、 （ｈ） 、 （ｉ） 、 （ｊ）
、（ｋ）およヒ（ｔ）ハパラレルデータ出力信号１ｔｆ
ｉ２４ ａ 、 ２５ａ。
る。同図において（、）はシリアルデータ入力信号線２
３のシリアルデータ信号入力の波形、（ｂ）はデータ転
送りロック入力信号線２２のデータ転送りロック信号の
入力波形、（Ｃ）はセット入力信号線２０のセット信号
の入力波形、（ｄ）はリセット入力信号線２１のリセッ
ト入力信号の波形、（ｅ）および（ｆ）は内部クロック
（１）および内部クロック（ＩＩ）信号線２８および２
９の内部クロック（１）および内部クロック（ｎ）信号
の波形、（ｇ） 、 （ｈ） 、 （ｉ） 、 （ｊ）
、（ｋ）およヒ（ｔ）ハパラレルデータ出力信号１ｔｆ
ｉ２４ ａ 、 ２５ａ。
２４ｂ 、２５ｂ 、２４ｃおよび２５ｃのパラレルデ
ータ出力信号の波形、（Ｊｎ）はシリアルデータ出力信
号線２７のシリアルデータ出力信号の波形である０ 以下第３図のシフトレジスタ回路の動作を第４図のタイ
ミングチャートにより説明する。
ータ出力信号の波形、（Ｊｎ）はシリアルデータ出力信
号線２７のシリアルデータ出力信号の波形である０ 以下第３図のシフトレジスタ回路の動作を第４図のタイ
ミングチャートにより説明する。
シリアルデータ入力信号（ａ）は、データ転送りロック
入力信号（ｂ）の立下りに同期してシフトレジスタ回路
のシリアルデータ入力線に供給される。データ転送りロ
ック入力信号（ｂ）はクロック制御回路で内部クロック
（１）信号（ｅ）と内部クロック（Ｕ）信号（ｆ）に分
配される。すなわち、データ転送りロック入力信号（ｂ
）をＴ形フリップフロップ（この場合立上りエツジトリ
ガ）のトグル端子に加えることにより、≠分周され、Ｔ
形フリップフロップの出力ＱおよびＱの波形は図示の（
ｅ）、、 （ｆ）となる。この出力Ｑの波形をシフトレ
ジスタ（１）のクロック信号２８トスる。シフトレジス
タ（Ｉ）１４を立上りエツジトリガとしておけば波形（
、）の立上り時にシフトレジスタはシフト動作を行なう
ので、シフトレジスタ（１）の最初のｉ９ラレル出力で
あるＤ形フリップフロップ１５ａの出力２４ａの出力波
形（ｇ）はデータ転送りロック入力信号（ｂ）の２クロ
ツク毎に１回出力（９） が変わり、シリアルデータ入力信号（ａ）のデータＤＩ
、Ｄ２ 、Ｄ３ ＊ Ｄ４ ＊ Ｄ５・・・に対し、
Ｄ１＊Ｄ３＋Ｄ５・・・と１データ飛ばしの形になるこ
とが理解できる。−力出力すの波形をシフトレジスタ（
ｎ）のクロック信号２９とし、シフトレジスタ（ｎ）も
シフトレジスタ（Ｉ）と同様に立上りエツジトリがとし
ておけば、シフトレジスタ（■）の最初のノ七うレル出
力であるＤ形フリップ７０ッゾ１７ａの出力２５ａの出
力波形は波形（ｈ）のようにＤ２ 、Ｄ４・・・のよう
に、やはりシリアルデータ入力（ａ）に対し、■データ
飛ばしとなり、かつ波形（ｇ）とは交互にシリアルデー
タをシフトしていることがわかる。以下波形（ｉ）、（
ｊ）から（ｋ）、（ｔ）に示すシフトレジスタ（１）
１４、シフトレジスタ（ｎ） １６の他の・ぐラレル出
力は、波形（ｇ）、（ｈ）と同様にデータ転送りロック
入力信号（ｂ）の２クロツクに１回シフト動作を行なう
。
入力信号（ｂ）の立下りに同期してシフトレジスタ回路
のシリアルデータ入力線に供給される。データ転送りロ
ック入力信号（ｂ）はクロック制御回路で内部クロック
（１）信号（ｅ）と内部クロック（Ｕ）信号（ｆ）に分
配される。すなわち、データ転送りロック入力信号（ｂ
）をＴ形フリップフロップ（この場合立上りエツジトリ
ガ）のトグル端子に加えることにより、≠分周され、Ｔ
形フリップフロップの出力ＱおよびＱの波形は図示の（
ｅ）、、 （ｆ）となる。この出力Ｑの波形をシフトレ
ジスタ（１）のクロック信号２８トスる。シフトレジス
タ（Ｉ）１４を立上りエツジトリガとしておけば波形（
、）の立上り時にシフトレジスタはシフト動作を行なう
ので、シフトレジスタ（１）の最初のｉ９ラレル出力で
あるＤ形フリップフロップ１５ａの出力２４ａの出力波
形（ｇ）はデータ転送りロック入力信号（ｂ）の２クロ
ツク毎に１回出力（９） が変わり、シリアルデータ入力信号（ａ）のデータＤＩ
、Ｄ２ 、Ｄ３ ＊ Ｄ４ ＊ Ｄ５・・・に対し、
Ｄ１＊Ｄ３＋Ｄ５・・・と１データ飛ばしの形になるこ
とが理解できる。−力出力すの波形をシフトレジスタ（
ｎ）のクロック信号２９とし、シフトレジスタ（ｎ）も
シフトレジスタ（Ｉ）と同様に立上りエツジトリがとし
ておけば、シフトレジスタ（■）の最初のノ七うレル出
力であるＤ形フリップ７０ッゾ１７ａの出力２５ａの出
力波形は波形（ｈ）のようにＤ２ 、Ｄ４・・・のよう
に、やはりシリアルデータ入力（ａ）に対し、■データ
飛ばしとなり、かつ波形（ｇ）とは交互にシリアルデー
タをシフトしていることがわかる。以下波形（ｉ）、（
ｊ）から（ｋ）、（ｔ）に示すシフトレジスタ（１）
１４、シフトレジスタ（ｎ） １６の他の・ぐラレル出
力は、波形（ｇ）、（ｈ）と同様にデータ転送りロック
入力信号（ｂ）の２クロツクに１回シフト動作を行なう
。
なお、波形６ｎ）はデータセレクタ２６の出力でシリア
ルデータ出力である。
ルデータ出力である。
またＴ形フリップフロツノ１９のセット入力信号波形（
Ｃ）およびセット入力信号波形（ｄ）は、このＴ（ｌＯ
） 形フリップフロツノ１９の初期状態に決めるもので、こ
の例に示すようにリセットしておけば、最初のデータの
取υ込みは、シフトレジスタ（１） １４から始まる。
Ｃ）およびセット入力信号波形（ｄ）は、このＴ（ｌＯ
） 形フリップフロツノ１９の初期状態に決めるもので、こ
の例に示すようにリセットしておけば、最初のデータの
取υ込みは、シフトレジスタ（１） １４から始まる。
逆にセットすれば、シフトレジスタ（Ｕ） １６から始
まる。これはデータの数が奇数個か偶数個に応じてセッ
トスタートか、リセットスタートかを決めておけばデー
タのシフトを完了した時点でのパラレル出力データの並
びをシリアルデータ入力と異ならないようにするための
ものである。
まる。これはデータの数が奇数個か偶数個に応じてセッ
トスタートか、リセットスタートかを決めておけばデー
タのシフトを完了した時点でのパラレル出力データの並
びをシリアルデータ入力と異ならないようにするための
ものである。
以上の説明かられかるように、外から加えられるデータ
転送りロック入力信号の周波数に対し、内部クロック信
号の周波数は棒となる。すなわち、内部のシフトレジス
タ（１） １４およびシフトレジスタ（ＩＩ） １６は
、データ転送りロック信号の坏の周波数で動作すること
となり、ＭＯ８ＩＣの場合、その消費電力も棒となる。
転送りロック入力信号の周波数に対し、内部クロック信
号の周波数は棒となる。すなわち、内部のシフトレジス
タ（１） １４およびシフトレジスタ（ＩＩ） １６は
、データ転送りロック信号の坏の周波数で動作すること
となり、ＭＯ８ＩＣの場合、その消費電力も棒となる。
またシフトレジスタ（Ｉ）１４およびシフトレジスタ（
Ｉｆ）１６に要求される動作速度もＡで済むのでその設
計が容易となる。逆の言い方をすれば、従来例と同じ消
費電力を保ちながら、その動作周波数を約２倍に上げる
ことができ、またそのために動作の高速化を必要とする
回路はわずかの部分ですむ。
Ｉｆ）１６に要求される動作速度もＡで済むのでその設
計が容易となる。逆の言い方をすれば、従来例と同じ消
費電力を保ちながら、その動作周波数を約２倍に上げる
ことができ、またそのために動作の高速化を必要とする
回路はわずかの部分ですむ。
なおかつ、シリアルデータ出力やノｊラレルデータ出力
は従来例にくらべ変わることがなく、汎用性に害を生じ
ることもない。
は従来例にくらべ変わることがなく、汎用性に害を生じ
ることもない。
この実施例では、シフトレジスタが２列ある場合を説明
したが、クロック制御回路と、データセレクタを本例と
同様の考え方で別の回路構成とすることにより、シフト
レジスタの列を３らに増加することも可能である。たと
えば、４列とすれば、その内部クロック周波数は、外部
から加えられるデータ転送りロック周波数の７４とする
ことができる。
したが、クロック制御回路と、データセレクタを本例と
同様の考え方で別の回路構成とすることにより、シフト
レジスタの列を３らに増加することも可能である。たと
えば、４列とすれば、その内部クロック周波数は、外部
から加えられるデータ転送りロック周波数の７４とする
ことができる。
（発明の効果）
本発明によれば、内部クロック信号の周波数を大幅に低
減させることができ、それにより内部シフトレジスタの
消費電力を大幅に低減できる。
減させることができ、それにより内部シフトレジスタの
消費電力を大幅に低減できる。
また内部シフトレジスタが低速でよいので、設計が容易
となるという効果がある。
となるという効果がある。
また、シフトレジスタの小型化や、原価を下げることが
できると共にセットの電源設計が容易になるという波及
効果もある。
できると共にセットの電源設計が容易になるという波及
効果もある。
第１図は従来の表示装置のブロック図、第２図は同じく
シフトレジスタ回路の回路図、第３図は本発明の一実施
例によるシフトレジスタ回路の回路図、第４図は同じく
シフトレジスタ回路のタイミングチャートである。 １・・・表示コントロール、２・・・表示メモリ、３・
・・シリアルデータ信号線、４・・・データ転送りロッ
ク信号線、５・・・シフトレジスタ、６・・・ラッチ、
７・・・コラムドライバ、８・・・表示素子、９ａ、９
ｂ、９Ｃ１９ｄ・・・Ｄ形フリップフロツノ、ｌＯ・・
・シリアルデータ入力信号線、１１・・・データ転送り
ロック入力信号線、１２ａ ＊ １２ｂ ＊ １２ｃ
＋ １２ｄ”’ノｆラレルデータ出力信号線、１３・・
・シリアルデータ出力信号線、１４．１６・・・シフト
レジスタ、ｉ５ａ＊１５ｂ、１５ｃｍＤ形フリッ形フリ
ップフロツノ。 １７ｂ、１７ｅ・・・Ｄ形フリップフロツノ、１８・・
・（１３） クロック制御回路、１９・・・Ｔ形フリップフロツノ、
２０・・・セット入力信号線、２１・・・リセット入力
信号線、２２・・・データ転送りロック入力信号線、２
３・・・シリアルデータ入力信号線、２４ａ、２４ｂ。 ２４ ｃ 、 ２５ ａ 、 ２５ ｂ 、 ２５ ｃ
−＝パラレルデータ出力信号線、２６・・・データセレ
クタ、２７・・・シリアルデータ出力信号線、２８・・
・内部クロック（Ｉ）信号線、２９・・・内部クロック
（ＩＩ）信号線。 （１４）
シフトレジスタ回路の回路図、第３図は本発明の一実施
例によるシフトレジスタ回路の回路図、第４図は同じく
シフトレジスタ回路のタイミングチャートである。 １・・・表示コントロール、２・・・表示メモリ、３・
・・シリアルデータ信号線、４・・・データ転送りロッ
ク信号線、５・・・シフトレジスタ、６・・・ラッチ、
７・・・コラムドライバ、８・・・表示素子、９ａ、９
ｂ、９Ｃ１９ｄ・・・Ｄ形フリップフロツノ、ｌＯ・・
・シリアルデータ入力信号線、１１・・・データ転送り
ロック入力信号線、１２ａ ＊ １２ｂ ＊ １２ｃ
＋ １２ｄ”’ノｆラレルデータ出力信号線、１３・・
・シリアルデータ出力信号線、１４．１６・・・シフト
レジスタ、ｉ５ａ＊１５ｂ、１５ｃｍＤ形フリッ形フリ
ップフロツノ。 １７ｂ、１７ｅ・・・Ｄ形フリップフロツノ、１８・・
・（１３） クロック制御回路、１９・・・Ｔ形フリップフロツノ、
２０・・・セット入力信号線、２１・・・リセット入力
信号線、２２・・・データ転送りロック入力信号線、２
３・・・シリアルデータ入力信号線、２４ａ、２４ｂ。 ２４ ｃ 、 ２５ ａ 、 ２５ ｂ 、 ２５ ｃ
−＝パラレルデータ出力信号線、２６・・・データセレ
クタ、２７・・・シリアルデータ出力信号線、２８・・
・内部クロック（Ｉ）信号線、２９・・・内部クロック
（ＩＩ）信号線。 （１４）
Claims (1)
- 共通のデータ入力端と、個別のクロック入力端をもつ複
数列のシフトレジスタと、クロック制御回路を有し、外
部からのデータ転送りロック信号線はクロック制御回路
に接続し、該クロック制御回路ト各々のシフトレジスタ
のクロック入力端とは個別の内部クロック信号線で接続
し、前記クロック制御回路では、前記データ転送りロッ
ク信号線に入力されるデータ転送りロック信号の１クロ
ツク毎に異なる、前記内部クロック信号線に、内部クロ
ック信号を順次分配し、データが転送されるシフトレジ
スタを、前記データ転送りロックの１クロツク毎に順次
切換えるように構成したことを特徴とするシフトレジス
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246789A JPS60142732A (ja) | 1983-12-29 | 1983-12-29 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246789A JPS60142732A (ja) | 1983-12-29 | 1983-12-29 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142732A true JPS60142732A (ja) | 1985-07-27 |
Family
ID=17153691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246789A Pending JPS60142732A (ja) | 1983-12-29 | 1983-12-29 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142732A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260418A (ja) * | 1986-05-06 | 1987-11-12 | Nec Corp | フリツプフロツプ回路 |
| JPH01118951A (ja) * | 1987-10-31 | 1989-05-11 | Nec Ic Microcomput Syst Ltd | シリアルインターフェイス回路 |
| JPH0349699U (ja) * | 1989-09-19 | 1991-05-15 |
-
1983
- 1983-12-29 JP JP58246789A patent/JPS60142732A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260418A (ja) * | 1986-05-06 | 1987-11-12 | Nec Corp | フリツプフロツプ回路 |
| JPH0429248B2 (ja) * | 1986-05-06 | 1992-05-18 | ||
| JPH01118951A (ja) * | 1987-10-31 | 1989-05-11 | Nec Ic Microcomput Syst Ltd | シリアルインターフェイス回路 |
| JPH0349699U (ja) * | 1989-09-19 | 1991-05-15 |
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