JPH037986A - 表示装置駆動用ｌｓｉに於けるデータ取り込み回路 - Google Patents
表示装置駆動用ｌｓｉに於けるデータ取り込み回路Info
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- JPH037986A JPH037986A JP14284889A JP14284889A JPH037986A JP H037986 A JPH037986 A JP H037986A JP 14284889 A JP14284889 A JP 14284889A JP 14284889 A JP14284889 A JP 14284889A JP H037986 A JPH037986 A JP H037986A
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- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000013481 data capture Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、液晶表示装置、ＥＬ表示装置、螢光表表示装
置等の表示装置に表示駆動信号を出力する表示装置駆動
用ＬＳＩのデータ（表示１号）取り込み回路に関するも
のであシ、更に詳しく述べるならば、より少ないロジッ
ク量で構成でき、なお且つ、高速で低消費電力の特徴全
有したデータ取り込み回路に関するものである。
置等の表示装置に表示駆動信号を出力する表示装置駆動
用ＬＳＩのデータ（表示１号）取り込み回路に関するも
のであシ、更に詳しく述べるならば、より少ないロジッ
ク量で構成でき、なお且つ、高速で低消費電力の特徴全
有したデータ取り込み回路に関するものである。
〈従来の技術〉
従来のｎ出力の表示装置駆動用ＬＳＩは、（１）シリア
ルデータ入力仕様の場合には、ｎ個のＤフリップフロッ
プから成るシフトレジスタ方式、又は（２）ｌビットパ
ラレル入力仕様（では２以上の自然数）の場合には、ｎ
／、７個のＤフリッフリロップ（データラッチ選択信号
発生用）と、ｎ個のデータラッ＋（１ユニット：１個、
ユニット数：ｎ／ｌ）から成るデータバス方式が一般的
である。
ルデータ入力仕様の場合には、ｎ個のＤフリップフロッ
プから成るシフトレジスタ方式、又は（２）ｌビットパ
ラレル入力仕様（では２以上の自然数）の場合には、ｎ
／、７個のＤフリッフリロップ（データラッチ選択信号
発生用）と、ｎ個のデータラッ＋（１ユニット：１個、
ユニット数：ｎ／ｌ）から成るデータバス方式が一般的
である。
第４図にシフトレジスタ方式、第５図にデータバス方式
のブロック図を示す。
のブロック図を示す。
第４図に於いて、ＩＸ、・・・、１ｎは、シフトレジス
タ全構成するＤフリップフロップ（以下、単に［Ｄ−Ｆ
ＦＪと記す）である。なお、Ｄ ａ−ｆ ａ はデータ
、Ｃ１ｏｃｋはクロックである。ぼた、第５図に於いて
、２はバッファ、３はｌピッ！・の内部データ″′・４
・・°゛°・４ンはデー′ヲ′汁選択信号ｓｔ、−１ｓ
ｎ、／、発生用のＤ−ＦＦ、５＋、−５９ｕｌビツト・
データラッチ（ハーフラッチ）である。なお、Ｄａｆａ
ｌ〜Ｄａｆａ６はｌビットのデータ、Ｃ１ｏｃｋはクロ
ック、ＳＥＴはＤ−ＦＦ４１のセット信号である。
タ全構成するＤフリップフロップ（以下、単に［Ｄ−Ｆ
ＦＪと記す）である。なお、Ｄ ａ−ｆ ａ はデータ
、Ｃ１ｏｃｋはクロックである。ぼた、第５図に於いて
、２はバッファ、３はｌピッ！・の内部データ″′・４
・・°゛°・４ンはデー′ヲ′汁選択信号ｓｔ、−１ｓ
ｎ、／、発生用のＤ−ＦＦ、５＋、−５９ｕｌビツト・
データラッチ（ハーフラッチ）である。なお、Ｄａｆａ
ｌ〜Ｄａｆａ６はｌビットのデータ、Ｃ１ｏｃｋはクロ
ック、ＳＥＴはＤ−ＦＦ４１のセット信号である。
〈発明が解決しようとする課題〉
上記従来方式の内、（１）のシフトレジスタ方式は、動
作速度的には有利であるが、消費電力が非常に多くなる
欠点があり、発熱等の問題点がある。また１、（２）の
データバス方式は、消費電力的には有利であるが、デー
タ入力部からブザバスまでにバッファを要するため、デ
ータ読み込み時のクロックに対するセットアツプタイム
、ホールドタイムの規定が大きくなる傾向が有シ、動作
速度の高速化に関して不利である。
作速度的には有利であるが、消費電力が非常に多くなる
欠点があり、発熱等の問題点がある。また１、（２）の
データバス方式は、消費電力的には有利であるが、デー
タ入力部からブザバスまでにバッファを要するため、デ
ータ読み込み時のクロックに対するセットアツプタイム
、ホールドタイムの規定が大きくなる傾向が有シ、動作
速度の高速化に関して不利である。
本発明は上記の点に鑑みてなされたものであり、高速で
低消費電力の特徴を有すると共に、より少ないロジック
量で構成できる、表示装置駆動用ＬＳＩに於けるデータ
取り込み回路を提供するものである。
低消費電力の特徴を有すると共に、より少ないロジック
量で構成できる、表示装置駆動用ＬＳＩに於けるデータ
取り込み回路を提供するものである。
く課題を解決するための手段〉
本発明の表示装置駆動用ＬＳＩに於けるデータ取り込み
回路は、表示装置に表示駆動信号を出力する表示装置駆
動用Ｌ’ＳＩに於けるデータ（表示信号）取り込み回路
に於いて、ｅピッ）（ｆｆは２以上の自然数）のデータ
バスを介して１クロツクしめ、該ｇ×ｍ個のハーフラッ
チに、ｌＸｍビットのデータが入力される毎に、該ｌＸ
ｍビットのデータを、ｌＸｍビットの内部データバスを
介して、選択されているｇ×ｍ個のデータラッチに転送
・ラッチせしめる構成としたことを特徴とするものであ
る。
回路は、表示装置に表示駆動信号を出力する表示装置駆
動用Ｌ’ＳＩに於けるデータ（表示信号）取り込み回路
に於いて、ｅピッ）（ｆｆは２以上の自然数）のデータ
バスを介して１クロツクしめ、該ｇ×ｍ個のハーフラッ
チに、ｌＸｍビットのデータが入力される毎に、該ｌＸ
ｍビットのデータを、ｌＸｍビットの内部データバスを
介して、選択されているｇ×ｍ個のデータラッチに転送
・ラッチせしめる構成としたことを特徴とするものであ
る。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明する。
第１図は本発明に係るデータ取υ込み回路のブロック図
である。
である。
図に於いて、１１はｇ×ｍ個のハーフラッチ（ＨＬ）か
ら成るβビット→６Ｘｍビット夏換回路である。１２ｉ
１バツフアである。１３ｉｊｊ？Ｘｍビットの内部デー
タバスである。１４はｎ／（ｇ×ｍ）個のＤ−ＦＦから
成るデータラッチ選択信号発生回路である。１５ ｔｒ
ｉ ｎビットのデータラッチ（ハーフラッチ）であり、
１ユニット：ｌＸｍビット、ユニット数：ｒｌ、（６ｘ
□）である。なお、Ｄａｆａｌ〜Ｄ ａ ｆ ａ ｌは
ｌビットのデータ、Ｃ１ｏｃｋはり０７りである。
ら成るβビット→６Ｘｍビット夏換回路である。１２ｉ
１バツフアである。１３ｉｊｊ？Ｘｍビットの内部デー
タバスである。１４はｎ／（ｇ×ｍ）個のＤ−ＦＦから
成るデータラッチ選択信号発生回路である。１５ ｔｒ
ｉ ｎビットのデータラッチ（ハーフラッチ）であり、
１ユニット：ｌＸｍビット、ユニット数：ｒｌ、（６ｘ
□）である。なお、Ｄａｆａｌ〜Ｄ ａ ｆ ａ ｌは
ｌビットのデータ、Ｃ１ｏｃｋはり０７りである。
ｌビットのデータバスを介して１クロツク周期毎にｌビ
ット宛入力されるデータ（表示６号）は、ｇ×ｍ個のハ
ーフラッチ１１に順次入力・ラッチされる。該ｇ×ｍ個
のハーフラッチ１１にｌＸｍビットのデータが入力され
る毎に、該１×ｍビットのデータは、バッファ１２、ｌ
ＸｍＸｍピットデーデータバス方式して、データラッチ
選択信号発生回路１４よシの選択信号によって、そのと
き選択されているデータラッチ・ユニット（ｌＸｍビッ
ト）に転送・ラッチされる。
ット宛入力されるデータ（表示６号）は、ｇ×ｍ個のハ
ーフラッチ１１に順次入力・ラッチされる。該ｇ×ｍ個
のハーフラッチ１１にｌＸｍビットのデータが入力され
る毎に、該１×ｍビットのデータは、バッファ１２、ｌ
ＸｍＸｍピットデーデータバス方式して、データラッチ
選択信号発生回路１４よシの選択信号によって、そのと
き選択されているデータラッチ・ユニット（ｌＸｍビッ
ト）に転送・ラッチされる。
第２図は、ｇ×ｍ個のハーフラッチＨＬから成る上記ｅ
ビット→ｌ×ｍビット変換回路の具体的構成図である。
ビット→ｌ×ｍビット変換回路の具体的構成図である。
筐た、第３図はクロック関係タイミングチャートである
。
。
ｌビットのデータバスを介してクロックＣ１ｏｃｋの１
周期毎に入力されるデータ１からデータｌまでのｌビッ
トのデータＤａｆａｌ 〜Ｄａｆａ＋？ ’ｉ、クロッ
クＣ１ｏｃｋｌ、クロックＣＩｏｃｋ２．−によシ順次
ハーフラッチＨＬに取り込んで行き、クロックＣｌｏｃ
ｋｍｉで進んだ時点で、データバスからデータラッチへ
データを取り込む。すなわち、クロック（Ｉｏｃｋｍの
タイミングで、データバスからデータラッチへデータを
取り込む。このサイクル全ｎ／（ｌ×ｍ）回縁シ返すこ
とにより、ｎビットのデータの取り込みを完了する。
周期毎に入力されるデータ１からデータｌまでのｌビッ
トのデータＤａｆａｌ 〜Ｄａｆａ＋？ ’ｉ、クロッ
クＣ１ｏｃｋｌ、クロックＣＩｏｃｋ２．−によシ順次
ハーフラッチＨＬに取り込んで行き、クロックＣｌｏｃ
ｋｍｉで進んだ時点で、データバスからデータラッチへ
データを取り込む。すなわち、クロック（Ｉｏｃｋｍの
タイミングで、データバスからデータラッチへデータを
取り込む。このサイクル全ｎ／（ｌ×ｍ）回縁シ返すこ
とにより、ｎビットのデータの取り込みを完了する。
本発明の方式は、基本的にはデータバス方式のデータ読
み込み回路構成である為、低消費電力のメリットを有し
ており、またラッチに一度データを収り込んだ後バッフ
ァを通してデータバスにデータを送っている為、データ
セットアツプタイム、データホールドタイムに関しても
データバス方式に比較して有利である。
み込み回路構成である為、低消費電力のメリットを有し
ており、またラッチに一度データを収り込んだ後バッフ
ァを通してデータバスにデータを送っている為、データ
セットアツプタイム、データホールドタイムに関しても
データバス方式に比較して有利である。
また、ｎ出力の液晶表示装置駆動用ＬＳＩの場合、（１
）シフトレジスタ方式でばｎ＠のＤ−ＦＦ（２ｎ個のハ
ーフラッチに相当） 、 （２）データバス方式では、
ｎ個のデータラッチと、ｎ／１個のＤ−ＦＦ ［（ｎ＋
２Ｘｎ／Ｖ）個のハーフラッチに相当］が必要であるの
に対して、（３）本発明の方式では、ｒｙ？：ｌＸｍ）
個のＤ−ＦＦと、（ｎ＋ｇＸｍ）個のハーフラッチ［（
２Ｘ ｎ／１６Ｘｍ） ＋ ｎ ＋ ｌ Ｘｍ ）個の
ハーフラッチに相当〕が必要である。ここで、１６０出
力で４ビツトパラレル入力の液晶表示装置駆動用ＬＳ
Ｉｅ考えた場合、ｎ＝１６０．１＝４となるから、（１
）の方式では３２０個のハーフラッチ、（２）の方式で
は２４０個のハーフラッチが必要となる。それに比較し
て、（３）の本発明の方式ではｍ＝４に設定すれば１９
６個のハーフラッチで構成できることが分かり本発明は
ロジック量の低減に関しても有利である。
）シフトレジスタ方式でばｎ＠のＤ−ＦＦ（２ｎ個のハ
ーフラッチに相当） 、 （２）データバス方式では、
ｎ個のデータラッチと、ｎ／１個のＤ−ＦＦ ［（ｎ＋
２Ｘｎ／Ｖ）個のハーフラッチに相当］が必要であるの
に対して、（３）本発明の方式では、ｒｙ？：ｌＸｍ）
個のＤ−ＦＦと、（ｎ＋ｇＸｍ）個のハーフラッチ［（
２Ｘ ｎ／１６Ｘｍ） ＋ ｎ ＋ ｌ Ｘｍ ）個の
ハーフラッチに相当〕が必要である。ここで、１６０出
力で４ビツトパラレル入力の液晶表示装置駆動用ＬＳ
Ｉｅ考えた場合、ｎ＝１６０．１＝４となるから、（１
）の方式では３２０個のハーフラッチ、（２）の方式で
は２４０個のハーフラッチが必要となる。それに比較し
て、（３）の本発明の方式ではｍ＝４に設定すれば１９
６個のハーフラッチで構成できることが分かり本発明は
ロジック量の低減に関しても有利である。
〈発明の効果〉
以上述べてきたように、本発明によれば、低消費電力で
高速のデータ取り込み回路が構成でき、なおかつロジッ
ク量の低減が実現できる為、表示装置駆動用ＬＳＩのコ
ストダウンに有効であり、実用的には極めて有用である
。
高速のデータ取り込み回路が構成でき、なおかつロジッ
ク量の低減が実現できる為、表示装置駆動用ＬＳＩのコ
ストダウンに有効であり、実用的には極めて有用である
。
第１図は本発明に係るデータ取り込み回路のブロック図
、第２図は第１図に於けるｌビット→ｌ×ｍビット変換
回路の具体的構成図、第３図は第２図の回路に於けるク
ロック関係のタイミングチャート、第４図はシフトレジ
スタ方式の従来のデータ取り込み回路のブロック図、第
５図はデータバス方式の従来のデータ取り込み回路のブ
ロック図である。 符号の説明 １１：ｌビット−ｌＸｍビット変換回路、１２：バッフ
ァ、 １３：β×ｍビット内部データバス、 １４：デ
ークラッチ選択信号発生回路、 １５：ｎビット・デー
タラッチ。
、第２図は第１図に於けるｌビット→ｌ×ｍビット変換
回路の具体的構成図、第３図は第２図の回路に於けるク
ロック関係のタイミングチャート、第４図はシフトレジ
スタ方式の従来のデータ取り込み回路のブロック図、第
５図はデータバス方式の従来のデータ取り込み回路のブ
ロック図である。 符号の説明 １１：ｌビット−ｌＸｍビット変換回路、１２：バッフ
ァ、 １３：β×ｍビット内部データバス、 １４：デ
ークラッチ選択信号発生回路、 １５：ｎビット・デー
タラッチ。
Claims (1)
- 【特許請求の範囲】 １、表示装置に表示駆動信号を出力する表示装置駆動用
ＬＳＩに於けるデータ（表示信号）取り込み回路に於い
て、 ｌビット（ｌは２以上の自然数）のデータバスを介して
１クロック周期毎にｌビット宛入力されるデータを、ｌ
×ｍ個（ｍは２以上の自然数）のハーフラッチに順次入
力・ラッチせしめ、該ｌ×ｍ個のハーフラッチに、ｌ×
ｍビットのデータが入力される毎に、該ｌ×ｍビットの
データを、ｌ×ｍビットの内部データバスを介して、選
択されているｌ×ｍ個のデータラッチに転送・ラッチせ
しめる構成としたことを特徴とする、表示装置駆動用Ｌ
ＳＩに於けるデータ取り込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142848A JP2617224B2 (ja) | 1989-06-05 | 1989-06-05 | 表示装置駆動用ｌｓｉに於けるデータ取り込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142848A JP2617224B2 (ja) | 1989-06-05 | 1989-06-05 | 表示装置駆動用ｌｓｉに於けるデータ取り込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH037986A true JPH037986A (ja) | 1991-01-16 |
| JP2617224B2 JP2617224B2 (ja) | 1997-06-04 |
Family
ID=15325023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1142848A Expired - Fee Related JP2617224B2 (ja) | 1989-06-05 | 1989-06-05 | 表示装置駆動用ｌｓｉに於けるデータ取り込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617224B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007198080A (ja) * | 2006-01-30 | 2007-08-09 | Ishikawajima Harima Heavy Ind Co Ltd | 親子シールド掘進機 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208094A (ja) * | 1985-03-11 | 1986-09-16 | 三洋電機株式会社 | ドツト表示駆動用集積回路 |
| JPS62172392A (ja) * | 1986-01-27 | 1987-07-29 | 松下電工株式会社 | 表示駆動回路 |
| JPS62245289A (ja) * | 1986-04-18 | 1987-10-26 | 沖電気工業株式会社 | 表示デ−タ転送回路 |
-
1989
- 1989-06-05 JP JP1142848A patent/JP2617224B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208094A (ja) * | 1985-03-11 | 1986-09-16 | 三洋電機株式会社 | ドツト表示駆動用集積回路 |
| JPS62172392A (ja) * | 1986-01-27 | 1987-07-29 | 松下電工株式会社 | 表示駆動回路 |
| JPS62245289A (ja) * | 1986-04-18 | 1987-10-26 | 沖電気工業株式会社 | 表示デ−タ転送回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007198080A (ja) * | 2006-01-30 | 2007-08-09 | Ishikawajima Harima Heavy Ind Co Ltd | 親子シールド掘進機 |
| JP4716885B2 (ja) * | 2006-01-30 | 2011-07-06 | ジャパントンネルシステムズ株式会社 | 親子シールド掘進機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2617224B2 (ja) | 1997-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |