JPH08221032A

JPH08221032A - 画像表示装置の駆動回路

Info

Publication number: JPH08221032A
Application number: JP2839495A
Authority: JP
Inventors: Mitsugi Sugimoto; 貢杉本; Kazuaki Kojima; 和昭小嶋; Takeshi Yamada; 武山田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-02-16
Filing date: 1995-02-16
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】パルス幅変調信号の立ち上がりや立ち下がり
時期を分散することで、データ駆動電源の電流負荷を平
均化し、データ電極駆動信号を忠実に再現することによ
り美しい画像を表示可能とした画像表示装置の駆動回路
を得る。【構成】データ電極と走査電極が直交するマトリクス
構造を持つ画像表示部、階調データに対応したパルス幅
の階調信号を所定のクロック信号をもとにして所定の走
査期間毎に生成するパルス幅変調回路、このパルス幅変
調回路からのパルス幅変調信号を上記データ電極に印加
するデータ電極駆動回路、及び上記走査電極に接続され
た走査電極駆動回路を備え、上記パルス幅変調回路は、
上記各データ電極への時間的に連続する二つの階調デー
タを一組として一つのパルス幅変調信号とするように構
成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、映像機器や情報機器
などに使用される階調表示可能な画像表示装置の駆動回
路に関するものである。

【０００２】

【従来の技術】図７は、一般的なマトリクス表示パネル
の画像表示部５１周辺を示すブロック図である。図にお
いて、５４は例えば映像信号のガンマ補正などを行う信
号処理回路、５５は映像信号の大きさでパルス幅を変え
るパルス幅変調回路、５６はパルス幅変調回路５５の出
力信号を所定の電圧にし、データ電極５２に入力するた
めのデータ電極駆動回路、５７は所定の電圧を走査電極
５３に入力するための走査電極駆動回路である。

【０００３】図８は従来のパルス幅変調回路の主要部を
示すものであり、ｍ個の信号を同時処理する。１（１）
〜１（ｍ）はｍ個の入力ｎビットディジタル信号をラッ
チするデータラッチ、１２（１）〜１２（ｍ）はｎビッ
トプリセッタブルダウンカウンター、４（１）〜４
（ｍ）は出力用のＲ−Ｓフリップフロップである。入力
端子１０から入力されるデータは、元のアナログ信号を
ｎビットのＡ／Ｄコンバータ（図示せず）を介して得ら
れる時間的に変化するディジタル信号である。

【０００４】次に動作について説明する。入力端子１０
から入力されるデータは、データラッチ１（１）〜１
（ｍ）において、時間的に異なる、一般的にはシーケン
シャルなラッチパルスＬ１〜Ｌｍによってｍ個のｎビッ
トデータにラッチされる。データラッチの出力２１
（１）〜２１（ｍ）は、ｎビットダウンカウンター１２
（１）〜１２（ｍ）のプリセット端子に供給され、ロー
ド（Ｌｏａｄ）端子５から入力されるＬｏａｄパルスに
よりプリセットされる。このカウンター１２（１）〜１
２（ｍ）のクロックは、クロック端子７より供給され、
各々のカウンターは、プリセット値からカウントダウン
後、ボロー（Ｂｏｒｒｏｗ）出力１３（１）〜１３
（ｍ）をＲ−Ｓフリップフロップ４（１）〜４（ｍ）の
リセット端子に送る。セット端子は前述のＬｏａｄパル
スと同じものが用いられるので、出力８（１）〜８
（ｍ）（端子ＯＰ１〜ＯＰｍ）に、データラッチ１
（１）〜１（ｍ）のデータに対応するパルス幅のパルス
幅変調出力が得られる。

【０００５】図９はデータ電極５２及び走査電極５３に
印加される電極駆動波形のタイミングチャートである。
Ｘ１〜Ｘｍはデータ電極５２に印加されるデータ電極駆
動信号（パルス幅変調信号）、Ｈ１〜Ｈｖは走査電極５
３に印加される走査電極駆動信号である。

【０００６】

【発明が解決しようとする課題】従来の画像表示装置の
駆動回路は以上のように構成されているので、次のよう
な問題点があった。

【０００７】パルス幅変調信号の全ての出力が同時に立
ち上がるため、データ電極駆動回路の電流負荷のピーク
が一度に集中し、これによる駆動回路の電源電圧のリッ
プル分が増加することによりデータ電極駆動信号が歪ん
でいた。このため、美しい画像を表示することができな
かった。また、大電力の電磁妨害波が発生し、画像が損
なわれていた。さらに、最近は大画面化が進み、データ
電極の負荷が増加する傾向にあり、このため問題点の影
響はさらに大きくなる傾向にある。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、各データ電極の、時間的に連続
する２つの階調データを一組とし、一つのパルス幅変調
信号とすることで、上記電源の電流負荷を平均化し、階
調の忠実な再現ができる画像表示装置の駆動回路を提供
することを目的とするものである。

【０００９】また、各データ電極の、時間的に連続する
２つの階調データを一組とし、一つのパルス幅変調信号
で構成するときに、全てのデータ電極を同じタイミング
ではなく、データ電極の半数は１水平走査期間（１Ｈ）
分ずらして一組とすることにより、データ電極駆動回路
用電源の電流負荷を平均化し、階調の忠実な再現ができ
る画像表示装置の駆動回路を提供することを目的とする
ものである。

【００１０】

【課題を解決するための手段】この発明に係る画像表示
装置の駆動回路は、データ電極と走査電極とが直交する
マトリクス構造を持つ画像表示部と、階調データに対応
したパルス幅の階調信号を所定のクロック信号をもとに
して所定の走査期間毎に生成するパルス幅変調回路と、
このパルス幅変調回路からのパルス幅変調信号を上記デ
ータ電極に印加するデータ電極駆動回路と、上記走査電
極に接続された走査電極駆動回路とを備え、上記パルス
幅変調回路は、上記各データ電極への時間的に連続する
二つの階調データを一組として一つのパルス幅変調信号
とするように構成されている。

【００１１】また、上記構成において、データ電極は、
２群に分けられ、その１群に対しては一組のパルス幅変
調信号が印加され、また、他の１群に対しては二つの階
調信号を接続するタイミングを上記一組のパルス幅変調
信号より１水平走査期間（１Ｈ）分ずらして一組となる
パルス幅変調信号が印加されるようなされている。

【００１２】また、上記構成において、データ電極は、
奇数番目の群と偶数番目の群に分けられている。

【００１３】また、データ電極は、データ電極駆動用Ｉ
Ｃ１個単位においてデータ電極が２群に分けられてい
る。

【００１４】

【作用】この発明における画像表示装置の駆動回路は、
各データ電極へ加わる時間的に連続する階調データを一
組とし、二つの階調信号を連結して一つのパルス幅変調
信号とすることで、パルス幅変調信号の立ち上がりまた
は立ち下がりが全て同時となることをなくし、データ電
極駆動回路用電源の電流負荷を平均化する。

【００１５】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の画像表示装置の駆動回路に使用
されるパルス幅変調回路の主要部を示すものであり、ｍ
個の信号を同時処理する。２（１）〜２（ｍ）はｍ個の
入力ｎビットディジタル信号をラッチするデータラッ
チ、３（１）〜３（ｍ）はパルス幅変調のためのｎビッ
トプリセッタブルアップカウンター、１２（１）〜１２
（ｍ）はパルス幅変調のためのｎビットプリセッタブル
ダウンカウンター、５はロード（ＬＯＡＤ）端子、６は
ロード（ＬＯＡＤ）２端子、７はクロック（ＣＬＫ）端
子、９（１）〜９（ｍ）及び１４（１）〜１４（ｍ）は
ＡＮＤ回路、１６はイネーブル（ＥＮＡＢＬＥ）端子、
１９はイネーブル（ＥＮＡＢＬＥ）２端子、４（１）〜
４（ｍ）はＲ−Ｓフリップフロップである。

【００１６】そして、例えば、データラッチ２（１）の
Ｑ出力は、ｎビットプリセッタブルダウンカウンター１
２（１）のプリセット（Ｐ）端子に、また、データラッ
チ２（１）の反転出力であるＱバ−出力は、ｎビットプ
リセッタブルアップカウンター３（１）のプリセット
（Ｐ）端子にそれぞれ接続され、さらに、各カウンター
の出力はＡＮＤ回路１４（１）及び９（１）に加えられ
ている。Ｒ−Ｓフリップフロップ４（１）のＲ及びＳ端
子には上記各ＡＮＤ回路の出力が印加される。以下、デ
ータラッチ２（２）〜２（ｍ）についても同様な接続に
なされている。ｎビットプリセッタブルダウンカウンタ
ー１２（１）〜１２（ｍ）のロード（Ｌ）端子は、ＬＯ
ＡＤ端子５からの信号で、また、ｎビットプリセッタブ
ルアップカウンター３（１）〜３（ｍ）のロード（Ｌ）
端子は、ＬＯＡＤ２端子６からの信号でそれぞれロード
される。ＡＮＤ回路４（１）〜４（ｍ）は端子１６から
のイネーブル信号で、また、ＡＮＤ回路９（１）〜９
（ｍ）は端子１９からのイネーブル信号で制御される。

【００１７】次に、動作について説明する。入力端子１
０から入力されるデータは、データラッチ２（１）〜２
（ｍ）において、時間的に異なる、一般的にはシーケン
シャルなラッチパルスＬ１〜Ｌｍによってｍ個のｎビッ
トデータにラッチされる。ラッチ２（１）〜２（ｍ）か
らの反転出力１８（１）〜１８（ｍ）は、ｎビットプリ
セッタブルアップカウンター３（１）〜３（ｍ）のプリ
セット端子に供給され、ロード（ＬＯＡＤ）２端子６か
ら入力されるロード（ＬＯＡＤ）２パルスによりプリセ
ットされる。このｎビットプリセッタブルアップカウン
ターのクロックは、クロック端子７より供給され、各々
のカウンターのキャリー（Ｃａｒｒｙ）出力１７（１）
〜１７（ｍ）がＡＮＤ回路９（１）〜９（ｍ）に送ら
れ、イネーブル（ＥＮＡＢＬＥ）端子１９から入力され
るイネーブル（ＥＮＡＢＬＥ）２パルスと論理積がとら
れる。その出力１５（１）〜１５（ｍ）はＲ−Ｓフリッ
プフロップ４（１）〜４（ｍ）のセット（Ｓ）端子に接
続される。出力１５（１）〜１５（ｍ）の立ち上がりか
らロード（ＬＯＡＤ）パルスの立ち上がりまでの期間
が、データラッチ２（１）〜２（ｍ）のデータに対応す
るパルス幅変調信号になる。これはつまり、ＬＯＡＤパ
ルスの立ち上がりで一つに連結する、二つのパルス幅変
調信号の前半部分に相当する。

【００１８】同様にして、入力端子１０から入力される
データは、データラッチ２（１）〜２（ｍ）において、
時間的に異なる、一般的にはシーケンシャルなラッチパ
ルスＬ１〜Ｌｍによってｍ個のｎビットデータにラッチ
される。ラッチ２（１）〜２（ｍ）のＱからの出力１１
（１）〜１１（ｍ）は、ｎビットプリセッタブルダウン
カウンター１２（１）〜１２（ｍ）のプリセット端子に
供給され、ロード（ＬＯＡＤ）端子５から入力されるロ
ード（ＬＯＡＤ）パルスによりプリセットされる。この
ダウンカウンターのクロックはクロック端子７より供給
され、各々のカウンターのボロー（Ｂｏｒｒｏｗ）出力
１３（１）〜１３（ｍ）がＡＮＤ回路１４（１）〜１４
（ｍ）に入力され、イネーブル（ＥＮＡＢＬＥ）端子１
６から入力されるイネーブル（ＥＮＡＢＬＥ）パルスと
論理積がとられる。その出力２０（１）〜２０（ｍ）は
Ｒ−Ｓフリップフロップ４（１）〜４（ｍ）のリセット
（Ｒ）端子に接続される。ロード（ＬＯＡＤ）パルスの
立ち上がりから出力２０（１）〜２０（ｍ）の立ち上が
りまでの期間が、データラッチ２（１）〜２（ｍ）のデ
ータに対応するパルス幅変調信号になる。これはつま
り、ロード（ＬＯＡＤ）パルスの立ち上がりで一つに連
結する、二つのパルス幅変調信号の後半部分に相当す
る。

【００１９】上記のようにして、二つのパルス幅変調信
号は、Ｒ−Ｓフリップフロップ４（１）〜４（ｍ）で一
つのパルス幅変調信号になり、ＯＰ（１）〜ＯＰ（ｍ）
から取り出される。図３は今説明した様子を示す本実施
例におけるパルス幅変調回路のタイミングチャートであ
る。また、図２は本実施例１におけるデータ電極５２及
び走査電極５３に印加される電極駆動波形のタイミング
チャートである。連結してできたパルス幅変調出力の立
ち上がり及び立ち下がり時期は、画像の内容により変化
するため、全ての出力が同時に立ち上がったり立ち下が
ったりすることは殆どなく、従来見られた駆動回路の電
源電圧のリップル分の増加によるデータ電極駆動信号の
歪みは除去される。

【００２０】実施例２．図４は、この発明の実施例２に
係る画像表示装置の駆動回路に使用されるパルス幅変調
回路の主要部を示すものであり、この実施例ではデータ
電極が２群に分けられ、その前半分にはデータ電極駆動
出力端子ＯＰ１〜ＯＰｍ／２から、その後半分にはデー
タ電極駆動出力端子ＯＰｍ／２＋１〜ＯＰｍから出力パ
ルスが印加されるようなされている。ロード（ＬＯＡ
Ｄ）端子５はｎビットプリセッタブルダウンカウンター
１２（１）〜１２（ｍ／２）及びｎビットプリセッタブ
ルアップカウンター３（ｍ／２＋１）〜３（ｍ）のロー
ド（ＬＯＡＤ）に接続され、一方ロード（ＬＯＡＤ）２
端子６はｎビットプリセッタブルアップカウンター３
（１）〜３（ｍ／２）及びｎビットプリセッタブルダウ
ンカウンター１２（ｍ／２＋１）〜１２（ｍ）のロード
（ＬＯＡＤ）に接続されれている以外は図１の構成と同
様である。

【００２１】次に動作を説明する。先ず、データ電極駆
動出力端子の前半分について説明する。入力端子１０か
ら入力されるデータは、データラッチ２（１）〜２（ｍ
／２）において、時間的に異なる、一般的にはシーケン
シャルなラッチパルスＬ１〜Ｌｍ／２によってｍ／２個
のｎビットデータにラッチされる。ラッチ２（１）〜２
（ｍ／２）からの反転出力１８（１）〜１８（ｍ／２）
は、ｎビットアップカウンター３（１）〜３（ｍ／２）
のプリセット（ＰＲＥＳＥＴ）端子に供給され、ロード
（ＬＯＡＤ）２端子６から入力されるロード（ＬＯＡ
Ｄ）２パルスによりプリセットされる。このｎビットア
ップカウンターのクロックは、クロック端子７より供給
され、各々のカウンターのキャリー（Ｃａｒｒｙ）出力
１７（１）〜１７（ｍ／２）がＡＮＤ回路９（１）〜９
（ｍ／２）に送られ、イネーブル（ＥＮＡＢＬＥ）端子
１９から入力されるイネーブル（ＥＮＡＢＬＥ）２パル
スと論理積がとられる。その出力１５（１）〜１５（ｍ
／２）はＲ−Ｓフリップフロップ４（１）〜４（ｍ／
２）のセット（ＳＥＴ）端子に接続される。出力１５
（１）〜１５（ｍ／２）の立ち上がりからロード（ＬＯ
ＡＤ）パルスの立ち上がりまでの期間が、データラッチ
２（１）〜２（ｍ／２）のデータに対応するパルス幅変
調信号になる。これはつまり、ＬＯＡＤパルスの立ち上
がりで一つに連結する、二つのパルス幅変調信号の前半
部分に相当する。

【００２２】同様に、入力端子１０から入力されるデー
タは、データラッチ２（１）〜２（ｍ／２）において、
時間的に異なる、一般的にはシーケンシャルなラッチパ
ルスＬ１〜Ｌｍ／２によってｍ／２個のｎビットデータ
にラッチされる。ラッチ２（１）〜２（ｍ／２）からの
出力１１（１）〜１１（ｍ／２）は、ｎビットプリセッ
タブルダウンカウンター１２（１）〜１２（ｍ／２）の
プリセット端子に供給され、ロード（ＬＯＡＤ）端子５
から入力されるロード（ＬＯＡＤ）パルスによりプリセ
ットされる。このｎビットプリセッタブルダウンカウン
ターのクロックは、クロック端子７より供給され、各々
のカウンターのボロー（Ｂｏｒｒｏｗ）出力１３（１）
〜１３（ｍ／２）がＡＮＤ回路１４（１）〜１４（ｍ／
２）に送られ、イネーブル（ＥＮＡＢＬＥ）端子１６か
ら入力されるイネーブル（ＥＮＡＢＬＥ）パルスと論理
積がとられる。その出力２０（１）〜２０（ｍ／２）は
Ｒ−Ｓフリップフロップ４（１）〜４（ｍ／２）のリセ
ット（ＲＥＳＥＴ）端子に接続される。ＬＯＡＤパルス
の立ち上がりから出力２０（１）〜２０（ｍ／２）の立
ち上がりまでの期間が、データラッチ２（１）〜２（ｍ
／２）のデータに対応するパルス幅変調信号になる。こ
れはつまり、ＬＯＡＤパルスの立ち上がりで一つに連結
する、二つのパルス幅変調信号の後半部分に相当する。
これらパルスの出力はデータ電極駆動出力端子ＯＰ１〜
ＯＰｍ／２に取り出される。

【００２３】次に、データ電極駆動出力端子の後半分に
ついて説明する。入力端子１０から入力されるデータ
は、データラッチ２（ｍ／２＋１）〜２（ｍ）におい
て、時間的に異なる、一般的にはシーケンシャルなラッ
チパルスＬｍ／２＋１〜Ｌｍによってｍ／２個のｎビッ
トデータにラッチされる。ラッチ２（ｍ／２＋１）〜２
（ｍ）からの反転出力１８（ｍ／２＋１）〜１８（ｍ）
は、ｎビットアップカウンター３（ｍ／２＋１）〜３
（ｍ）のプリセット端子に供給され、ロード（ＬＯＡ
Ｄ）端子５から入力されるロード（ＬＯＡＤ）パルスに
よりプリセットされる。このアップカウンターのクロッ
クは、クロック端子７より供給され、各々のカウンター
のキャリー（Ｃａｒｒｙ）出力１７（ｍ／２＋１）〜１
７（ｍ）がＡＮＤ回路９（ｍ／２＋１）〜９（ｍ）に送
られ、イネーブル（ＥＮＡＢＬＥ）端子１６から入力さ
れるイネーブル（ＥＮＡＢＬＥ）パルスと論理積がとら
れる。その出力１５（ｍ／２＋１）〜１５（ｍ）はＲ−
Ｓフリップフロップ４（ｍ／２＋１）〜４（ｍ）のセッ
ト（ＳＥＴ）端子に接続される。出力１５（ｍ／２＋
１）〜１５（ｍ）の立ち上がりからロード（ＬＯＡＤ）
２パルスの立ち上がりまでの期間が、データラッチ２
（ｍ／２＋１）〜２（ｍ）のデータに対応するパルス幅
変調信号になる。これはつまり、ＬＯＡＤ２パルスの立
ち上がりで一つに連結する、二つのパルス幅変調信号の
前半部分に相当する。

【００２４】同様に、入力端子１０から入力されるデー
タは、データラッチ２（ｍ／２＋１）〜２（ｍ）におい
て、時間的に異なる、一般的にはシーケンシャルなラッ
チパルスＬｍ／２＋１〜Ｌｍによってｍ／２個のｎビッ
トデータにラッチされる。ラッチ２（ｍ／２＋１）〜２
（ｍ）からの出力１１（ｍ／２＋１）〜１１（ｍ）は、
ｎビットダウンカウンター１２（ｍ／２＋１）〜１２
（ｍ）のプリセット端子に供給され、ロード（ＬＯＡ
Ｄ）２端子６から入力されるロード（ＬＯＡＤ）２パル
スによりプリセットされる。このダウンカウンターのク
ロックは、クロック端子７より供給され、各々のカウン
ターのボロー（Ｂｏｒｒｏｗ）出力１３（ｍ／２＋１）
〜１３（ｍ）がＡＮＤ回路１４（ｍ／２＋１）〜１４
（ｍ）に送られ、イネーブル（ＥＮＡＢＬＥ）２端子１
９から入力されるイネーブル（ＥＮＡＢＬＥ）２パルス
と論理積がとられる。その出力２０（ｍ／２＋１）〜２
０（ｍ）はＲ−Ｓフリップフロップ４（ｍ／２＋１）〜
４（ｍ）のリセット（ＲＥＳＥＴ）端子に接続される。
ロード（ＬＯＡＤ）２パルスの立ち上がりから出力２０
（ｍ／２＋１）〜２０（ｍ）の立ち上がりまでの期間
が、データラッチ２（ｍ／２＋１）〜２（ｍ）のデータ
に対応するパルス幅変調信号になる。これはつまり、Ｌ
ＯＡＤ２パルスの立ち上がりで一つに連結する、二つの
パルス幅変調信号の後半部分に相当する。これらパルス
の出力はデータ電極駆動出力端子ＯＰｍ／２＋１〜ＯＰ
ｍに取り出される。

【００２５】上記のようにして、二つのパルス幅変調信
号は、Ｒ−Ｓフリップフロップ４（１）〜４（ｍ）で一
つのパルス幅変調信号となる。図６は本実施例における
パルス幅変調回路のタイミングチャートである。パルス
幅変調信号の立ち上がり及び立ち下がりの時期は画像の
内容により変化するため、全ての出力が同時に立ち上が
ったり立ち下がったりすることは殆どない。また、図５
は今説明した様子を示す本実施例２における各電極に印
加する電極駆動波形のタイミングチャートである。デー
タ電極駆動信号の前半部分と後半部分とは、連結するタ
イミングをＬＯＡＤパルスとＬＯＡＤ２パルス間の１Ｈ
分ずらしている。

【００２６】実施例３．実施例２では、データ電極を２
群に分けて駆動するようにし、その分け方はデータ電極
駆動端子の前半分と後半分に分けたが、この実施例で
は、データ電極駆動端子の奇数番目と偶数番目の２群に
分ける。映像が自然画の場合には水平方向の相関が強
く、出力端子の奇数番目の群と偶数番目の群で駆動タイ
ミングを分けると、駆動電流の平均化の効果が大きいた
め、このような分け方をする。また、実施例２、実施例
３とも、一つの群のデータ電極駆動端子の数は丁度半数
であるときに効果が大きいが、必ずしも半数に分けるこ
とに限定するものではない。

【００２７】実施例４．また、データ電極駆動端子を２
群に分ける分け方として、データ電極駆動用ＩＣ単位に
おいてデータ電極を２群に分けるようにしてもよい。例
えば、データ電極駆動回路の４０個の端子分を集積化し
たＩＣの場合、２０端子分の２群に分ける。このように
ＩＣ化すると、電源やＧＮＤのインピーダンス（抵抗）
が基板のパターンにより大きくなることがないため、妨
害の発生が少なくなりさらに、ＩＣ１個単位で２群に分
ければ、ＩＣ内部で電流が平均化されるために妨害の発
生はより少なくなる。

【００２８】

【発明の効果】以上のようにこの発明によれば、パルス
幅変調信号の立ち上がりや立ち下がりが全ての出力で同
時になるということがないため、電流負荷の集中がなく
なり、データ電極駆動回路用電源のリップル分の増加を
極めて少なくでき、階調信号を忠実に再現することによ
り美しい画像を表示できるものである。また、パルス幅
変調信号の個数が減るため、出力回路のＯＮ、ＯＦＦの
回数が減り、電流負荷の減少により低消費電力が実現で
きる。さらに、電磁妨害波を小さく抑えることができ
る。

【００２９】また、データ電極を２分し、データ電極の
半数に対しては二つの階調信号を接続するタインミング
を１Ｈ分ずらすことで電流負荷をより分散することによ
り、データ電極駆動回路用電源のリップル分の増加を極
めて少なくし、より美しい画像を表示することができ
る。

【００３０】さらに、データ電極駆動回路ＩＣ１個単位
で電流負荷を平均化することができるために、データ電
極駆動回路用電源のリップル分の増加を極めて少なく
し、より美しい画像を表示することができるとともに、
電磁妨害波をより小さくするという効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１におけるパルス幅変調回路
の主要部を示すブロック回路図である。

【図２】この発明の実施例１における画像表示部の各電
極に印加される電極駆動波形のタイミングチャートであ
る。

【図３】この発明の実施例１におけるパルス幅変調回路
の各部波形のタイミングチャートである。

【図４】この発明の実施例２におけるパルス幅変調回路
の主要部を示すブロック回路図である。

【図５】この発明の実施例２における画像表示部の各電
極に印加される電極駆動波形のタイミングチャートであ
る。

【図６】この発明の実施例２におけるパルス幅変調回路
の各部波形のタイミングチャートである。

【図７】一般的なマトリクス画像表示部及びその周辺回
路構成を示すブロック図である。

【図８】従来のパルス幅変調回路の主要部を示すブロッ
ク回路図である。

【図９】画像表示部の各電極に印加される従来の電極駆
動波形のタイミングチャートである。

【符号の説明】

２（１）〜２（ｍ）ｎビットデータラッチ、３（１）
〜３（ｍ）ｎビットアップカウンター、４（１）〜４
（ｍ）Ｒ−Ｓフリップフロップ、５ロード端子、６
ロード２端子、７クロック端子、９（１）〜９
（ｍ）ＡＮＤ回路、１０データ入力端子、１２
（１）〜１２（ｍ）ｎビットダウンカウンター、１４
（１）〜１４（ｍ）ＡＮＤ回路、１６イネーブル端
子、１９イネーブル２端子、ＯＰ１〜ＯＰｍ出力端
子、５１画像表示部、５２データ電極、５３走査
電極、５４信号処理回路、５５パルス幅変調回路、
５６データ電極駆動回路、５７走査電極駆動回路。

Claims

【特許請求の範囲】

【請求項１】データ電極と走査電極が直交するマトリ
クス構造を持つ画像表示部、階調データに対応したパル
ス幅の変調信号を所定のクロック信号をもとにして所定
の走査期間毎に生成するパルス幅変調回路、このパルス
幅変調回路からのパルス幅変調信号を上記データ電極に
印加するデータ電極駆動回路、及び上記走査電極に接続
された走査電極駆動回路を備え、上記パルス幅変調回路
は、上記各データ電極への時間的に連続する二つの階調
データを一組として一つのパルス幅変調信号とするよう
に構成されていることを特徴とする画像表示装置の駆動
回路。
【請求項２】データ電極は、２群に分けられ、その１
群に対しては一組のパルス幅変調信号が印加され、ま
た、他の１群に対しては二つの階調信号を接続するタイ
ミングを上記一組のパルス幅変調信号より１水平走査期
間（１Ｈ）分ずらして一組となるパルス幅変調信号が印
加されるようなされたことを特徴とする請求項１記載の
画像表示装置の駆動回路。
【請求項３】データ電極は、奇数番目の群と偶数番目
の群に分けられていることを特徴とする請求項２記載の
画像表示装置の駆動回路。
【請求項４】データ電極は、データ電極駆動用ＩＣ１
個単位においてデータ電極が２群に分けられていること
を特徴とする請求項２または請求項３記載の画像表示装
置の駆動回路。