JPH0612032A - 表示装置 - Google Patents
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- JPH0612032A JPH0612032A JP17105392A JP17105392A JPH0612032A JP H0612032 A JPH0612032 A JP H0612032A JP 17105392 A JP17105392 A JP 17105392A JP 17105392 A JP17105392 A JP 17105392A JP H0612032 A JPH0612032 A JP H0612032A
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Abstract
(57)【要約】
【目的】 本発明はアクティブ・マトリクス方式の液晶
表示パネルを有する表示装置に関し、少ない電圧数で多
階調表示し得る表示装置を提供することを目的とする。 【構成】 設定電圧を選択して表示パネルを駆動する表
示装置において、上記の設定電圧を演算部２０，選択部
３０及びラッチ部４０により構成する。演算部２０は出
力電圧と電位差電圧とを加算又は減算する。選択部３０
はライン同期信号がオンの期間は基準電圧を選択し、オ
フのときは演算部２０の出力電圧を選択する。ラッチ部
４０は演算同期信号により選択部３０の出力電圧をラッ
チする。ラッチ部４０の出力には段差が電位差電圧で決
まる階段状電圧が得られる。
表示パネルを有する表示装置に関し、少ない電圧数で多
階調表示し得る表示装置を提供することを目的とする。 【構成】 設定電圧を選択して表示パネルを駆動する表
示装置において、上記の設定電圧を演算部２０，選択部
３０及びラッチ部４０により構成する。演算部２０は出
力電圧と電位差電圧とを加算又は減算する。選択部３０
はライン同期信号がオンの期間は基準電圧を選択し、オ
フのときは演算部２０の出力電圧を選択する。ラッチ部
４０は演算同期信号により選択部３０の出力電圧をラッ
チする。ラッチ部４０の出力には段差が電位差電圧で決
まる階段状電圧が得られる。
Description
【０００１】
【産業上の利用分野】本発明は表示装置に係り、特にア
クティブ・マトリクス方式の液晶表示パネルを有する表
示装置に関する。
クティブ・マトリクス方式の液晶表示パネルを有する表
示装置に関する。
【０００２】液晶表示パネルを駆動する方式には、アナ
ログ信号を増幅回路を通して液晶表示パネルに入力する
アナログ方式と、複数の設定電圧の一つを選択して液晶
表示パネルに入力するディジタル方式とがある。しか
し、アナログ方式は任意の電圧が得られるからフルカラ
ー表示が可能であるが、増幅回路に多数の演算増幅器を
必要とし、高速動作のために定常的に電流を流して演算
増幅器を構成するトランジスタを非飽和領域で使用する
ようにしているため、消費電力が大である。
ログ信号を増幅回路を通して液晶表示パネルに入力する
アナログ方式と、複数の設定電圧の一つを選択して液晶
表示パネルに入力するディジタル方式とがある。しか
し、アナログ方式は任意の電圧が得られるからフルカラ
ー表示が可能であるが、増幅回路に多数の演算増幅器を
必要とし、高速動作のために定常的に電流を流して演算
増幅器を構成するトランジスタを非飽和領域で使用する
ようにしているため、消費電力が大である。
【０００３】これに対し、ディジタル方式はスイッチの
選択によって設定電圧を得るから、消費電力が小である
特長がある。特に近年、ラップトップ型コンピュータの
液晶表示装置等、電池で使用される電子機器の表示装置
は低消費電力であることが要求されるため、そのような
表示装置ではディジタル方式の駆動方式が主流となって
いる。かかるディジタル方式で駆動される液晶表示パネ
ルを有する表示装置ではアナログ方式に近い多色化が要
求されている。
選択によって設定電圧を得るから、消費電力が小である
特長がある。特に近年、ラップトップ型コンピュータの
液晶表示装置等、電池で使用される電子機器の表示装置
は低消費電力であることが要求されるため、そのような
表示装置ではディジタル方式の駆動方式が主流となって
いる。かかるディジタル方式で駆動される液晶表示パネ
ルを有する表示装置ではアナログ方式に近い多色化が要
求されている。
【０００４】
【従来の技術】図６は従来の表示装置の要部の一例の構
成図を示す。同図中、入力端子１1 〜１n はｎ種類の設
定電圧の入力端子、入力端子２は入力データの入力端
子、入力端子３は入力クロックをシフトレジスタ４に供
給する入力端子である。
成図を示す。同図中、入力端子１1 〜１n はｎ種類の設
定電圧の入力端子、入力端子２は入力データの入力端
子、入力端子３は入力クロックをシフトレジスタ４に供
給する入力端子である。
【０００５】選択回路５1 〜５m は液晶表示パネルへの
駆動信号を出力する回路で、シフトレジスタ４よりのク
ロックに基づいて入力端子２よりの入力データをラッチ
し、そのラッチした値と入力端子１1 〜１n よりのｎ種
類の設定電圧とを比較し、ラッチした値に応じて一つの
設定電圧を選択して端子６1 〜６m へ出力する。この出
力端子６1 〜６m より順次選択出力される設定電圧は液
晶駆動回路へ出力される。
駆動信号を出力する回路で、シフトレジスタ４よりのク
ロックに基づいて入力端子２よりの入力データをラッチ
し、そのラッチした値と入力端子１1 〜１n よりのｎ種
類の設定電圧とを比較し、ラッチした値に応じて一つの
設定電圧を選択して端子６1 〜６m へ出力する。この出
力端子６1 〜６m より順次選択出力される設定電圧は液
晶駆動回路へ出力される。
【０００６】
【発明が解決しようとする課題】しかるに、上記のディ
ジタル式の従来装置は、消費電力はアナログ式に比し少
ないが、加法混色の三原色（赤、緑、青）の夫々につい
て同じ数の設定電圧を作って階調表示しているため、フ
ルカラーに近い1667万（＝256 ×256 ×256 ）色を表示
しようとすると、256 種類の設定電圧が必要となり、外
部回路が増加し、ＩＣの端子数や選択用スイッチの数の
制約から実現できず、表示色数が少ないという課題があ
る。
ジタル式の従来装置は、消費電力はアナログ式に比し少
ないが、加法混色の三原色（赤、緑、青）の夫々につい
て同じ数の設定電圧を作って階調表示しているため、フ
ルカラーに近い1667万（＝256 ×256 ×256 ）色を表示
しようとすると、256 種類の設定電圧が必要となり、外
部回路が増加し、ＩＣの端子数や選択用スイッチの数の
制約から実現できず、表示色数が少ないという課題があ
る。
【０００７】本発明は上記の点に鑑みなされたもので、
少ない電圧数で多階調表示し得るディジタル入力方式の
表示装置を提供することを目的とする。
少ない電圧数で多階調表示し得るディジタル入力方式の
表示装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の要部の原
理ブロック図を示す。本発明は設定電圧発生回路により
発生されたＮ種類（ただし、Ｎは２以上の整数）の設定
電圧の中から、入力データに応じた設定電圧を選択回路
により選択して表示パネルを駆動する表示装置におい
て、図１に示すように、上記設定電圧発生回路を演算部
２０，選択部３０及びラッチ部４０を有する構成とした
ものである。
理ブロック図を示す。本発明は設定電圧発生回路により
発生されたＮ種類（ただし、Ｎは２以上の整数）の設定
電圧の中から、入力データに応じた設定電圧を選択回路
により選択して表示パネルを駆動する表示装置におい
て、図１に示すように、上記設定電圧発生回路を演算部
２０，選択部３０及びラッチ部４０を有する構成とした
ものである。
【０００９】ここに、上記の演算部２０は階段状電圧の
段差に相当する電位差電圧ΔＶと、出力設定電圧との加
算及び減算の少なくとも一方を行なう。また、選択部３
０は演算部２０の出力電圧と基準電圧Ｖ0 とライン同期
信号とが夫々供給され、ライン同期信号がオンの期間は
基準電圧Ｖ0 を選択し、ライン同期信号がオフの期間は
演算部２０の出力電圧を選択する。更に上記ラッチ部４
０は１水平走査周期より短い所定周期の演算同期信号に
より選択部３０の出力電圧をラッチし、そのラッチして
得た階段状電圧を設定電圧として出力する。
段差に相当する電位差電圧ΔＶと、出力設定電圧との加
算及び減算の少なくとも一方を行なう。また、選択部３
０は演算部２０の出力電圧と基準電圧Ｖ0 とライン同期
信号とが夫々供給され、ライン同期信号がオンの期間は
基準電圧Ｖ0 を選択し、ライン同期信号がオフの期間は
演算部２０の出力電圧を選択する。更に上記ラッチ部４
０は１水平走査周期より短い所定周期の演算同期信号に
より選択部３０の出力電圧をラッチし、そのラッチして
得た階段状電圧を設定電圧として出力する。
【００１０】
【作用】本発明では、端子１３より入力される１水平走
査周期のライン同期信号が図２（Ａ）にａで示す如きパ
ルスである場合、そのオンの期間（ハイレベル期間）
は、選択部３０により端子１２よりの図２（Ｄ）に示す
基準電圧Ｖ0 が選択されてラッチ部４０に印加される。
ラッチ部４０は端子１４よりの図２（Ｂ）に示す演算同
期信号ｂの立ち上がりで保持されるため、出力端子１６
には設定電圧としてまず基準電圧Ｖ0 が出力される。
査周期のライン同期信号が図２（Ａ）にａで示す如きパ
ルスである場合、そのオンの期間（ハイレベル期間）
は、選択部３０により端子１２よりの図２（Ｄ）に示す
基準電圧Ｖ0 が選択されてラッチ部４０に印加される。
ラッチ部４０は端子１４よりの図２（Ｂ）に示す演算同
期信号ｂの立ち上がりで保持されるため、出力端子１６
には設定電圧としてまず基準電圧Ｖ0 が出力される。
【００１１】続いて、ライン同期信号ａがオフとなると
（ローレベルとなると）、選択部３０は演算部２０の出
力電圧を選択する。このとき、演算部２０は端子１１よ
りの図２（Ｅ）に示す電位差電圧ΔＶと直前の出力設定
電圧Ｖ0 との演算（仮に加算であるものとする）を行な
って得た電圧Ｖ0 ＋ΔＶを出力しているので、この電圧
Ｖ0 ＋ΔＶが選択部３０を通してラッチ部４０に印加さ
れ、ここで図２（Ｂ）に示す演算同期信号ｂの立ち上が
りで保持された後、出力端子１６へ演算電圧ｆとして出
力される。
（ローレベルとなると）、選択部３０は演算部２０の出
力電圧を選択する。このとき、演算部２０は端子１１よ
りの図２（Ｅ）に示す電位差電圧ΔＶと直前の出力設定
電圧Ｖ0 との演算（仮に加算であるものとする）を行な
って得た電圧Ｖ0 ＋ΔＶを出力しているので、この電圧
Ｖ0 ＋ΔＶが選択部３０を通してラッチ部４０に印加さ
れ、ここで図２（Ｂ）に示す演算同期信号ｂの立ち上が
りで保持された後、出力端子１６へ演算電圧ｆとして出
力される。
【００１２】以下、上記と同様の動作が繰り返され、ラ
イン同期信号ａがオフの期間で演算同期信号ｂが入力さ
れる毎に、ラッチ部４０からは図２（Ｆ）に示す如く電
位差電圧ΔＶが加算されていく階段状電圧ｆが設定電圧
として取り出される。なお、このとき演算部２０が端子
１５よりの図２（Ｃ）に示す交流化信号ｃのオフの期間
は加算動作を行ない、オンの期間は減算動作を行なうよ
うな構成とされることにより、ラッチ部４０の出力設定
電圧ｆは図２（Ｆ）に示す如く加算動作時は上昇し、減
算動作時は下降する、各々段差ΔＶの階段状電圧とな
る。
イン同期信号ａがオフの期間で演算同期信号ｂが入力さ
れる毎に、ラッチ部４０からは図２（Ｆ）に示す如く電
位差電圧ΔＶが加算されていく階段状電圧ｆが設定電圧
として取り出される。なお、このとき演算部２０が端子
１５よりの図２（Ｃ）に示す交流化信号ｃのオフの期間
は加算動作を行ない、オンの期間は減算動作を行なうよ
うな構成とされることにより、ラッチ部４０の出力設定
電圧ｆは図２（Ｆ）に示す如く加算動作時は上昇し、減
算動作時は下降する、各々段差ΔＶの階段状電圧とな
る。
【００１３】従って、本発明では基準電圧Ｖ0 と電位差
電圧ΔＶの２種類の電圧で規定される階段状の電圧を発
生することができ、また１水平走査周期の演算同期信号
ｂのパルス数をＮ個に設定することによりＮ段の階段
波、すなわちＮ種類の設定電圧を得ることができる。こ
のＮ種類の設定電圧のうち所望の階調に対応する一の設
定電圧がタイミングを合わせて選択回路で選択されて表
示数を駆動するべく出力される。
電圧ΔＶの２種類の電圧で規定される階段状の電圧を発
生することができ、また１水平走査周期の演算同期信号
ｂのパルス数をＮ個に設定することによりＮ段の階段
波、すなわちＮ種類の設定電圧を得ることができる。こ
のＮ種類の設定電圧のうち所望の階調に対応する一の設
定電圧がタイミングを合わせて選択回路で選択されて表
示数を駆動するべく出力される。
【００１４】
【実施例】図３は本発明の一実施例の構成図を示す。同
図中、図１と同一構成部分には同一符号を付してある。
図３において、設定電圧発生回路100 は図１の原理ブロ
ック図に示した、本発明の要部をなす回路で、例えば図
４に示す如き回路構成とされている。また、図３中、カ
ウンタ５３は端子１４よりの演算同期信号を計数し、ま
た、１水平走査周期毎にリセットされる。シフトレジス
タ５４は端子５２よりのクロックを順次シフトして選択
回路６０1 〜６０M へ順次ラッチパルスを出力する。
図中、図１と同一構成部分には同一符号を付してある。
図３において、設定電圧発生回路100 は図１の原理ブロ
ック図に示した、本発明の要部をなす回路で、例えば図
４に示す如き回路構成とされている。また、図３中、カ
ウンタ５３は端子１４よりの演算同期信号を計数し、ま
た、１水平走査周期毎にリセットされる。シフトレジス
タ５４は端子５２よりのクロックを順次シフトして選択
回路６０1 〜６０M へ順次ラッチパルスを出力する。
【００１５】選択回路６０1 〜６０M は全部でＭ回路あ
り、互いに同一回路構成で、各々ラッチ６１，比較器６
２，ラッチ６３及び６４よりなり、端子５１よりの入力
データに応じた値の設定電圧を端子７１1 〜７１M を介
して、アクティブ・マトリクス方式の液晶表示パネルへ
出力する。以上の図３に示す回路が一つのドライバＩＣ
を構成している。
り、互いに同一回路構成で、各々ラッチ６１，比較器６
２，ラッチ６３及び６４よりなり、端子５１よりの入力
データに応じた値の設定電圧を端子７１1 〜７１M を介
して、アクティブ・マトリクス方式の液晶表示パネルへ
出力する。以上の図３に示す回路が一つのドライバＩＣ
を構成している。
【００１６】設定電圧発生回路100 は図４に示す如く演
算部２０，選択部３０及びラッチ部４０よりなる。ただ
し、図４では交流化同期信号入力端子１５及び、それに
よる回路部の図示は省略してある。演算部２０は演算増
幅器２１，２６及び抵抗２２〜２５，２７よりなり、演
算増幅器２１の反転入力端子が抵抗２２を介して端子１
６に接続される一方、抵抗２３を介して端子１１に接続
され、また演算増幅器２１の出力端子と反転入力端子と
の間に抵抗２４が接続されている。
算部２０，選択部３０及びラッチ部４０よりなる。ただ
し、図４では交流化同期信号入力端子１５及び、それに
よる回路部の図示は省略してある。演算部２０は演算増
幅器２１，２６及び抵抗２２〜２５，２７よりなり、演
算増幅器２１の反転入力端子が抵抗２２を介して端子１
６に接続される一方、抵抗２３を介して端子１１に接続
され、また演算増幅器２１の出力端子と反転入力端子と
の間に抵抗２４が接続されている。
【００１７】また、演算増幅器２１の出力端子は抵抗２
５を介して演算増幅器２６の反転入力端子に接続されて
いる。更に、演算増幅器２６は出力端子が抵抗２７を介
して反転入力端子に帰還接続されており、反転増幅回路
を構成している。抵抗２２〜２４は夫々同一抵抗値Ｒ1
であり、抵抗２５及び２７も夫々同一抵抗値Ｒ2 であ
る。
５を介して演算増幅器２６の反転入力端子に接続されて
いる。更に、演算増幅器２６は出力端子が抵抗２７を介
して反転入力端子に帰還接続されており、反転増幅回路
を構成している。抵抗２２〜２４は夫々同一抵抗値Ｒ1
であり、抵抗２５及び２７も夫々同一抵抗値Ｒ2 であ
る。
【００１８】選択部３０はインバータ３１，アナログス
イッチ（ＡＳＷ）３２及び３３より構成されている。Ａ
ＳＷ３２は一端が演算増幅器２６の出力端子に接続さ
れ、他端がＡＳＷ３３の他端と共に後述のＡＳＷ４１に
接続されている。ＡＳＷ３３は端子１３よりのライン同
期信号によりスイッチング制御され、ＡＳＷ３２は上記
ライン同期信号をインバータ３１で位相反転した信号に
よりスイッチング制御される。従って、ＡＳＷ３２及び
３３は一方がオンのとき、他方がオフとされる。
イッチ（ＡＳＷ）３２及び３３より構成されている。Ａ
ＳＷ３２は一端が演算増幅器２６の出力端子に接続さ
れ、他端がＡＳＷ３３の他端と共に後述のＡＳＷ４１に
接続されている。ＡＳＷ３３は端子１３よりのライン同
期信号によりスイッチング制御され、ＡＳＷ３２は上記
ライン同期信号をインバータ３１で位相反転した信号に
よりスイッチング制御される。従って、ＡＳＷ３２及び
３３は一方がオンのとき、他方がオフとされる。
【００１９】ラッチ部４０はＡＳＷ４１，容量Ｃのホー
ルド用コンデンサ４２及びボルテージホロワを構成する
演算増幅器４３より構成されている。ＡＳＷ４１は端子
１４よりの演算同期信号によりスイッチング制御され
る。
ルド用コンデンサ４２及びボルテージホロワを構成する
演算増幅器４３より構成されている。ＡＳＷ４１は端子
１４よりの演算同期信号によりスイッチング制御され
る。
【００２０】次に図４の設定電圧発生回路100 の回路動
作について説明する。出力端子１６の出力設定電圧と端
子１１よりの電位差電圧ΔＶとは夫々抵抗２２，２３を
介して加算された後、演算増幅器２１の反転入力端子に
供給され、ここで反転増幅されて取り出され、更に抵抗
２５を介して演算増幅器２６により反転増幅されて出力
される。
作について説明する。出力端子１６の出力設定電圧と端
子１１よりの電位差電圧ΔＶとは夫々抵抗２２，２３を
介して加算された後、演算増幅器２１の反転入力端子に
供給され、ここで反転増幅されて取り出され、更に抵抗
２５を介して演算増幅器２６により反転増幅されて出力
される。
【００２１】この状態において、端子１３よりハイレベ
ルのライン同期信号が入力されると、ＡＳＷ３２がオ
フ、ＡＳＷ３３がオンとされる。これにより、端子１２
よりの基準電圧Ｖ0 がＡＳＷ３３を通してＡＳＷ４１に
入力される。ＡＳＷ４１は端子１４よりの演算同期信号
がハイレベルの期間オンとされ、このオン期間中、上記
のＡＳＷ３３よりの基準電圧Ｖ0 を通過させてコンデン
サ４２に印加し、これを充電させる。
ルのライン同期信号が入力されると、ＡＳＷ３２がオ
フ、ＡＳＷ３３がオンとされる。これにより、端子１２
よりの基準電圧Ｖ0 がＡＳＷ３３を通してＡＳＷ４１に
入力される。ＡＳＷ４１は端子１４よりの演算同期信号
がハイレベルの期間オンとされ、このオン期間中、上記
のＡＳＷ３３よりの基準電圧Ｖ0 を通過させてコンデン
サ４２に印加し、これを充電させる。
【００２２】コンデンサ４２が充電されてその端子電圧
がＶ0 となった後、演算同期信号がローレベルとされる
ため、ＡＳＷ４１がオフとされ、これによりコンデンサ
４２の充電電荷が保持される。このときのコンデンサ４
２の端子電圧Ｖ0 は演算増幅器４３により非反転増幅さ
れて出力端子１６へ設定電圧として出力される。
がＶ0 となった後、演算同期信号がローレベルとされる
ため、ＡＳＷ４１がオフとされ、これによりコンデンサ
４２の充電電荷が保持される。このときのコンデンサ４
２の端子電圧Ｖ0 は演算増幅器４３により非反転増幅さ
れて出力端子１６へ設定電圧として出力される。
【００２３】この出力設定電圧Ｖ0 は電位差電圧ΔＶと
加算されて演算増幅器２１の反転入力端子に入力され、
演算増幅器２１で反転増幅され、更に次段の演算増幅器
２６で反転増幅されて（Ｖ0 ＋ΔＶ）がＡＳＷ３２に印
加される。この状態において、ライン同期信号がローレ
ベルになると、ＡＳＷ３２がオン、ＡＳＷ３３がオフと
されるため、ＡＳＷ３２を通して（Ｖ0 ＋ΔＶ）がＡＳ
Ｗ４１に印加される。
加算されて演算増幅器２１の反転入力端子に入力され、
演算増幅器２１で反転増幅され、更に次段の演算増幅器
２６で反転増幅されて（Ｖ0 ＋ΔＶ）がＡＳＷ３２に印
加される。この状態において、ライン同期信号がローレ
ベルになると、ＡＳＷ３２がオン、ＡＳＷ３３がオフと
されるため、ＡＳＷ３２を通して（Ｖ0 ＋ΔＶ）がＡＳ
Ｗ４１に印加される。
【００２４】続いて、演算同期信号がハイレベルになる
と、ＡＳＷ４１がオンとされ、その結果、上記の加算電
圧（Ｖ0 ＋ΔＶ）がＡＳＷ４１を通してコンデンサ４２
に印加されて、これを充電する。この充電によりコンデ
ンサ４２の端子電圧が（Ｖ0＋ΔＶ）に達した後、端子
１４よりの演算同期信号がローレベルになるため、ＡＳ
Ｗ４１がオフとされてコンデンサ４２の充電電荷が保持
される。以下、上記と同様の動作が繰り返され、出力端
子１２は時間の経過と共に上昇していく階段状電圧Ｖn
が出力される。このＶn はＶ0 ＋（ｎ−１）×ΔＶで表
わされる（ただし、Ｖn はｎ番目の電圧を示す）。
と、ＡＳＷ４１がオンとされ、その結果、上記の加算電
圧（Ｖ0 ＋ΔＶ）がＡＳＷ４１を通してコンデンサ４２
に印加されて、これを充電する。この充電によりコンデ
ンサ４２の端子電圧が（Ｖ0＋ΔＶ）に達した後、端子
１４よりの演算同期信号がローレベルになるため、ＡＳ
Ｗ４１がオフとされてコンデンサ４２の充電電荷が保持
される。以下、上記と同様の動作が繰り返され、出力端
子１２は時間の経過と共に上昇していく階段状電圧Ｖn
が出力される。このＶn はＶ0 ＋（ｎ−１）×ΔＶで表
わされる（ただし、Ｖn はｎ番目の電圧を示す）。
【００２５】なお、演算部２０は図４では加算回路であ
るが、電位差電圧入力端子１１と抵抗２３との間に、反
転回路（抵抗２５，２７，演算増幅器２６で構成される
回路と同等の回路）を設けることにより、Ｖ0 −（ｎ−
１）×ΔＶで表わされる階段状電圧Ｖn を出力する減算
回路を構成することができる。そして、上記の加算回路
及び減算回路の各電位差電圧入力端子間に切換回路を設
けると共に、出力端子間にも切換回路を設け、これら切
換回路を前記交流化信号でスイッチング制御することに
より、加算及び減算を交互に行なって図２（Ｆ）に示し
たような階段状電圧を得ることができる。
るが、電位差電圧入力端子１１と抵抗２３との間に、反
転回路（抵抗２５，２７，演算増幅器２６で構成される
回路と同等の回路）を設けることにより、Ｖ0 −（ｎ−
１）×ΔＶで表わされる階段状電圧Ｖn を出力する減算
回路を構成することができる。そして、上記の加算回路
及び減算回路の各電位差電圧入力端子間に切換回路を設
けると共に、出力端子間にも切換回路を設け、これら切
換回路を前記交流化信号でスイッチング制御することに
より、加算及び減算を交互に行なって図２（Ｆ）に示し
たような階段状電圧を得ることができる。
【００２６】次に図３に示した実施例の動作について図
５のタイムチャートを併せ参照して説明する。図３にお
いて、端子５１より入力された表示用データは選択回路
６０ 1 〜６０M の各ラッチ６１に夫々同時に印加され
る。一方、端子５２より図５（Ａ）に示す如きクロック
がシフトレジスタ５４によりシフトされて選択回路６０
1 〜６０M 内の各ラッチ６１に順次印加される。これに
より、図５（Ｆ）に示すライン同期信号の第１の周期で
図５（Ａ）に示すクロックにより、入力データがラッチ
６１により図５（Ｂ）に示す如く保持された後、比較器
６２に供給される。
５のタイムチャートを併せ参照して説明する。図３にお
いて、端子５１より入力された表示用データは選択回路
６０ 1 〜６０M の各ラッチ６１に夫々同時に印加され
る。一方、端子５２より図５（Ａ）に示す如きクロック
がシフトレジスタ５４によりシフトされて選択回路６０
1 〜６０M 内の各ラッチ６１に順次印加される。これに
より、図５（Ｆ）に示すライン同期信号の第１の周期で
図５（Ａ）に示すクロックにより、入力データがラッチ
６１により図５（Ｂ）に示す如く保持された後、比較器
６２に供給される。
【００２７】上記のライン同期信号の次の第２の周期で
は、演算同期信号のパルス数をカウンタ５３で計算して
得た計数値とラッチ６１で保持された値とが比較され
る。図５（Ｃ）は上記の演算同期信号を示す。比較器６
２はカウンタ５３の計数値とラッチ６１よりのデータ値
とが一致すると、パルスを出力してラッチ６３に設定電
圧発生回路100 よりの図５（Ｄ）に示す階段状電圧をラ
ッチさせる。図５（Ｅ）はラッチ６３の階段状電圧（ア
ナログデータ）のラッチ動作を模式的に示す。
は、演算同期信号のパルス数をカウンタ５３で計算して
得た計数値とラッチ６１で保持された値とが比較され
る。図５（Ｃ）は上記の演算同期信号を示す。比較器６
２はカウンタ５３の計数値とラッチ６１よりのデータ値
とが一致すると、パルスを出力してラッチ６３に設定電
圧発生回路100 よりの図５（Ｄ）に示す階段状電圧をラ
ッチさせる。図５（Ｅ）はラッチ６３の階段状電圧（ア
ナログデータ）のラッチ動作を模式的に示す。
【００２８】ここで、前記入力データはクロックに同期
しており、選択回路６０1 〜６０M内のラッチ６１には
各々クロック入力時点に応じた入力データがラッチされ
ているため、選択回路６０1 〜６０M 内のラッチ６３に
は入力データに応じてラッチされるタイミングが異なる
（従って、ラッチされる階段状電圧も異なる）が、上記
の第２の周期内ではラッチ６５のすべてについてラッチ
動作が終了する。
しており、選択回路６０1 〜６０M内のラッチ６１には
各々クロック入力時点に応じた入力データがラッチされ
ているため、選択回路６０1 〜６０M 内のラッチ６３に
は入力データに応じてラッチされるタイミングが異なる
（従って、ラッチされる階段状電圧も異なる）が、上記
の第２の周期内ではラッチ６５のすべてについてラッチ
動作が終了する。
【００２９】続いて、次のライン同期信号の周期（第３
周期）においては端子１３よりライン同期信号が選択回
路６０1 〜６０M 内の各ラッチ６４に対して夫々同時に
ラッチパルスとして印加されるため、ラッチ６３の出力
階段波電圧がラッチ６４を通して出力端子７１1 〜７１
M へ夫々同時に出力される。図５（Ｇ）は出力端子７１
1 から取り出される電圧の出力タイミングを模式的に示
す（出力端子７１2 〜７１M の出力電圧も同様）。
周期）においては端子１３よりライン同期信号が選択回
路６０1 〜６０M 内の各ラッチ６４に対して夫々同時に
ラッチパルスとして印加されるため、ラッチ６３の出力
階段波電圧がラッチ６４を通して出力端子７１1 〜７１
M へ夫々同時に出力される。図５（Ｇ）は出力端子７１
1 から取り出される電圧の出力タイミングを模式的に示
す（出力端子７１2 〜７１M の出力電圧も同様）。
【００３０】ここで、設定電圧発生回路100 の出力設定
電圧である階段状電圧の段数を256段とし、かつ、図３
に示すドライバＩＣをＲＧＢ毎に３セット用意すること
により、２種類の電圧ΔＶ，Ｖ0 だけでフルカラーに近
い色表示ができると共に、各色の各中間調毎に色補正が
できる。
電圧である階段状電圧の段数を256段とし、かつ、図３
に示すドライバＩＣをＲＧＢ毎に３セット用意すること
により、２種類の電圧ΔＶ，Ｖ0 だけでフルカラーに近
い色表示ができると共に、各色の各中間調毎に色補正が
できる。
【００３１】なお、本発明は上記の実施例に限定される
ものではなく、以下の種々の実施例も考えられる。ま
ず、電位差電圧ΔＶはライン同期信号に同期させて変化
させると階段状電圧の各段間の電位差を任意に設定でき
ることから、この機能を利用してガンマ補正を行なうこ
とができる。このときには、電位差電圧として鋸歯状波
電圧を設定電圧発生回路100 に入力する。
ものではなく、以下の種々の実施例も考えられる。ま
ず、電位差電圧ΔＶはライン同期信号に同期させて変化
させると階段状電圧の各段間の電位差を任意に設定でき
ることから、この機能を利用してガンマ補正を行なうこ
とができる。このときには、電位差電圧として鋸歯状波
電圧を設定電圧発生回路100 に入力する。
【００３２】また、図３に示した構成のドライバＩＣを
複数個用意して表示を行なう多素子の表示装置におい
て、複数のドライバＩＣ毎に基準電圧Ｖ0 を設定して互
いの出力電圧のバラツキを補正することができる。更
に、液晶表示パネルにバックライト又はパネルの製造プ
ロセスなどに起因して輝度むらがある場合は、基準電圧
Ｖ 0 及び電位差電圧ΔＶの少なくともいずれか一方を液
晶表示パネル上の表示位置に応じて変化させることによ
り、輝度むらを補正することができる。
複数個用意して表示を行なう多素子の表示装置におい
て、複数のドライバＩＣ毎に基準電圧Ｖ0 を設定して互
いの出力電圧のバラツキを補正することができる。更
に、液晶表示パネルにバックライト又はパネルの製造プ
ロセスなどに起因して輝度むらがある場合は、基準電圧
Ｖ 0 及び電位差電圧ΔＶの少なくともいずれか一方を液
晶表示パネル上の表示位置に応じて変化させることによ
り、輝度むらを補正することができる。
【００３３】また、前記実施例では任意の一の設定電圧
を選択して液晶表示パネルを駆動するようにしている
が、複数の設定電圧を選択し、それらの設定電圧を分圧
等して中間の電圧を得て液晶表示パネルを駆動する公知
の表示装置にも本発明を適用することができる。
を選択して液晶表示パネルを駆動するようにしている
が、複数の設定電圧を選択し、それらの設定電圧を分圧
等して中間の電圧を得て液晶表示パネルを駆動する公知
の表示装置にも本発明を適用することができる。
【００３４】
【発明の効果】上述の如く、本発明によれば、基準電圧
と電位差電圧の２種類の電圧からＮ種類の設定電圧を発
生することができるため、ディジタル方式の駆動により
表示を行なう装置においても外部回路のＩＣの端子数、
更には選択用スイッチなどの増加をもたらすことなく、
フルカラーに近い表示を行なうことができ、また、設定
電圧を可変できるので、ガンマ補正や輝度むら補正がで
き、このことから高品質の表示ができ、表示装置の性能
向上に寄与するところ大である等の特長を有するもので
ある。
と電位差電圧の２種類の電圧からＮ種類の設定電圧を発
生することができるため、ディジタル方式の駆動により
表示を行なう装置においても外部回路のＩＣの端子数、
更には選択用スイッチなどの増加をもたらすことなく、
フルカラーに近い表示を行なうことができ、また、設定
電圧を可変できるので、ガンマ補正や輝度むら補正がで
き、このことから高品質の表示ができ、表示装置の性能
向上に寄与するところ大である等の特長を有するもので
ある。
【図１】本発明の要部の原理ブロック図である。
【図２】図１の動作説明用タイムチャートである。
【図３】本発明の一実施例の構成図である。
【図４】図３中の要部の一実施例の回路図である。
【図５】図３の動作説明用タイムチャートである。
【図６】従来装置の要部の一例の構成図である。
１１ 電位差電圧入力端子 １２ 基準電圧入力端子 １３ ライン同期信号入力端子 １４ 演算同期信号入力端子 １５ 交流化信号入力端子 １６ 出力端子 ２０ 演算部 ３０ 選択部 ３２，３３，４１ アナログスイッチ（ＡＳＷ） ４０ ラッチ部 ４２ ホールド用コンデンサ ５３ カウンタ ５４ シフトレジスタ ６０1 〜６０M 選択回路 100 設定電圧発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岸田 克彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 設定電圧発生回路（100 ）により発生さ
れたＮ種類（ただし、Ｎは２以上の整数）の設定電圧の
中から、入力データに応じた設定電圧を選択回路（６０
1 〜６０M ）により選択して表示パネルを駆動する表示
装置において、 前記設定電圧発生回路（100 ）は、 階段状電圧の段差に相当する電位差電圧と出力設定電圧
との加算及び減算の少なくとも一方を行なう演算部（２
０）と、 該演算部（２０）の出力電圧と単一の基準電圧とライン
同期信号とが夫々供給され、該ライン同期信号がオンの
期間は該基準電圧を選択し、該ライン同期信号がオフの
期間は該演算部（２０）の出力電圧を選択する選択部
（３０）と、 １水平走査周期より短い所定周期の演算同期信号により
該選択部（３０）の出力電圧をラッチし、該ラッチして
得た階段状電圧を前記設定電圧として出力するラッチ部
（４０）とを有することを特徴とする表示装置。 - 【請求項２】 前記演算部（２０）は１水平走査周期の
交流化信号がオンのとき加算を行ない、該交流化信号が
オフのとき減算を行なうことを特徴とする請求項１記載
の表示装置。 - 【請求項３】 前記電位差電圧を周期的に変化させる手
段を有することを特徴とする請求項２記載の表示装置。 - 【請求項４】 前記基準電圧及び電位差電圧の少なくと
もいずれか一方を、前記表示パネル上の表示位置に応じ
て変化させる手段を有することを特徴とする請求項２記
載の表示装置。 - 【請求項５】 前記表示パネルは複数のドライバＩＣに
より駆動される液晶表示パネルであり、該複数のドライ
バＩＣの各々は前記基準電圧調整手段を有することを特
徴とする請求項１記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17105392A JPH0612032A (ja) | 1992-06-29 | 1992-06-29 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17105392A JPH0612032A (ja) | 1992-06-29 | 1992-06-29 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612032A true JPH0612032A (ja) | 1994-01-21 |
Family
ID=15916207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17105392A Withdrawn JPH0612032A (ja) | 1992-06-29 | 1992-06-29 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001306015A (ja) * | 2000-02-18 | 2001-11-02 | Semiconductor Energy Lab Co Ltd | 画像表示装置の駆動回路、および電子機器 |
-
1992
- 1992-06-29 JP JP17105392A patent/JPH0612032A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001306015A (ja) * | 2000-02-18 | 2001-11-02 | Semiconductor Energy Lab Co Ltd | 画像表示装置の駆動回路、および電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |