JPH02203388A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、容量性フラット・マトリクスディスグレイパ
ネルく以下、薄膜ＥＬ表示装置と呼ぶ）やプラズマデイ
スプレィなどの表示装置に関する。

従来の技術 たとえば、二重絶縁型（または三ｌ構造）薄膜ＥＬ素子
は次のように構成される。

第６図に示すように、ガラス基板１の上にＩｒ＋２０、
よりなる帯状の透明電極２を平行に設け、この上にたと
えばＹ２Ｏ３，Ｓ　ｉ　ｚＮｉ、　Ａ　ｌ□０１等の誘
電物質３　ａ　、　Ｍ　ｒｌ等の活性剤をドープしたＺ
ｎＳよりなるＥＬ物質４および上記と同じ（Ｙ２Ｏ，。

５ｉｓＮ＜、Ｔ　ｉ　Ｏ２，Ａ　Ｉ　２０２等の誘電物
質３ｂを蒸着法、スパッタリング法のような薄膜技術を
用いて順次５００〜１ｏｏｏｏ人の膜厚に積層して三層
構造にし、その上に上記透明電極？と直交する方向にＡ
＋（アルミニウム）よりなる帯状の背面電ｆｉｉ５を平
行に設けている。

上記薄ｒｙＡＥＬ素子はその電極間に誘電物質３　ｆｔ
　。

３ｂに挟持されたＥＬ物質４を介在させたものであるか
ら、等価回路的には容量性素子と見ることができる。ま
た、この薄膜ＥＬ素子は第７Ｈｉｌに示す印加電圧−輝
度特性から明らかなごとく、２００■程度の比較的高電
圧を印加して駆動される。

上記薄膜ＥＬ素子を表示バネ、ルとする薄膜ＥＬ表示装
置の基本的な表示駆動は、薄膜ＥＬ素子の透明電極２を
データ側電極とし、背面を極５を走査側電極として、デ
ータ側電極に発光・非発光を決める表示データに対応す
る変調電圧を与える一方、走査ｆｆｌ１電極に線順次に
書込み電圧を与えることによって行われる。この表示駆
動によって、上記したＥＬＬｉ２うちの走査側電極とデ
ータ側電極が交差する絵素の部分に、書込み電圧と変調
電圧の重畳効果あるいは相殺効果が生じて、絵素には発
光しきい値電圧以上あるいは発光しきい値電圧以下の電
圧（以下、実効電圧と呼ぶ）が印加され、これによって
各絵素が発光・非発光の状態になり所定の表示が得られ
る。

従来、このような薄膜ＥＬ表示装置において、各絵素の
輝度を複数段階に変化させるＰＪ調表示を行う駆動方法
として、データ側電極に印加する変調電圧のパルス幅を
階調表示データ（ｊ！！度データ）に応じて変化させ、
画素にかかる実効電圧の面積（強度）を制御するパルス
幅２ｆ１１方式が知られており、たとえば１６階調表示
用の表示データ転送回路として第８１２１に示す構成の
ものが用いられている。

第８図において、４本の信号線１０，１１１２．１３は
１６階調を表示する４ビツトの表示データｒＤ３〜ＤＯ
Ｊを並列信号として伝送するためのパスラインであって
、１位ビットのデータＤＯを伝送する信号線１０は第１
のジフトレジスタＳＲＯに、２位ビットのデータＤ１を
伝送する信号線ｐ１は第２のシフトレジスタｓＲ１に、
３位ビットのデータＤ２を伝送する信号線１２は第３の
シフトレジスタＳＲ２に、４位ビットのデータＤ３’３
伝送する信号線１３は第４のシフトレジスタＳＲ３にそ
れぞれ接続されている。

各ジフトレジスタ５ＲＯ−３Ｒ３は、それぞれ上述した
表示パ杢ルのデータ側電極の本数に相当するｘｇのＤ型
フリップフロップ（以下、　Ｄ−ＦＦと呼ぶ〉を縦続接
続して構成されている。すなわち、第１のシフトレジス
タＳＲＯはＤ−ＦＦＯｌ−ＯＸによって、第２のシフト
・レジスタｓＲ１はＤ−ＦＦＩＩ〜１ｘによって、第３
のジフトレジスタＳＲ２はＤ　−Ｆ　Ｆ　２１〜２　ｘ
によって、第４のジフトレジスタＳＲ３はＤ　−Ｆ　Ｆ
　３１〜３　ｘによってそれぞれ構成されている。

また、各シフトレジスタＳＲＯ□−３Ｒ３は表示データ
ｒＤ３〜ＤＯＪの伝送に同期して与えられる共通のタロ
ツク信号ＣＫによってシフト動牛されられる。すなわち
、各シフトレジスタＳＲＯ〜ＳＲ３を構成するＤ−ＦＦ
Ｏ１〜３ｘのクロック入力端子には共通した２０７２１
３号ｃ〕１りが与えられる。

上記表示データ転送回路において、４本の信号線１０−
．１３からなるパスラインによって、上述した各ブーツ
１ｍ電優に対応する表示データｒＤ３〜ＤＯノがデータ
ｍ電極の線順次にしたがって伝送されるとき、これに同
期して各Ｄ−ＦＦＯ１〜３ｘにはクロック信号ＣＫが繰
り返し入力され、これによって伝送されてきた表示デー
タｒＤ３〜ＤＯＪは各シフトレジスタＳ　ＲＯ、ｚ、　
Ｓ　Ｒ３を７１１１次ジフトする。

すなわち、表示データがｒＤ３−ｘ、Ｄ２−ｘ。

Ｄｉ−ｘ、Ｄｏ−ＸＪ　、ｒＤ３−（ｘ−１）　　Ｄ２
　　（ｘ−１）、ＤＩ−（ｘ−１）、ＤＯ−（ｘ−１）
Ｊ　、−−−’Ｄ３−３〜ＤＯ−３Ｊ　、’Ｄ３２〜Ｄ
ｏ−２Ｊ　、ｒＤ３−１〜ＤＯ−ＩＪ　の順序で伝送さ
れてくるとき、まず最初のシフト動作によって各ジフト
レジスタＳ　ＲＯ□”　Ｓ　Ｒ３の初段のＤ−ＦＦＯＩ
〜３１にそれぞれ表示データ「Ｄ３−　Ｘ−Ｄ　Ｑ　−
Ｘ　Ｊの対応する各位ビットのデータが保持され、次の
シフト動作によって初段のＤ−ＦＦＯ１〜３１に保持さ
れていたデータＤＯ−ｘ〜Ｄ３−ｘは次段のＤ−ＦＦ０
２〜３２にシフトされると同時に、初段のＤ−ＦＦＯ１
〜３１には２番目の表示データｒ　Ｄ　３−　（ｘ　−
１）　〜Ｄ　Ｏ−（ｘ−１）Ｊの対応する各位ビットの
データが新たに保持される。

以上のシフト動ｆヤがＸ回繰り返されることによって、
各シフトレジスタＳ　ＲＯ〜ＳＲ３の初段のＤｉ−ＦＦ
Ｏ１〜３１には最後の表示データｒＤ３−１．Ｄ２−１
．Ｄｉ−１，Ｄｏ−ＩＪの各位ビットのデータが保持さ
れ、それらの保持データからなる並列信号［Ｄ３−１〜
Ｄｏ−１］が対応するデータ側ｔｉの表示データとして
用いられる。

同様に各シフトレジスタＳＲＯ〜ＳＲ３の次段のＤ−Ｆ
ＦＯ２−３２に表示データｒＤ３　２〜Ｄ　Ｏ−２」の
各位ビットのデータが、３段のＤ−ＦＦ０３〜３３に表
示データｒＤ３−３〜ＤＯ−３」の各ビットのデータが
、さらには最終段のＤＦＦＯｘ〜３ｘに表示データｒＤ
３−ｘ−Ｄ。

Ｘ」の各ビットのデータがそれぞれ保持され、それらの
保持データからなる並列信号ｒＤ３　２〜ＤＯ−２Ｊ、
ｒＤ３−３〜ＤＯ−３Ｊ〜ｒＤ３ｘ＝ＤＯＸＪが対応す
る各データ側電極の表示データとして用いられる。

発明が解決しようとする課題 しかしながら、上述した従来の表示データ転送回路では
、表示データｒＤ３〜ＤＯＪの各位ビットに対応付けて
複数のシフトレジスタＳＲＯ〜ＳＲ３を設け、各位ビッ
トのデータをこれらのシフトレジスタＳＲＯ〜ＳＲＢ内
で共通のタロツク信号ＣＫによってシフトさ仕るように
構成されているので、以下に述べるように消′ｆ！電力
が大きくなり、またタロツク信号ＣＫに同期して流れる
スパイク電流に起因する同期性ノイズが発生しやすく誤
動作の原因になるなどの問題点があった。

すなわち、上述した表示データ転送回路のような論理回
路においては消費電力を低減するためにＣＭ　ＯＳ　（
Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）構成の論理回路
を用いるのが通例であるが、このＣＭＯ３論理回路の場
音、論理レベルが切り替わるときに電源からグランドに
貫通電流が流れるので信号の周波数が高くなるにつれて
消費電力が増加する。特に上述した表示データ転送回路
でのクロック信号ＣＫは１絵素単位の表示データを転送
するためのものであるから、その信号の周波数は数ＭＨ
ｚから１０数Ｍ　ｌ−１ｚにも及ぶ非常に高いものとな
る。このような条１′１−のちとで上述した従来の表示
データ転送回路を用いたＰＳな、データｆｆ１ｌ電極の
本数Ｘの４倍の個数のＤ−ＦＦＯ１〜３ｘがすべて共通
ｆ）クロツタ信号ＣＫによって動ｆ？することになるの
で、その回路での消費電力は非常に大きなものとなる。

また、すべてのＤ−ＦＦ０２〜３２が１つのタロツク信
号ＣＫに同期して動作することから、非常に大きな瞬時
電流が流れ、これに起因して論理回路のグランド電位が
不安定となり上述した同期性ノイズが発生しやすくなる
。

したがって、本発明の目的は、消費電力および同期性ノ
イズを低減できる表示装置を提供することである。

課題を解決するための手段 本発明は、複数の絵゛素をマトリクス状に配列し、絵素
が行方向に並ぶ走査ラインを順次的に選択する一方、絵
素が列方向に並ぶデータラインのそれぞれに対応（ｔけ
られる表示データを走査ラインが切替え選択されるたび
に更新して保持することによって、選択された走査ライ
ン上の絵素を、そのとき保持されている表示データに応
じた状πに発光または非発光させるようにした表示装置
において、 データラインのそれぞれに対応する各表示データがｒ１
ビットの並列信号として順次伝送されるｎ本の信号線ご
とに、データラインの本数に…当するｒｎ個ずつ接続さ
れるとともに、互いに異なる信号線に接続されたｎ　Ｉ
ｔ！ｌを１グループとして各データラインに対応するｒ
ｎグループに分けられたｒ口×ｎ個のラッチ回路と、 前記ラッチ回路のｍグループに対応するｒｎ段がちなり
、表示データのｔ大逆に同期して１つの状態を各段に順
次シストし、各段の出力を対応するうッチ回路のグルー
プのクロック信号として与え、そのグループのラッチ回
路に対応する表示データを保持させるためのシストレジ
スタとを備えたことを特徴とする表示装置である。

作　　用 本発明に従えば、各データラインに対応付けられたｍグ
ループのラッチ回路が、１つのシフトレジスタのシフト
動作によって個別的なタイミングで対応する表示データ
を保持する動作を行うので、消費電力が小さくなり、ま
たシフトレジスタから各グループのラッチ回路に与えら
れるクロック信号もタイミングが異なるのでクロック信
号に同期して発生する同期性ノイズも小さくなる。

実施例 第１図は、本発明の一実施例である薄膜ＥＬ表示装置の
概略の構成を示すブロック図である０図において、表示
パネル６は薄膜ＥＬ素子からなり、その具体的な構成は
従来の技術で説明したものと同じであるので、ここでは
その説明を省略する。

表示パネル６の走査側電極７は走査側駆動回路８に接続
される一方、表示パネル６のデータ側電極９はデータＩ
ｌｌ駆動回路１０に接続され、走査側駆動回路８および
データ側駆動回路１０にはこれらの回路を制御する表示
制御回路１４が接続されている０表示制御回路１４とデ
ータ側駆動回路１゜との間には表示データ転送回路１５
が介挿され、この回路は各データ側電極９に対応する表
示データを表示制御回路１４からデータ側駆動回路１０
へ転送する機能を持つ。

第２ｔ２１は、上述した表示データ転送回路１５の真木
的構成を示す回路図である。第２図において、４本の信
号線１０．ＩＩ　１，１２．１３は上記表示制御回路１
４からタロツク信号ＣＫとともに出力される１６階調表
示用の４ビツトの表示データ「Ｄ３〜ＤＯ」を並列信号
として伝送するパスラインを構成しており、表示データ
ｒＤ３〜ＤＯＪのうち１位ビットの表示データ「ＤＯ」
を伝送する信号線１０は第１のラッチ回路群１６に接続
されている。

すなわち、第１のラッチ回路群１６は、データ側電極９
の本数Ｘに相当するｘｌｌＪのラッチ回路ＤＦ　Ｆ　Ｏ
−１〜Ｄ　Ｆ　Ｆ　Ｏ−ｘによって構成され、そのラッ
チ回路としてＤ−ＦＦが用いられており、各ラッチ回路
のデータ入力端子に信号線１０がそれぞれ接続されてい
る。

同様に、表示データｒＤ３〜ＤＯＪのうち２位ピントの
データＤ１を伝送する信号線１１は第２のラッチ回路群
１７を構成するｘＨのラッチ回路ＤＦＦＩ−１〜ＤＦＦ
Ｉ−Ｘ（Ｄ望フリップフロップからなる）のデータ入力
端子に接続されており、表示データｒＤ３〜ＤＯＪのう
ち３位ビットのデータＤ２を伝送する信号線１２は第３
のラッチ回路群１８を構成するｘｌｌｌのラッチ回路Ｄ
ＦＦ２−１〜ＤＦＦ２−ｘ（Ｄ型フリップフロップから
なる）のデータ入力端子に接続されており、また表示デ
ータｒＤ３〜ＤＯＪのうち４位ビットのデータＤ３を伝
送する信号線１３は第４のラッチ回路群１９を構成する
ｘｌｌＩのラッチ回路ＤＦＦ３−１〜ＤＦＦ３−ｘ（Ｄ
型フリップフロップからなる）のデータ入力端子に接続
されている。

シフトレジスタ２０はＤ型フリップ７０ツブをＸ段に縦
続接続して構成されており、各段のＤ−ＦＦ４０−１〜
４０−ｘのクロック入力端子に上述した表示制御回路１
４からのクロック信号ＣＫが入力される一方、初段のＤ
−ＦＦ４０−１のデータ入力端子には表示制御回路１４
がらの単一パルスＤＳが入力され、クロック信号ＣＫに
同期してシフト動作する機能を持つ。

このシフトレジスタ２０の初段のＤ−ＦＦ４０−１の出
力端子は上述した４つのラッチ回路群１６〜１つからそ
れぞれ１個ずつ選ばれた４個のラッチ回路ＤＦＦＯ−１
，ＤＦＦＩ−１，Ｄｒ；’Ｆ２−１．ＤＰＦＩ−１のク
ロック入力端子に接続されており、初段のＤ−ＦＦ４０
−１のシフト出力Ｓ　ＣＫ　１　カコれら４個ノラッチ
回路ＤＦＦＯ−１〜ＤＦＦ３−１に共通のタロツク信号
として与えられ、このクロック信号Ｓ　ＣＫ　１により
４個のラッチ回路ＤＦＦＯ−１〜ＤＦＦ３−１によって
取り込まれるデータＤｏ−１〜Ｄ３−１が表示パネル６
の１番目のデータ側電極９−１に対応する４ビットの表
示データとして上述したデータｆｆｔｌｌｌ動回路１０
に与えられる。すなわち、上記４個のラッチ回路ＤＦＦ
Ｏ−１〜ＤＦＦ３−１はデータ側電極９−１に対応付け
られたグループＧ１を構成する。

同じくシフトレジスタ２０の２段目のＤ−ＦＦ４０−２
の出力端子はラッチ回路群１６〜１９から別にそれぞれ
１ｌｌｌｉｌずつ選ばれた４個のラッチ回路ＤＦＦＯ−
２，ＤＦＦＩ−２，ＤＦＦ２−２゜ＤＦＦ３−２の２０
ツク入力端子に接続されており、２段目のＤ−ＦＦ４０
−２のシフト出力ＳＣＫ　２がこれら４個のラッチ回路
ＤＦＦＯ−２〜ＤＦＦ３−２　（グループＧ２＞に共通
のクロック信号として与えられ、このクロック信号Ｓ　
ＣＫ　２によってグループＧ２で取り込まれるデータＤ
Ｏ−２〜Ｄ３−２が２＃目のデータ側電極り−２に対応
する４ビツトの表示データとしてデータ側駆動回路１０
に与えられるや シフトレジスタ２０の３段目のＤ−ＦＦ４０３の出力端
子についてもラッチ回路群１６〜１９から１個ずつ選ば
れた別の４個のラッチ回路ＤＦＦＯ−３ＤＦＦｌ−’３
．ＤＦＦ２−３．ＤＦＦ３−３（グループＧ３）のタロ
ツク入力端子に接続され、３段目のＤ−ＦＦ４０−３の
シフト出力５ＣＫ３がグループＧ３に共通のクロック信
号として与えられ、グループＧ３によって取り込まれる
データＤｏ−３〜Ｄ３−３が３番目のデータ側電ｗ１９
−３に対応する４ビツトの表示データとしてデータ側駆
動回路１０に与えられる。

以下同様にして、シフトレジスタ２０のＸ段目のＤ−Ｆ
Ｆ４０−ｘの出力端子はラッチ回路ＢＴ１６〜１９から
ＩＩＩＩずつ選ばれた４個のラッチ回路ＤＦＦＯ−ｘ、
ＤＦＦＩ−ｘ、ＤＦＦ２−ｘ、ＤＦＦ３−Ｘ　（グルー
７　ｘ　＞のクロック入力端子に接続され、Ｘ段目のＤ
　−Ｆ　Ｆ　４０−　ｘのシフト出力Ｓ　ＣＫ　ｘがグ
ループＧｘに共通のクロック信号として手えられ、グル
ープＧｘによって取り込まれるデータＤｏ−ｘ−Ｄ３−
ｘがＸ番目のデータ側電極９−ｘに対応する４ビツトの
表示データとっしてデータ側駆動回路１０に与えられる
。

第３図は、上述したデータ側駆動回路１０の電位の１本
のデータ側電極９に対応する出力部分の概略的構成を示
す回路図である。第３図において、カウンタ２４は上述
した表示制御回路１４から与えられる階調用クロックφ
をカウントするための回路であって、コンパレータ２５
に接続されている。面持回路２６は表示データ転送回路
１５から与えられる表示データｒＤ３．Ｄ２．Ｄｉ、Ｄ
ＯＪを、対応する絵素を発光させる期間において毘持し
ておくための回路であって、この回路もコンパレータ２
５に接続されている。ここでは、１桧素当たりの表示デ
ータとして４ビツトのデータ［Ｄ３〜ＤＯＪが与えられ
るので、１６段附の階調表示が行われる。

上記コンパレータ２５は、カウンタ２４のカウント値が
保持回路２６の保持する表示データ「Ｄ３〜ＤＯＪと一
致した時点でＨレベルの電圧ＶＡを出力する機能を持つ
、コンパレータ２５はインバータ２７を介して第１のＮ
ナヤン木ルＭＯＳトランジスタ２８のゲートに接続され
る一方、第２のＮチャン本ルＭ　ＯＳ　）−ランジスタ
２９のゲートにも接続されている。第１のＮチャン本ル
ＭＯＳトランジスタ２８のドレインは、変調パルスの電
位ＨＶ　ＣＣを与えるための電源３０に接続され、その
第１のトランジスタ２８のソースは第２のＮチャン本ル
Ｍｏｓ＋・ランジスタ２９のトレインに接続され、その
第２のトランジスタ２つのソースは接地されている。

第１のＮチャンネ・ルＭｏ５ｔ〜ランジスタ２８のソー
スと第２のＮチャンオ・ルＭＯ８）ランジスタ２つのド
レインとの接続点は出力端子３１１に接続されている。

また、第１のＮチャンオ・ルＭ　ＯＳトランジスタ２８
のソース・ゲー■・間にはそのトランジスタ２８と逆方
向に電流を流すためのツェナーダイオード３５が接続さ
れている。

第４（２Ｉは、丘述した表示データ転送回路１５の動ｆ
？：を示すタイミング・チャート・であり、第５１′２
Ｉは上述したｒ４膜ＥＬ表示装置による階調表示駆動の
動作を示すタイミング・チャートである。これらのタイ
ミング・チャートを参照して、以下にその動作を説明す
る。

第２図に示す４本の信号線ｌＯ〜１３からなるパスライ
ンによって、表示制御回路１４から各データ（Ｉ！ｌｔ
極９−１〜９−ｘに対応する１走査ライン分（１本の走
査側電極８上の絵素に相当する）の表示データｒＤ３〜
ＤＯＪ　（第４図（３））がデータ側電極９−１〜９−
ｘの線順次にしたがいクロック信号ＣＫ（第４図（１）
）に同期して表示データ転送回路１５に送られるとき、
その表示データ転送回路１５のジフトレジスタ２０には
上記クロック信号ＣＫと、その１走査ライン分の伝送周
期の最初の時点で表示制御回路１４から出力されるクロ
ック信号ＣＫの１周期分のパルス幅を持つ単一パルスＤ
Ｓ（第４図（２））とが入力され、その単一パルスＤＳ
に相当する論理状態がシフトレジスタ２０のシフト動作
に伴ってｔＩｉ段へと２０ツク信号ＣＫに同期して順次
シフトされる。

すなわち、表示データがｒＤ３−１〜ＤＯ−ＩＪ［Ｄ３
−２〜ＤＯ−２］、ｒＤ３−３〜ＤＯ−３Ｊ　、　・−
、［Ｄ３−ｘ　〜ＤＯ−ｘｌの順序で伝送されてくると
き、シフトレジスタ２０の最初のシフト動作によってそ
の°シフトレジスタ２０の初段のＤ−ＦＦ４０−１に単
一パルスＤＳに相当する論理状態が保持され、その出力
５ＣＫＩ（第４図（４））がグループＧ１のうちラッチ
回路ＤＦＦＯ−１〜ＤＦＦ３−１のクロック信号として
与えられ、これらのラッチ回路ＤＦＦＯ−１〜ＤＦＦ３
−１にそれぞれ表示データ［ＤＧＯ−１〜ＤＧ３−１］
の対応する各位ビットのデータＤＯ−１〜Ｄ３−１　（
第４図（８））が保持される。

シフトレジスタ２０の次のシフト動作によって２段目の
Ｄ−ＦＦ４０−２に単一パルスＤＳに相当する論理状態
がシフトすると、その２段目の［）−ＦＦ４０−２の出
力５ＣＫ２（第４図（５））がグループＧ２のラッチ回
路ＤＦＦＯ−２〜ＤＦＦ３−２のクロック信号として与
えられ、これらのラッチ回路ＤＦＦＯ−２〜ＤＦＦ３−
２にそれぞれ次の表示データｒＤ３−２〜ＤＯ−２，の
対応する各位ビットのデータＤＯ−２〜Ｄ３−２　（第
４図（９））が保持される。

さらに、ジフトレジスタ２ｏの次のシフト動イトによっ
て３段目のＤ−ＦＦ４Ｃ１−３に単一パルスＤＳに相当
する論理状態が保持され、その出力Ｓｃ　Ｋ　３　（第
４図（６））がグループＧ３のラッチ回路ＤＰＦＯ−３
〜ＤＦＦ３−３のクロック信号として与えられ、これら
のラッチ回路ＤＦＦＯ−３〜ＤＦＦ３−３にそれぞれ次
の表示データ「Ｄ３−１〜ＤＯ−３，の対応する各位ビ
ット・のデータＤＯ−３〜Ｄ３−３（第４図（１０））
が保持される。

以下同様にして、シフトレジスタ２ｏの最終段のＤ　−
Ｆ　Ｆ　４０−ｘに単一パルスＤＳに相当する論理状り
がジフトすると、そのＤ−ＦＦ４０−ｘの出力５ＣＫｘ
　（第４図（７））がグループＧｘのラッチ回路ＤＦＦ
Ｏ−ｘ　〜ＤＦＦ３−ｘのタロツク信号として与えられ
、これらのラッチ回路ＤＦＦＯ−ｘ−ＤＦＦ３−ｘにそ
れぞれ最後の表示データｒ　Ｄ　３−　ｘ　□−Ｄ　Ｏ
−Ｘ　Ｊ　（Ｑ　対応ｔ　６各（ｎ　ｈ’ジフトデータ
ＤＯ−ｘ〜Ｄ３−ｘ（第４図（１１））が保持される。

グループＧ１−〇ｘでそれぞれ保持された４ビツトのデ
ータｒＤ３−１〜Ｄｏ−ＩＪ〜ｒＤ３ｘ−ＤＯＸＪは、
データ側電極９−１〜９−ｘにそれぞれ対応する表示デ
ータとしてデータ側駆動回路１０に与えられる。

こめようにして、表示制御回路１４から表示データ転送
回路１５を経て任意のデータ側電極９に対応する表示デ
ータｒＤ３．Ｄ２．Ｄｉ、ＤＯＪとして、たとえばバイ
ナリ・コードでｒｏｌｌｌ。

が第３図に示す保持回路２６に与えられているとき、表
示制御回路１４からカウンタ２４に対して第５図（１）
に示すように階調用クロックφが順次入力されると、最
初のクロックφの入力でカウンタ２４のカウント値はま
ずｒｏｏｏｏＪとなり、クロックφの入力ごとにカラン
［・値がインクリメントされる。

カウンタ２４に階調用クロックφが８個入力されて、そ
のカウント値が保持回路２６で保持されている表示デー
タｒＤ３．Ｄ２．Ｄｉ、ＤＯＪの値「０１１１」に達す
ると、コンパレータ２５の出力電圧ＶＡは第５１ＥＪ（
２）に示すようにＬレベルからＨレベルに反転する。こ
のため、第１のＮチャンネルＭＣ）Ｓ）ランジスタ２８
のゲート電位および第２のＮチャン木ルＭＯＳトランジ
スタ２つのゲート電位はそれぞれ、それまでのＨレベル
およびＬレベルからＬレベルおよびＨレベルに変わって
、第１のトランジスタ２８はオンからオフに、第２のト
ランジスタ２９はオフからオンにそれぞれ反転する。し
たがって、出力端子３４から取り出される変調電圧Ｖ　
Ｍはカウンタ２４に階調用クロックφが８個入力した時
点でＨレベルからＬレベルに反転する。

この反転に至るまで、第１のＮチャン本ルＭＯＳトラン
ジスタ２８のゲートには電源３０の電圧ＨＶＣＣと等し
い電圧が与えられているので、この第１のトランジスタ
２８のオン動作時の出力端子３４の電圧つまり変調電圧
Ｖ個のＨレベルは電源３０の電圧１−Ｉ　Ｖ　ＣＣとほ
ぼ等しくなる。

また、この変調電圧Ｖ個の波形の時間幅つまり変調パル
スのパルス幅は上述した表示データに応じて変１ヒし、
表示データの値が大きくなるにつれてパルス幅も広くな
る。この変調電圧ＶＭはこれに対応する絵素を含むデー
タ側電極９に印加される。

このとき、上記絵素を含む走査側電極７には、走査ｆｆ
１駆動回路８から第５図（４）に示すように、変調電圧
ＶＭと逆極性で電圧レベルがＥＬＦの発光を開始させる
しきい値電圧Ｖ　ｔ　）ｉに等しい書込み電圧ＶＷが印
加される。したがって上記絵素には、走査＠ｊｔｉ７を
基準にして、第５図（５）に示す波形の実効電圧Ｖが印
加され、絵素は変調パルスのパルス幅の区間だけ発光す
る。

すなわち、絵素の発光輝度は表示データに応じて変わる
ことになり、階調表示が行われる。なお、走査側電極７
への書込みパルスの印加は走査１１１１電極７の線順次
に行われ、それに伴って表示データは、対応する走査側
電極７に含まれる絵素に対応するデータに順次的に変え
られる。さらに、上記駆動において、第１のフィールド
でたとえば走査１１１電極７にデータ＠電極９に対して
負極性の書込みパルスが印加されると、第２のフィール
ドでは走査側電極７にデータ側電極９に対して正陽性の
書込みパルスが印加され、第１のフィールドと第２のフ
ィールドを交互に繰り返す交流駆動が行われる。

なお、この実施例では薄膜ＥＬ表示装置の場合について
説明したが、プラズマデイスプレィや液晶表示装置など
マトリクス状に配列した絵素を走査ラインの順序にした
がって駆動させる他の表示装置についても同様に適用す
ることができる。

発明の効果 り上のように、本発明の表示装置によれば、各データラ
インに対応付けられた複数グループのラッチ回路を、１
つのシフトレジスタのシフト動作によって個別的なタイ
ミングで保持動作させて、それぞれのグループに対応す
る表示データを保持させるように構成しているので、消
費電力を大幅に低減でき、またシフトレジスタから各グ
ループのラッチ回路に与えられるクロック信号もタイミ
ングが異なるのでクロック信号に同期して発生する同期
性ノイズを小さく抑えることができる。

【図面の簡単な説明】

第１ｒ２は本発明の一実施例である１膜ＥＬ人示装置の
概略的な構成を示すブロック図、第２図はその表示デー
タ転送回路の具体的な構成を示す回路口、第３図はその
データ側部゛動回路の任意のデータ側電極に対応する出
力部の具体的な構成を示す回路図、第４０はその表示デ
ータ転送回路の動作を示すタイミング・チャート、第５
図はその薄膜Ｅし表示装置による階調表示駆動の動作を
示すタイミング・チャート、第６図は薄膜ＥＬ素子の一
部切欠き斜視図、第７図は薄膜ＥＬ素子の印加電圧−輝
度特性を示すグラフ、第８図は従来の表示装置における
表示データ転送回路を示す回路図である。 ６・・・表示パ本ル、７・・・走査側電極、８・・・走
査側駆動回路、９・・・データ側電極、１０・・・デー
タ側駆動回路、１４・・・表示制御回路、１５・・・表
示データ転送回路、１６・・・第１のラッチ回路群、１
７・・・第２のラッチ回路群、１８・・・第３のラッチ
回路群、１つ・・・第４のラッチ回路群、２０・・・ジ
フトレジスタ、ｌｏ−１３・・・信号線、Ｇ１〜Ｇｘ・
・・ラッチ回路の各グループ 代理人　　弁理士　西教　圭一部 第 図 第 図 叩　刃口　ｔ　１ニ（Ｖ）

Claims (1)

1. 【特許請求の範囲】 　複数の絵素をマトリクス状に配列し、絵素が行方向に
   並ぶ走査ラインを順次的に選択する一方、絵素が列方向
   に並ぶデータラインのそれぞれに対応付けられる表示デ
   ータを走査ラインが切替え選択されるたびに更新して保
   持することによって、選択された走査ライン上の絵素を
   、そのとき保持されている表示データに応じた状態に発
   光または非発光させるようにした表示装置において、デ
   ータラインのそれぞれに対応する各表示データがｎビッ
   トの並列信号として順次伝送されるｎ本の信号線ごとに
   、データラインの本数に相当するｍ個ずつ接続されると
   ともに、互いに異なる信号線に接続されたｎ個を１グル
   ープとして各データラインに対応するｍグループに分け
   られたｍ×ｎ個のラッチ回路と、 前記ラッチ回路のｍグループに対応するｍ段からなり、
   表示データの伝送に同期して１つの状態を各段に順次シ
   フトし、各段の出力を対応するラッチ回路のグループの
   クロック信号として与え、そのグループのラッチ回路に
   対応する表示データを保持させるためのシフトレジスタ
   とを備えたことを特徴とする表示装置。