CN115512751A - 一种移位寄存器、栅极驱动电路及其有源显示器 - Google Patents

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Abstract

一种移位寄存器，包括至少一个移位寄存器单元，移位寄存器单元包括：复位单元，其两个信号输入端分别用于输入置位信号和复位信号，并根据置位信号和复位信号确定输出的使能信号的电平；本级信号产生单元，用于分别输入第一时钟信号和置位信号，并基于置位信号的有效电平，触发扫描信号输出端输出的电平在使能信号为非有效电平期间跟随第一时钟信号的电平；第一维持单元，连接在扫描信号输出端和第一电平之间，其控制端输入使能信号，用于在输入使能信号为有效电平时至少将扫描信号输出端的电位复位到第一电平。由于多脉冲的行扫描信号实现了多次编程和补偿，使得提高其所驱动显示面板的显示效果。本发明还提供了一种栅极驱动电路和有源显示器。

Description

一种移位寄存器、栅极驱动电路及其有源显示器
技术领域
本发明涉及显示器件技术领域，具体涉及一种移位寄存器、栅极驱动电路及其有源显示器。
背景技术
近年来，主动发光型半导体显示技术发展迅速，典型的主动发光型半导体显示器包括有源有机发光二极管显示(AMOLED)及微型发光二极管显示(Micro-LED)。其得益于对比度高、响应速度快、低功耗、高亮度、适合柔性显示等优势，主动发光型显示器被广泛认为是下一代的显示技术、将全面地取代传统的薄膜晶体管液晶显示器(TFT-LCD)显示。
但是与TFT-LCD不同，主动型显示的亮度正比于显示器驱动TFT的导通电流。这就要求显示像素电路可以提取驱动TFT的阈值电压(Vth)、电源线上的电压降(IR drop)等，并将数据电压Vdata转化为像素驱动电流并保持较恒定的电压-电流转化关系。为了较准确地提取到驱动TFT的阈值电压(Vth)、电源线上的电压降(IR drop)，主动型显示器的栅极驱动电路需要相应地具备逐行扫描脉冲，以实现显示像素内数据电压的编程和阈值电压的补偿。
然而由于栅极驱动电路面积有限、驱动能力不足，目前的TFT集成栅驱动电路在实际应用到主动发光型半导体显示器时，还存在通用性较差、电路响应速度较慢、输出端噪声量大等问题，从而造成主动发光型有源显示精度不高、显示灰阶不准等非理想效应，这些都是亟待解决的关键问题。
发明内容
本发明主要解决的技术问题是如何提高像素内的补偿和编程精度，以提高显示效果。
根据第一方面，一种实施例中提供一种移位寄存器，包括至少一个移位寄存器单元，所述移位寄存器单元包括：
复位单元，其两个信号输入端分别用于输入置位信号和复位信号，并根据所述置位信号和所述复位信号确定输出的使能信号的电平；
本级信号产生单元，用于分别输入第一时钟信号和所述置位信号，并基于置位信号的有效电平，触发扫描信号输出端输出的电平在使能信号为非有效电平期间跟随第一时钟信号的电平；
第一维持单元，连接在所述扫描信号输出端和第一电平之间，其控制端输入所述使能信号，用于在输入使能信号为有效电平时至少将所述扫描信号输出端的电位复位到所述第一电平。
根据第二方面，一种实施例中提供一种栅极驱动电路，包括：如第一方面所述的移位寄存器、启动信号线和总公共地线；
所述启动信号线至少连接至第一级移位寄存器单元的扫描信号输入端，以及最后一级移位寄存器单元的扫描信号输入端；
对于所述移位寄存器中相邻的两级移位寄存器单元，前一级所述移位寄存器单元的第一时钟信号端和后一级所述移位寄存器单元的第一时钟信号端输入不同的时钟信号。
根据第三方面，一种实施例中提供一种有源显示器，包括：
显示面板，其具有排列成二维像素矩阵的多个像素电路、与每个像素电路相连的第一方向的多条栅极扫描线、以及与每个像素电路相连的第二方向的多条数据线；
如第二方面所述的栅极驱动电路，用于至少产生扫描信号，并通过沿所述第一方向形成的各行栅极扫描线，向相应的像素电路提供所需的控制信号，以完成对所述二维像素矩阵的逐行扫描；
数据驱动电路，用于产生数据电压信号，并通过所述数据线传输到对应的像素电路内以实现图像灰度。
据上述实施例的移位寄存器、栅极驱动电路和有源显示器，复位单元可以根据置位信号和复位信号确定输出的使能信号的电平，而本级信号产生单元可以在置位信号为有效电平时，触发扫描信号输出端输出的电平在使能信号为非有效电平期间跟随第一时钟信号的电平，因此可以输出单脉冲的行扫描信号，也可以多脉冲的行扫描信号。而多脉冲的行扫描信号是高精度的数据电压的编程和多次阈值电压的补偿过程等所要求的，通过分时地实现数据编程及阈值电压补偿、延长实际阈值电压的补偿时间，这有利于提高像素内编程和补偿的精度，使得提高其所驱动显示面板的显示效果。
附图说明
图1为一种实施例的移位寄存器单元的结构示意图；
图2为一种实施例的移位寄存器单元的时序图；
图3为另一种实施例的移位寄存器单元的结构示意图；
图4为一种实施例的复位单元的结构示意图；
图5为另一种实施例的复位单元的结构示意图；
图6为另一种实施例的复位单元的结构示意图；
图7为另一种实施例的复位单元的结构示意图；
图8为另一种实施例的复位单元的结构示意图；
图9为另一种实施例的复位单元的结构示意图；
图10为另一种实施例的复位单元的结构示意图；
图11为另一种实施例的复位单元的结构示意图；
图12为又一种实施例的移位寄存器单元的结构示意图；
图13为另一种实施例的移位寄存器单元的时序图；
图14为一种实施例的有源显示器的结构示意图；
图15为一种实施例的主动发光型有源显示像素电路的结构示意图；
图16为一种实施例的主动发光型有源显示像素电路的时序图。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
目前的栅极驱动电路通常是产生单脉冲的扫描信号来对像素内进行补偿和编程，然而由于显示图像的帧率提升、显示分辨率提升，实际上每行像素的扫描时间越来越少，因此单脉冲的扫描信号会导致像素内数据电压的编程和阈值电压的补偿不够精确，从而使得其所驱动显示面板的显示效果不理想。
在本发明实施例中，移位寄存器可以在置位信号和复位信号的控制下产生多脉冲的行扫描信号，而多脉冲的行扫描信号实际上是通过多脉冲实现了多次数据电压的编程和多次阈值电压的补偿过程，从而可以提高像素内编程和补偿的精度，使得提高其所驱动显示面板的显示效果。
需要说明的是，本发明中的晶体管，如无特殊说明，则其可以是任何结构的晶体管，比如双极型晶体管(BJT)、场效应晶体管(FET)或者薄膜晶体管(TFT)。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极，在实际应用过程中，“发射极”和“集电极”可以依据信号流向而互换；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极，在实际应用过程中，“源极”和“漏极”可以依据信号流向而互换。以下实施例中，均以P型的晶体管来进行说明。
实施例一：
本实施例中提供了一种移位寄存器，移位寄存器包括至少一个移位寄存器单元，移位寄存器单元可以在输入信号的控制下产生所需的输出信号，例如产生脉冲信号，而多个移位寄存器单元之间级联形成的移位寄存器，可以实现输出信号的级传，从而可以作为显示面板的行扫描信号以实现像素内的编程和补偿。请参考图1，移位寄存器单元包括复位单元10、本级信号产生单元20和第一维持单元30。以下实施例中，以有效电平为低电平，非有效电平为高电平(即对显示阵列中的p型晶体管进行寻址)来对移位寄存器单元进行具体的说明。
复位单元10通过其两个信号输入端分别输入置位信号ST和复位信号RST，并输出使能信号QD的电平，而使能信号QD的电平是复位单元10根据置位信号和复位信号确定输出的。一些实施例中，在置位信号ST为非有效电平且复位信号RST为有效电平时，复位单元10维持输出使能信号QD的电平为有效电平，直至置位信号ST为有效电平时，复位单元10维持输出使能信号Q的电平为非有效电平。由此可知，当复位单元10输出的使能信号QD处于低电平状态时，只要置位信号ST为低电平后，复位单元10就由输出低电平状态变为输出高电平状态，并在置位信号ST为高电平且复位信号RST为低电平时，复位单元10又由输出高电平状态变为输出低电平状态。由上述可知，复位单元10可以在置位信号ST和复位信号RST的控制下，可以选择维持输出高电平的使能信号QD或者维持输出低电平的使能信号QD。
本级信号产生单元20用于分别输入第一时钟信号CK1和置位信号ST，并输出本级的扫描信号C[n]。本实施例中，当置位信号为低电平时，其触发扫描信号输出端输出的电平在使能信号QD为高电平期间跟随第一时钟信号CK1的电平，以作为本级的扫描信号C[n]。一些实施例中，由于只要置位信号ST为低电平时，复位单元10输出的使能信号QD均是为高电平的，因此在复位单元10由输出低电平状态变为输出高电平状态后，扫描信号输出端输出的电平就跟随着第一时钟信号CK1的电平。
第一维持单元30连接在扫描信号输出端和第一电平之间，其控制端输入使能信号QD，并在输入使能信号QD为低电平时，第一维持单元30至少将扫描信号输出端的电位复位到第一电平。本实施例中，本级扫描信号的有效电平也是为低电平，非有效电平也是为高电平，因此对应的第一电平为高电平，即当复位单元10由输出高电平状态变为输出低电平状态后，第一维持单元30将扫描信号输出端的电位复位至高电平。
由上述实施例可知，复位单元10输出的使能信号QD有维持高电平和维持低电平两种状态，且当复位单元10处于输出低电平状态时，只要置位信号ST为高电平，复位单元10便会维持输出低电平状态。若置位信号ST由高电平变为低电平，复位单元10便会由输出低电平状态变为输出高电平状态，并且在置位信号ST为低电平，以及置位信号ST和复位信号RST为相同电平时，复位单元10均会维持输出高电平状态。因此，可以通过控制置位信号ST和复位信号RST的状态，从而控制复位单元10维持输出高电平或者维持输出低电平状态。
当复位单元10维持输出高电平时，扫描信号输出端输出的电平跟随第一时钟信号CK1的电平，以作为本级的扫描信号C[n]，当复位单元10维持输出低电平时，第一维持单元30将扫描信号输出端的电位复位至高电平。在移位寄存器被使能的状态下，本级的扫描信号C[n]跟随第一时钟信号CK1而变化，因此可以通过复位单元10输出高电平或低电平来控制本级扫描信号的输出，以使得本级的扫描信号C[n]可以是单脉冲的扫描信号，也可以是多脉冲的扫描信号。而多脉冲的扫描信号可以实现像素内多次数据电压的编程和多次阈值电压的补偿过程，从而可以提高像素内编程和补偿的精度，使得提高其所驱动显示面板的显示效果。
请再参考图1，一些实施例中，本级信号产生单元20包括第五晶体管T5、第六晶体管T6和自举电容C1。第五晶体管T5的控制极(栅极)与第五晶体管T5的第一极(漏极)连接，并用于输入置位信号ST。第五晶体管T5的第二极(源极)与自举电容C1的第一端连接，以形成输出节点Q，第六晶体管T6的控制极连接该输出节点Q。第六晶体管T6的第一极(源极)用于输入第一时钟信号CK1，第六晶体管T6的第二极(漏极)与自举电容C1的第二端连接，并在输出节点Q的电平控制下，将第一时钟信号CK1输出至扫描信号输出端，以作为本级的扫描信号C[n]。
请再参考图1，一些实施例中，第一维持单元30包括第七晶体管T7和第八晶体管T8。第七晶体管T7连接在高电平和输出节点Q之间，第八晶体管T8连接在高电平和扫描信号输出端之间，第七晶体管T7和第八晶体管T8的控制极分别用于输入使能信号QD，并在使能信号QD为低电平时，分别将输出节点Q和扫描信号输出端的电位复位至高电平。
一些实施例中，移位寄存器可以包括多个级联的移位寄存器单元，以实现扫描信号的级传。此时，置位信号ST可以为前X级移位寄存器单元的扫描信号，而复位信号RST可以为后Y级移位寄存器单元的扫描信号。一些实施例中，由于每一级的移位寄存器单元都需要一个时钟信号，以用于产生本级的扫描信号，因此多个级联的移位寄存器单元至少需要两种时钟信号，此时X与Y的取值也与时钟信号的数量相关，例如当有两种时钟信号时，X与Y分别取1，而当有四种时钟信号时，X与Y可以分别取2，也可以分别取1和3，或者分别取3和1，只要满足X与Y的和为偶数，使得置位信号ST和复位信号RST对应的时钟相位相同即可。
请参考图1和图2，以下以第一时钟信号CK1和第二时钟信号CK2两种时钟信号，以及X与Y分别取1为例，对移位寄存器产生级传的单脉冲扫描信号和多脉冲扫描信号的工作原理进行具体的说明。
其中，相邻的移位寄存器单元之间分别输入第一时钟信号CK1和第二时钟信号CK2，以用于输出本级的扫描信号C[n]。而对于移位寄存器中第n级的移位寄存器单元来说，其在输出本级的扫描信号C[n]过程中具有四种工作状态，其分别为P1a，P2a，P3a，P4a。如果在一个显示帧的时间内，移位寄存器被输入了M个连续的脉冲，那么第n级的移位寄存器单元将会经历1次P1a状态，M次P2a状态，M-1次P3a状态，1次P4a状态，并且最终所输出的扫描信号C[n]也是会出现M个连续的脉冲，而图2中所示的为M＝1，以及M＝4时的时序情况。以下对移位寄存器单元的四种工作状态进行具体说明：
P1a状态：此时前一级移位寄存器单元的扫描信号C[N-1]为低电平VSS脉冲，而后一级移位寄存器单元的扫描信号C[N+1]保持为高电平VGH,复位单元10输出的使能信号QD为高电平，因此第一维持单元30没有起到复位作用，第七晶体管T7和第八晶体管T8均处于截止状态。而第五晶体管T5因C[N-1]为低电平进入饱和导通状态，使得输出节点Q的电位变为VS1＝VSS+|VTH|(VTH为第五晶体管T5的阈值电压)，并通过自举电容C1存储电荷以保持输出节点Q的电位，并使得第六晶体管T6导通，从而通过第六晶体管T6将第一时钟信号CK1输出至扫描信号输出端。此时由于第一时钟信号CK1为高电平，因此扫描信号C[N]输出为高电平。
P2a状态：此时扫描信号C[N-1]和扫描信号C[N+1]均为高电平，复位单元10输出的使能信号QD维持为高电平。且当第一时钟信号CK1变为低电平时，由于自举电容C1的自举效应，使得第六晶体管T6处于线性区，此时输出节点Q的电位VS2比低电平VSS还要低，因此第一时钟信号CK1的低电平依然可以传输给扫描信号输出端而没有电压损耗，此时扫描信号C[N]输出为低电平。
P3a状态：在P2a状态之后，如果扫描信号C[N-1]和扫描信号C[N+1]均为低电平VSS脉冲，那么便会进入P3a状态，此时复位单元10输出的使能信号QD还是维持为高电平。第五晶体管T5和第六晶体管T6又都处于导通状态，输出节点Q的电位又变为VS1＝VSS+|VTH|，因此扫描信号C[N]输出为高电平。而移位寄存器单元在第一次进入P3a状态时，扫描信号C[N-1]已经输入了两个脉冲，而在P3a状态之后又会进入P2a状态，使得扫描信号C[N]又会输出一次低电平。
P4a状态：在P2a状态之后，如果扫描信号C[N-1]的输出为高电平，而扫描信号C[N+1]的输出为低电平脉冲时，那么便会进入P4a状态。此时，复位单元10输出的使能信号QD为低电平，因此第一维持单元30起到复位作用，第七晶体管T7和第八晶体管T8均处于导通状态，从而将输出节点Q和扫描信号输出端的电位复位至高电平，从而结束输出本级的脉冲扫描信号。
由上述移位寄存器的工作原理可知，当移位寄存器只输入一个脉冲时，每一个移位寄存器单元依次经历P1a状态、P2a状态和P4a状态，以实现单脉冲的扫描信号输出，当移位寄存器输入多个脉冲时，每一个移位寄存器单元会根据脉冲的数量，反复经历P2a状态和P3a状态，以实现多脉冲的扫描信号输出。
由上述本级信号产生单元20的工作原理可知，第五晶体管T5和自举电容C1形成预放电单元22，并通过输出节点Q输出预放电电平VS1或VS2，预放电电平VS1和VS2均小于全局高电平大于全局低电平。而第六晶体管T6形成输出单元24，并在预放电电平VS1或VS2的控制下导通，使其输出至扫描信号输出端的本级的扫描信号C[n]跟随第一时钟信号CK1的电平。
请参考图3，一些实施例中，移位寄存器单元还包括第二维持单元40。第二维持单元40连接在扫描信号输出端和高电平之间，用于在本级的扫描信号C[n]为高电平输出时，将扫描信号输出端的电位复位至高电平，以维持本级的扫描信号C[n]的高电平输出。
第二维持单元40包括第九晶体管T9、第九晶体管T10和第十一晶体管T11。第九晶体管T9连接在扫描信号输出端和高电平之间，第九晶体管T10连接在高电平和第十一晶体管T11的源极之间。第九晶体管T10和第十一晶体管T11之间形成节点QC，并与第九晶体管T9的控制极连接，第十一晶体管T11的漏极与控制极连接并用于输入第二时钟信号CK2，或者第十一晶体管T11的漏极接地，第九晶体管T10的控制极连接扫描信号输出端。当本级的扫描信号C[n]为低电平输出，第二时钟信号CK2输出高电平时，使得第十一晶体管T11截止，而第九晶体管T10导通并将节点QC的电位拉至高电平，使得第九晶体管T9截止，因此不影响本级的扫描信号C[n]。当本级的扫描信号C[n]由低电平变为高电平输出，第二时钟信号CK2输出低电平时，使得第九晶体管T10截止，而第十一晶体管T11导通并将节点QC的电位拉至低电平，使得第九晶体管T9导通后将扫描信号输出端的电位复位至高电平，以维持本级的扫描信号C[n]的高电平输出。
由上述可知，第二维持单元40可以在移位寄存器单元输出本级的扫描信号C[n]时，对其输出的高电平进行维持，使得其稳定输出。并且第二维持单元40还可以与第一维持单元30共同对移位寄存器单元在没有输出本级的扫描信号C[n]时，进行高电平的维持。
实施例二：
本实施例中提供了一些复位单元10的具体电路，以下对复位单元10进行详细的说明。
一些实施例中，复位单元10包括主模块12和副模块14。主模块12的电源端连接高电平，主模块12的信号输入端用于输入置位信号ST，副模块14的电源端连接低电平，副模块14的信号输入端用于输入复位信号RST，主模块12的输出端和副模块14的输出端连接并将连接节点作为使能信号输出端。主模块12在置位信号ST为低电平时，将其电源端的高电平施加到使能信号输出端，副模块14在复位信号RST为低电平时，将其电源端的低电平施加到使能信号输出端。复位单元10在置位信号ST和复位信号RST均为低电平时，由主模块12控制使能信号输出端的电位，使其更接近高电平。而复位单元10在置位信号ST和复位信号RST均为高电平时，使能信号输出端的电位维持之前的电平。电压源VGH和电压源VGL分别用于提供高电平和低电平，其分别带有高电平和低电平的信号即可，而不必要是固定电平的电压源。
请参考图4，一些实施例中，主模块12包括第一晶体管T1，副模块14包括第二晶体管T2。第一晶体管T1和第二晶体管T2连接在高电平和低电平之间，第一晶体管T1和第二晶体管T2之间的连接节点作为使能信号输出端，第一晶体管T1和第二晶体管T2的栅极分别输入置位信号ST和复位信号RST。其中，第一晶体管T1和第二晶体管T2在其它性能或结构相同的情况下，满足以下至少一个条件：
1)第一晶体管T1的沟道宽长(W/L)比大于所述第二晶体管T2的沟道宽长比(W/L)。
2)第一晶体管T1的等效场效应迁移率大于第二晶体管T2的等效场效应迁移率。
3)第一晶体管T1的过驱动电压大于第二晶体管T2的过驱动电压。
4)第一晶体管T1为双栅晶体管，第二晶体管T2为单栅晶体管。
其中，对于晶体管的沟道宽长比(W/L)和等效场效应迁移率，可以根据晶体管的尺寸和材料选择符合需求的第一晶体管T1和第二晶体管T2，而对于过驱动电压，可以使得第一晶体管T1的栅源电压差绝对值大于第二晶体管T2栅源电压差绝对值。
当第一晶体管T1和第二晶体管T2之间满足上述的条件时，第一晶体管T1的等效阻抗小于第二晶体管T2的等效阻抗，使得第一晶体管T1的上拉能力大于第二晶体管T2的下拉能力，从而可以在置位信号ST和复位信号RST均为低电平时，由第一晶体管T1控制使能信号输出端的电位，使其更接近高电平。
本实施例中，第一晶体管T1和第二晶体管T2也可以都采用PMOS器件，由于PMOS器件可以满幅度地传输高电平电压，而在传送低电平电压时存在阈值电压损失问题，因此即使第一晶体管T1和第二晶体管T2具有相同的器件尺寸和器件特性，第一晶体管T1的上拉能力也是大于第二晶体管T2的下拉能力的。
请参考图5、图6和图7，一些实施例中，主模块12的第一晶体管T1可以采用双栅极晶体管，而副模块14的第二晶体管T2可以采用单栅晶体管。第一晶体管T1的第一栅极用于输入置位信号ST，第一晶体管T1的第二栅极用于输入第一偏置电压，或者用于输入所述置位信号ST，或者用于输入使能信号QD。由于双栅极晶体管的工作状态受到顶栅金属层以及底栅金属层的共同调控，因此对双栅极晶体管配置适合的偏置电压后，可以使得双栅结构的第一晶体管T1的等效阻抗小于单栅结构的第二晶体管T2，从而实现第一晶体管T1的上拉能力大于第二晶体管T2的下拉能力。请参考图7，本实施例中，副模块14的第二晶体管T2也可以采用双栅晶体管，而第二晶体管T2的第一栅极用于输入复位信号RST，第二晶体管T2的第二栅极用于输入第二偏置电压，该第二偏置电压低于第一偏置电压、置位信号ST或者复位信号的电压。由于在相同的器件特性下，通过合理地调整第一晶体管T1的第二栅极的偏置电压，以及第二晶体管T2的第二栅极的偏置电压，例如设置第二偏置电压低于第一偏置电压，例如第二晶体管T2的第二栅极悬空，同样可以使得第一晶体管T1的等效阻抗小于第二晶体管T2，从而实现第一晶体管T1的上拉能力大于第二晶体管T2的下拉能力。
由上述实施例可知，可以选择不同性能和结构的晶体管来实现主模块12和副模块14，并通过晶体管本身的性能或者连接方式来使得主模块12的输出端口等效阻抗小于副模块14的输出端口等效阻抗。
请参考图8和图9，一些实施例中，主模块12包括第一晶体管T1，副模块14包括第二晶体管T2和第三晶体管T3。第一晶体管T1、第二晶体管T2和第三晶体管T3连接在高电平和低电平之间，第一晶体管T1和第三晶体管T3的栅极分别输入置位信号ST和复位信号RST，第二晶体管T2的栅极连接其漏极或者连接一控制信号S1，第一晶体管T1和第二晶体管T2之间的连接节点作为使能信号输出端。当第二晶体管T2的栅极连接其漏极时，第二晶体管T2的源漏之间存在阈值电压的损失，当第二晶体管T2的栅极连接控制信号S1时，控制信号S1可以使得第二晶体管T2的源漏之间存在电压差甚至使得第二晶体管T2处于关闭状态，两种情况均会使得使得主模块12的输出端口等效阻抗小于副模块14的输出端口等效阻抗，从而实现主模块12的上拉能力大于副模块14的下拉能力。本实施例中，副模块14的第二晶体管T2和第三晶体管T3之间的位置可以进行替换，其不影响副模块14整体的输出端口等效阻抗。本实施例中，在晶体管具有相同的器件尺寸和器件特性时，当副模块14中所串联的晶体管数量大于主模块12中所串联的晶体管数量时，可以使得主模块12的输出端口等效阻抗小于副模块14。
由上述实施例可知，除了可以通过晶体管本身的性能或者连接方式，还可以通过晶体管的数量来使得主模块12的输出端口等效阻抗小于副模块14的输出端口等效阻抗。
一些实施例中，复位单元10包括主模块12和副模块14。主模块12和副模块14连接在高电平和低电平之间，主模块12的信号输入端用于输入置位信号ST，副模块14的信号输入端用于输入复位信号RST，主模块12或副模块14的输出端用于输出主模块12和副模块14之间连接节点的电位，以作为使能信号QD的电平。复位单元10在置位信号ST和复位信号RST均为低电平时，使能信号QD的电平更接近高电平，而复位单元10在置位信号ST和复位信号RST均为高电平时，使能信号QD的电平维持之前的电平。
请参考图10，一些实施例中，主模块12包括第一晶体管T1，副模块14包括第二晶体管T2和第三晶体管T3。第一晶体管T1和第二晶体管T2连接在高电平和低电平之间，第一晶体管T1和第二晶体管T2之间形成节点QI。第三晶体管T3的第一极(源极)连接所述节点QI，第三晶体管T3的第二极(漏极)用于输出节点QI的电位，以作为所述使能信号QD的电平。第三晶体管T3的控制极用于输入复位信号RST，第一晶体管T1的控制极用于输入置位信号ST。本实施例中，可以通过上述实施例中的方式，使得第一晶体管T1的上拉能力大于第二晶体管T2的下拉能力，并通过副模块14中的第三晶体管T3输出节点QI的电位，以作为所述使能信号QD的电平。
请参考图11，一些实施例中，主模块12包括第一晶体管T1、第四晶体管T4和第一电容C2，副模块14包括第二晶体管T2和第三晶体管T3。第一晶体管T1、第二晶体管T2和第三晶体管T3连接在高电平和低电平之间，第一晶体管T1和第二晶体管T2之间形成节点QI，第四晶体管T4在控制极输入第二时钟信号的控制下，输出节点QI的电位，以作为使能信号QD的电平。所述第一电容C2连接在第一电平和第四晶体管T4的第二极(漏极)之间，第三晶体管T3的控制极用于输入复位信号RST，第一晶体管T1的控制极用于输入置位信号ST。本实施例中，第一晶体管T1的上拉能力大于副模块14的下拉能力，也可以通过上述实施例中的方式，使得第一晶体管T1的上拉能力大于副模块14的下拉能力，并通过主模块12中的第四晶体管T4输出节点QI的电位，以作为所述使能信号QD的电平，并且通过第四晶体管T4和第一电容C2使得输出使能信号QD的电位更加稳定。
实施例三：
请参考图12，本实施例中提供了一种移位寄存器，其与实施例一的区别在于，移位寄存器单元还包括发光信号产生单元50。发光信号产生单元50连接在输出节点Q和高电平之间，发光信号产生单元50通过其两个信号输入端用于分别输入前级发光控制信号和第三时钟信号ECK1，并在输出节点Q的预放电电平控制下输出高电平的本级发光控制信号EM[n]至发光信号输出端，而高电平的发光控制信号EM[n]可以用于控制像素内的发光二极管进行发光。发光控制信号EM[n]的有效电平为高电平，也可以根据情况将其设置为低电平，本实施例中以高电平来进行具体说明。
一些实施例中，发光信号产生单元50包括第十二晶体管TE1、第十三晶体管TE2、第十四晶体管TE3和第十五晶体管TE4。
第十二晶体管和第十四晶体管连接在高电平和第三时钟信号ECK1之间，第十二晶体管和第十四晶体管之间形成节点QB，第十三晶体管和第十四晶体管连接在高电平和第三时钟信号ECK1之间，第十三晶体管和第十四晶体管之间的节点连接发光信号输出端。第十二晶体管的控制极用于输入前级发光控制信号，第十三晶体管的控制极连接节点QB，第十四晶体管和第十五晶体管的控制极分别连接输出节点Q。
本实施例中，如果一个显示帧的时间内，移位寄存器被输入M个连续的脉冲，那么第n级的移位寄存器单元将会经历1次P1a状态，M次P2a状态，M-1次P3a状态，1次P4a状态，并且最终由本级信号产生单元20所输出的扫描信号C[n]也是会出现M个连续的脉冲。而第n级的移位寄存器单元将还会依次经历P1d状态、P2d状态和P3d状态，并且在经历该三个状态后，由发光信号产生单元50输出本级发光控制信号EM[n]，而本级发光控制信号EM[n]的脉冲宽度与扫描信号C[n]的脉冲数量呈正相关，以下对输出本级发光控制信号EM[n]的过程进行具体的说明。
请参考图12和图13，本实施例中，用于产生本级扫描信号的时钟信号的周期为T1，有效电平时间与时钟周期的比例为k1(0<k1<1)，用于产生本级发光控制信号的时钟信号的周期为T2，有效电平时间与时钟周期的比例为k2(0<k2<1)，以周期为T1,占空比为50％的两相非重叠时钟(CK1,CK2)，以及周期为T2占空比为50％的四相重叠时钟(ECK1,ECK2，ECK3，ECK4)为例，作为示例性的说明：
P1d状态：在第n级输出节点Q的电位为高电平VGH时，发光信号产生单元50进入P1d状态。在P1d状态的前期，第n-2级的发光信号产生单元50输出的发光控制信号EM[n-2]为低电平时，虽然第n级发光信号产生单元50的节点QB的电位会随着第三时钟信号ECK1的变化而周期性变为VSS+|Vth|或者VGH，并且由于第十三晶体管TE2的栅极-漏极的电位相同，故第十三晶体管TE2保持断开状态，使得输出的本级发光控制信号EM[n]仍维持为低电平。而在P1d状态的后期，此时发光控制信号EM[n-2]为高电平，第十三晶体管TE2继续处于断开状态，所以在P1d状态时，本级的发光控制信号EM[n]维持低电平电压。
P2d状态：在第n级输出节点Q的电位为预放电电平VS1或VS2时，发光信号产生单元50进入P2d状态。此时，预放电电平VS1或VS2使得第十四晶体管TE3和第十五晶体管TE4有效地导通，而第十二晶体管TE1和第十三晶体管TE2截止，因此，节点QB和本级的发光控制信号EM[n]都为高电平。
P3d状态：在第n级输出节点Q的电位恢复为高电平时，发光信号产生单元50进入P3d状态。此时，第十四晶体管TE3和第十五晶体管TE4截止，发光控制信号EM[N-2]为低电平，第十二晶体管TE1导通，而第三时钟信号ECK1从高电平变为低电平。由于第十三晶体管TE2的本征电容的自举作用使得节点QB的电位降低到VS2，使得第十三晶体管TE2导通，从而第三时钟信号ECK1的低电平无损失地传输到发光信号输出端，使得发光控制信号EM[n]为低电平。
本实施例中，由于第三时钟信号ECK1跳变所产生的电压馈通效应，使得节点QB的电位可能也随之变动，这不利于稳定地关断第十二晶体管TE1，因此可以通过第十二晶体管TE1的栅极输入发光控制信号EM[n-2]，使得十二晶体管TE1在P2d阶段可以很好地保持断开，从而发光控制信号EM[n]和节点QB的电位都维持到高电平，而不受到时钟馈通的干扰。
由上述实施例可知，由于发光信号产生单元50是在输出节点Q的预放电电平VS1或VS2控制下输出高电平的本级发光控制信号EM[n]，因此本级发光控制信号EM[n]的信号宽度与预放电电平VS1和VS2宽度一致，而移位寄存器每输入一个脉冲，则输出节点Q会分别产生一次预放电电平VS1和VS2，因此发光控制信号EM[n]的信号宽度为M*T1，即脉冲数量M与第一时钟信号CK1的周期T1的乘积。
本实施例中，由于每一个移位寄存器单元可以在产生本级的扫描信号C[n]时，还可以再产生本级发光控制信号EM[n]，从而可以通过共用一组移位寄存器来实现扫描信号的级传和发光控制信号的级传，相比分别通过不同组移位寄存器来实现，本实施例中的移位寄存器结构更简单，减少实现成本，而且还可以减少驱动像素时所需的布线，从而减少电路所占的面积，利于窄边框显示面板的实现。
实施例四：
本实施例中提供一种栅极驱动电路，其包括移位寄存器、启动信号线和总公共地线。
移位寄存器可以采用实施例一或实施例三中的移位寄存器，其可以用于产生级传的扫描信号，或者还可以同时产生级传的发光控制信号。而移位寄存器中相邻的两级移位寄存器单元，前一级所述移位寄存器单元的第一时钟信号端和后一级所述移位寄存器单元的第一时钟信号端输入不同的时钟信号。
启动信号线连接至第一级移位寄存器单元的扫描信号输入端，以及最后一级移位寄存器单元的扫描信号输入端。
实施例五：
请参考图14，本实施例中提供一种有源显示器，其包括显示面板、栅极驱动电路和数据驱动电路。
显示面板具有排列成二维像素矩阵的多个像素电路、与每个像素电路相连的第一方向的多条栅极扫描线、以及与每个像素电路相连的第二方向的多条数据线。
栅极驱动电路可以采用实施例四中的栅极驱动电路，其用于产生扫描信号，并通过沿所述第一方向形成的各行栅极扫描线，向相应的像素电路提供所需的控制信号，以完成对二维像素矩阵的逐行扫描。一些实施例中，栅极驱动电路还可以用于产生发光控制信号，并通过相应的线路以完成对二维像素矩阵的发光控制。
数据驱动电路，用于产生数据电压信号，并通过所述数据线传输到对应的像素电路内以实现图像灰度。
本实施例中的移位寄存器可以输出多脉冲的扫描信号，而多脉冲的行扫描信号可以实现像素电路的多次数据电压的编程和多次阈值电压的补偿过程，从而可以提高像素内编程和补偿的精度，使得提高显示面板的显示效果。本实施例中通过共用一组移位寄存器来实现扫描信号的级传和发光控制信号的级传，相比分别通过不同组移位寄存器来实现，本实施例中的移位寄存器结构更简单，减少实现成本，而且还可以减少驱动像素时所需的布线，从而减少电路所占的面积，利于窄边框显示面板的实现。
请参考图15，一些实施例中，显示面板的每一个像素电路均为主动发光型有源显示像素电路，其均包括发光元件60、存储电容Cst和六个晶体管。其中发光元件60可以是OLED或者LED，其串联着用于开关作用的第一开关晶体管Ta1和第三开关晶体管Ta3，以及用于驱动作用的第二驱动晶体管Ta2，发光元件60的电流主要由第二驱动晶体管Ta2决定。而第四驱动晶体管Ta4跨接于数据线Data与第二驱动晶体管Ta2的源极(节点B)之间，其起到传递数据信号作用。第五驱动晶体管Ta5则跨接于第二驱动晶体管Ta2的栅极(节点A)和漏极之间，其起到提取第二驱动晶体管Ta2的阈值电压的作用。第六驱动晶体管Ta6跨接于第二驱动晶体管Ta2的栅极(节点A)与参考电压线Vref之间，其起到给节点A初始化的作用，存储电容Cst跨接于第一开关晶体管Ta1的源极和节点A之间。
对于第n行的像素电路，其需要近邻行扫描信号P[n-1]和P[n]，以及发光控制信号EM[n]。其中，第一开关晶体管Ta1和第三开关晶体管Ta3的栅极用于输入发光控制信号EM[n]，第四驱动晶体管Ta4的栅极和第五驱动晶体管Ta5的栅极的连接节点用于输入扫描信号P[n]，而第六驱动晶体管Ta6的栅极用于输入扫描信号P[n-1]。
对于第n行的像素电路，以扫描信号P[n-1]，P[n]，P[n+1]及发光控制信号EM[n-1]，EM[n]，EM[n+1]等进行说明。其中，扫描信号P[n-1]，P[n]，P[n+1]是不交叠的低电平脉冲信号，用于为显示阵列提供出逐行编程信号。发光控制信号EM[n-1]，EM[n]，EM[n+1]是近邻行之间交叠50％脉冲宽度的高电平脉冲信号，用于在编程及阈值电压提取阶段关断像素电路，而发光显示阶段则开启像素电路。图16还示意了像素电路进入PWM调光模式的工作时序，即扫描信号P[n-1]，P[n]，P[n+1]保持为高电平，而EM[n-1]，EM[n]，EM[n+1]等信号分别在子帧FR1，FR2,FR3等为0％亮度、50％亮度、75％亮度的情况。
请参考图16，像素电路在实现发光的过程中包括三个阶段，其分别是P1阶段、P2阶段和P3阶段，而在不同的工作阶段，像素电路中各个晶体管相应地开启/断开，以实现复位、数据写入、Vth补偿、发光控制的功能等。以下对像素电路的P1阶段、P2阶段和P3阶段进行详细说明。
P1初始化阶段，
栅极扫描信号P[n-1]变为低电平，于是第六驱动晶体管Ta6被打开，节点A的电位被拉低。存储电容Cst的下极板被充电到Vref，且第二驱动晶体管Ta2被预开启。由于栅极扫描信号P[n]和发光控制信号EM[n]为高电平，像素电路的其他晶体管均处于断开状态。
P2编程及补偿阶段，
栅极扫描信号P[n]变为低电平，于是第四驱动晶体管Ta4和第五驱动晶体管Ta5被打开，节点B的电压变为Vdata，节点A的电压经过第二驱动晶体管Ta2和第五驱动晶体管Ta5被逐渐抬高。直到节点A的电压达到Vdata-|Vth|，第二驱动晶体管Ta2才被关闭，于是数据线电压Vdata以及第二驱动晶体管Ta2的阈值电压信息均被存储于电容Cst的下极板上。
在P2阶段，由于栅极扫描信号P[n-1]和发光控制信号EM[n]为高电平，像素电路的其他晶体管均处于断开状态。
3)P3发光阶段，
栅极扫描信号P[n-1]和P[n]变为高电平，于是相关的第四驱动晶体管Ta4,第五驱动晶体管Ta5和第六驱动晶体管Ta6均为断开。在存储电容Cst作用下，节点A保存着P2阶段写入像素的数据电压信号及阈值电压提取信号。当发光控制信号EM[n]为低电平时，则第二驱动晶体管Ta2的源极(节点B)被充电到VDD，且第三开关晶体管Ta3打开，于是发光元件60的电流唯一地由第二驱动晶体管Ta2(工作于饱和状态)决定：
Figure BDA0003871647170000161
由于VB的值保持为Vdata-|Vth|，故第二驱动晶体管Ta2的电流为：
Figure BDA0003871647170000162
从而可以看到，发光元件60的电流与第二驱动晶体管Ta2的阈值电压无关，故实现了对阈值电压非均匀性/漂移特性的补偿。
并且在实际的发光显示阶段，可以通过调整发光控制信号EM[n]的占空比，则可以精确地控制发光元件60的发光亮度。而发光控制信号EM[n-1]、EM[n]、EM[n+1]等，可以是同步地调控，或者是逐级传递地调控。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (24)

1.一种移位寄存器，包括至少一个移位寄存器单元，其特征在于，所述移位寄存器单元包括：
复位单元，其两个信号输入端分别用于输入置位信号(ST)和复位信号(RST)，并根据所述置位信号(ST)和所述复位信号(RST)确定输出的使能信号(QD)的电平；
本级信号产生单元，用于分别输入第一时钟信号(CK1)和所述置位信号(ST)，并基于置位信号(ST)的有效电平，触发扫描信号输出端输出的电平在使能信号(QD)为非有效电平期间跟随第一时钟信号(CK1)的电平；
第一维持单元，连接在所述扫描信号输出端和第一电平之间，其控制端输入所述使能信号(QD)，用于在输入使能信号(QD)为有效电平时至少将所述扫描信号输出端的电位复位到所述第一电平。
2.如权利要求1所述的移位寄存器，其特征在于，所述复位单元在置位信号(ST)为非有效电平且复位信号(RST)为有效电平时，维持输出使能信号(QD)的电平为有效电平，直至所述置位信号(ST)为有效电平时，维持输出使能信号(QD)的电平为非有效电平。
3.如权利要求2所述的移位寄存器，其特征在于，所述置位信号(ST)为前X级移位寄存器单元的扫描信号，复位信号(RST)为后Y级移位寄存器单元的扫描信号。
4.如权利要求3所述的移位寄存器，其特征在于，X与Y的和为偶数。
5.如权利要求4所述的移位寄存器，其特征在于，所述置位信号(ST)为前一级移位寄存器单元的扫描信号，复位信号(RST)为后一级移位寄存器单元的扫描信号。
6.如权利要求1所述的移位寄存器，其特征在于，所述复位单元包括主模块和副模块；
所述主模块的电源端连接第一电平，所述主模块的信号输入端用于输入所述置位信号(ST)，所述副模块的电源端连接第二电平，所述副模块的信号输入端用于输入所述复位信号(RST)，所述主模块的输出端和副模块的输出端连接并将连接节点作为使能信号输出端；
所述主模块在置位信号(ST)为有效电平时，将第一电平施加到使能信号输出端，所述副模块在复位信号(RST)为有效电平时，将第二电平施加到使能信号输出端，当所述置位信号(ST)和复位信号(RST)同时为有效电平时，所述主模块和副模块被配置为使使能信号(QD)的电平维持更接近第一电平，当所述置位信号(ST)和复位信号(RST)同时为非有效电平时，所述主模块和副模块被配置为使使能信号(QD)的电平维持不变。
7.如权利要求6所述的移位寄存器，其特征在于，所述主模块的输出端口等效阻抗小于所述副模块的输出端口等效阻抗。
8.如权利要求7所述的移位寄存器，其特征在于，所述主模块包括第一晶体管，所述副模块包括第二晶体管，所述第一晶体管和第二晶体管连接在第一电平和第二电平之间，所述第一晶体管和第二晶体管之间的连接节点作为使能信号输出端；
所述第一晶体管的沟道宽长比大于所述第二晶体管的沟道宽长比；
和/或，所述第一晶体管的等效场效应迁移率大于所述第二晶体管的等效场效应迁移率；
和/或，所述第一晶体管的过驱动电压大于所述第二晶体管的过驱动电压；
和/或，所述第一晶体管为双栅极晶体管，所述第二晶体管为单栅极晶体管。
9.如权利要求7所述的移位寄存器，其特征在于，所述主模块包括若干串联的第一晶体管，所述副模块包括若干串联的第二晶体管，若干所述第一晶体管和若干所述第二晶体管连接在第一电平和第二电平之间，其中一所述第一晶体管和其中一第二晶体管之间的连接节点作为使能信号输出端；
所述第一晶体管的数量少于所述第二晶体管的数量。
10.如权利要求7所述的移位寄存器，其特征在于，所述主模块包括第一晶体管，所述副模块包括第二晶体管，所述第一晶体管和第二晶体管连接在第一电平和第二电平之间，所述第一晶体管和第二晶体管之间的连接节点作为使能信号输出端；
所述第一晶体管为双栅极晶体管，所述第一晶体管的第一栅极用于输入所述置位信号(ST)，所述第一晶体管的第二栅极用于输入第一偏置电压(VB1)，或者用于输入所述置位信号(ST)，或者用于输入使能信号(QD)；
所述第二晶体管为单栅极晶体管；
或者，所述第二晶体管为双栅极晶体管，所述第二晶体管的第一栅极用于输入所述复位信号(RST)，所述第二晶体管的第二栅极用于输入第二偏置电压(VB2)，所述第二偏置电压(VB2)低于第一偏置电压(VB1)、置位信号(ST)或者复位信号的电压。
11.如权利要求1所述的移位寄存器，其特征在于，所述复位单元包括主模块和副模块；
所述主模块和副模块连接在第一电平和第二电平之间，所述主模块的信号输入端用于输入所述置位信号(ST)，所述副模块的信号输入端用于输入所述复位信号(RST)，所述主模块或副模块的输出端用于输出主模块和副模块之间连接节点的电位，以作为所述使能信号(QD)的电平，当所述置位信号(ST)和复位信号(RST)同时为有效电平时，所述主模块和副模块被配置为使使能信号的电平维持更接近第一电平，当所述置位信号(ST)和复位信号(RST)同时为非有效电平时，所述主模块和副模块被配置为使使能信号的电平维持不变。
12.如权利要求11所述的移位寄存器，其特征在于，所述主模块的输出端口等效阻抗小于所述副模块的输出端口等效阻抗。
13.如权利要求12所述的移位寄存器，其特征在于，所述主模块包括第一晶体管，所述副模块包括第二晶体管和第三晶体管；
所述第一晶体管和第二晶体管连接在第一电平和第二电平之间，所述第一晶体管和第二晶体管之间形成节点(QI)，所述第三晶体管的第一极连接所述节点(QI)，所述第三晶体管的第二极用于输出节点(QI)的电位，以作为所述使能信号(QD)的电平，所述第三晶体管的控制极用于输入所述复位信号(RST)，所述第一晶体管的控制极用于输入所述置位信号(ST)。
14.如权利要求12所述的移位寄存器，其特征在于，所述主模块包括第一晶体管、第四晶体管和第一电容，所述副模块包括第二晶体管和第三晶体管；
所述第一晶体管、第二晶体管和第三晶体管连接在第一电平和第二电平之间，所述第一晶体管和第二晶体管之间形成节点(QI)，所述第四晶体管在控制极输入第二时钟信号的控制下，输出所述节点(QI)的电位，以作为所述使能信号(QD)的电平，所述第一电容连接在第一电平和第四晶体管的第二极之间，所述第三晶体管的控制极用于输入所述复位信号(RST)，所述第一晶体管的控制极用于输入所述置位信号(ST)。
15.如权利要求6或11所述的移位寄存器，其特征在于，所述第一电平为高电平，所述第二电平为低电平；或者，所述第一电平为低电平，所述第二电平为高电平。
16.如权利要求1所述的移位寄存器，其特征在于，所述本级信号产生单元包括预放电单元和输出单元，所述预放电单元的信号输入端用于输入所述置位信号(ST)，在所述置位信号(ST)为有效电平时，其输出节点Q输出预放电电平，所述预放电电平小于全局高电平大于全局低电平，在所述置位信号(ST)为非有效电平时，其输出节点Q保持在预放电电平；所述输出单元分别与预放电单元的输出节点Q和第一时钟信号(CK1)输出端相连，并在预放电电平的控制下使其输出至扫描信号输出端的本级的扫描信号(C[n])跟随第一时钟信号(CK1)的电平。
17.如权利要求16所述的移位寄存器，其特征在于，所述预放电单元包括第五晶体管和自举电容，所述输出单元包括第六晶体管；
所述第五晶体管的控制极与第五晶体管的第一极连接，并用于输入所述置位信号(ST)，所述第五晶体管的第二极与自举电容的第一端连接，以形成所述输出节点Q，所述第六晶体管的控制极连接所述输出节点Q，所述第六晶体管的第一极用于输入所述第一时钟信号(CK1)，第二极与自举电容的第二端连接，并在输出节点Q的预放电电平控制下，将第一时钟信号(CK1)输出至扫描信号输出端，以作为本级的扫描信号(C[n])。
18.如权利要求17所述的移位寄存器，其特征在于，所述第一维持单元包括第七晶体管和第八晶体管；
所述第七晶体管连接在第一电平和输出节点Q之间，所述第八晶体管连接在第一电平和扫描信号输出端之间，所述第七晶体管和第八晶体管的控制极分别用于输入所述使能信号(QD)，并在所述使能信号(QD)为有效电平时，分别将所述扫描信号输出端和输出节点Q的电位复位到所述第一电平。
19.如权利要求17所述的移位寄存器，其特征在于，还包括发光信号产生单元；
发光信号产生单元连接在输出节点Q和第一电平之间，所述发光信号产生单元通过其两个信号输入端用于分别输入前级发光控制信号和第三时钟信号(ECK1)，所述发光信号产生单元用于在输出节点Q的预放电电平控制下输出有效电平的本级发光控制信号至发光信号输出端，且信号宽度与所述本级扫描信号的脉冲数量正相关，所述发光信号产生单元在前级发光控制信号和第三时钟信号(ECK1)控制下输出非有效电平的本级发光控制信号至发光信号输出端。
20.如权利要求19所述的移位寄存器，其特征在于，所述发光信号产生单元包括第十二晶体管(TE1)、第十三晶体管(TE2)、第十四晶体管(TE3)和第十五晶体管(TE4)；
所述第十二晶体管(TE1)和第十四晶体管(TE3)连接在第一电平和第三时钟信号(ECK1)之间，所述第十二晶体管(TE1)和第十四晶体管(TE3)之间形成节点(QB)，所述第十三晶体管(TE2)和第十四晶体管(TE3)连接在第一电平和第三时钟信号(ECK1)之间，第十三晶体管(TE2)和第十四晶体管(TE3)之间的节点连接发光信号输出端；
所述第十二晶体管(TE1)的控制极用于输入前级发光控制信号，所述第十三晶体管(TE2)的控制极连接节点(QB)，并在前级发光控制信号和第三时钟信号(ECK1)的控制下将第三时钟信号(ECK1)的部分信号输出至发光信号输出端，以作为非有效电平的本级发光控制信号；
所述第十四晶体管(TE3)和第十五晶体管(TE4)的控制极分别连接输出节点Q，所述第十五晶体管(TE4)在输出节点Q的预放电电平控制下将第一电平输出至发光信号输出端，以作为有效电平的本级发光控制信号，所述第十四晶体管(TE3)在输出节点Q的电位控制下将第一电平输出至节点QB，使得第十三晶体管(TE2)截止。
21.如权利要求1所述的移位寄存器，其特征在于，还包括第二维持单元,所述第二维持单元连接在所述扫描信号输出端和第一电平之间；
所述第二维持单元通过其两个信号输入端用于分别输入第二时钟信号(CK2)和本级的扫描信号(C[n])，当所述本级的扫描信号(C[n])为非有效电平输出时，所述第二维持单元在第二时钟信号(CK2)控制下将第一电平输出至所述扫描信号输出端，以维持本级的扫描信号(C[n])的非有效电平输出。
22.如权利要求21所述的移位寄存器单元，其特征在于，所述第二维持单元包括第九晶体管、第十晶体管和第十一晶体管；
所述第九晶体管连接在所述扫描信号输出端和第一电平之间，当所述本级的扫描信号(C[n])为有效电平输出时，所述第十晶体管在控制极所输入的本级的扫描信号(C[n])控制下，将所述第九晶体管的控制极的电位拉至非有效电平，当所述本级扫描信号(C[n])非有效电平输出时，所述第十一晶体管在控制极所输入的第二时钟信号(CK2)的控制下，将所述第九晶体管的控制极的电位拉至有效电平，使得所述第九晶体管将第一电平输出至所述扫描信号输出端。
23.一种栅极驱动电路，其特征在于，包括：如权利要求1-22任一所述的移位寄存器、启动信号线和总公共地线；
所述启动信号线至少连接至第一级移位寄存器单元的扫描信号输入端，以及最后一级移位寄存器单元的扫描信号输入端；
对于所述移位寄存器中相邻的两级移位寄存器单元，前一级所述移位寄存器单元的第一时钟信号端和后一级所述移位寄存器单元的第一时钟信号端输入不同的时钟信号。
24.一种有源显示器，其特征在于包括：
显示面板，其具有排列成二维像素矩阵的多个像素电路、与每个像素电路相连的第一方向的多条栅极扫描线、以及与每个像素电路相连的第二方向的多条数据线；
如权利要求23所述的栅极驱动电路，用于至少产生扫描信号，并通过沿所述第一方向形成的各行栅极扫描线，向相应的像素电路提供所需的控制信号，以完成对所述二维像素矩阵的逐行扫描；
数据驱动电路，用于产生数据电压信号，并通过所述数据线传输到对应的像素电路内以实现图像灰度。
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