TWI759067B - 顯示裝置及驅動方法 - Google Patents

Abstract

一種顯示裝置，包含多個發光元件以及多個驅動電路。多個驅動電路各自用以產生驅動電流以驅動該些發光元件其中一者發光。多個驅動電路各自包含第一電晶體、第二電晶體、重置電路、第一控制電路以及第二控制電路。驅動電流自第一系統高電壓端流經第一電晶體、第二電晶體以及多個發光元件其中一者至系統低電壓端。第一控制電路用以控制第一電晶體以調變驅動電流的脈衝幅度。第二控制電路用以控制第二電晶體以調變驅動電流的脈衝寬度。

Description

顯示裝置及驅動方法

本案係關於一種顯示裝置，特別係關於一種具有多個發光元件以及多個驅動電路的顯示裝置。

傳統上，顯示裝置會透過調變流經發光元件的驅動電流的脈衝幅度而決定子畫素欲顯示的灰階。這在樣的情形中，可能會因驅動電流的幅值與發光元件的亮度不是線性關係，而造成無法正確控制發光元件欲顯示的灰階。

本揭示文件提供一種顯示裝置，包含複數個發光元件以及複數個驅動電路。該些驅動電路各自用以產生一驅動電流以驅動該些發光元件其中一者發光，其中該些驅動電路各自包含第一電晶體、第二電晶體、重置電路、第一控制電路以及第二控制電路。其中該驅動電流自一第一系統高電壓端流經一第一電晶體、一第二電晶體以及該些發光元件其中一者至一系統低電壓端。重置電路用以重置該第二電晶體的閘極端的電位。第一控制電路用以控制該第一電晶體以調變該驅動電流的脈衝幅度。第二控制電路用以控制該第二電晶體以調變該驅動電流的脈衝寬度，該第二控制電路依據複數個掃頻訊號中之對應者控制該第二電晶體以調變該驅動電流的相位。其中，該些驅動電路分別依據該些掃頻訊號在相異時間點提供該些驅動電流。

本揭示文件提供一種顯示裝置，顯示裝置包含複數個發光元件以及複數個驅動電路。該些驅動電路各自用以產生一驅動電流以驅動該些發光元件其中一者發光，其中該些驅動電路各自包含第一電晶體、第二電晶體、重置電路、第一控制電路以及第二控制電路。其中該第一電晶體以及該第二電晶體電性串連在一第一系統高電壓端以及一系統低電壓端之間。重置電路電性耦接該第二電晶體的閘極端。第一控制電路電性耦接該第一電晶體的閘極端，用以控制該第一電晶體以調變該驅動電流的脈衝幅度。第二控制電路電性耦接該第二電晶體的閘極端，用以控制該第二電晶體以調變該驅動電流的脈衝寬度，該第二控制電路依據複數個掃頻訊號中之對應者控制該第二電晶體以調變該驅動電流的相位。其中，該些驅動電路分別依據該些掃頻訊號在相異時間點提供該些驅動電流。

本揭示文件提供一種驅動方法，用於驅動具有複數個驅動電路以及複數個發光元件的一顯示裝置，其中該些驅動電路各自用以產生一驅動電流以驅動該些發光元其中一者發光，其中該驅動方法包含下列步驟。在一全域掃描期間，依據該些發光元件各自所顯示的顏色，同時將複數個第一資料訊號各自寫入該些驅動電路。在一逐行掃描期間中，依據該些發光元件各自待顯示的灰階依序將複數個第二資料訊號分別寫入該些驅動電路，並且依序將複數個掃頻訊號分別提供至該些驅動電路，使該些驅動電路各自依據該些第一資料訊號中之對應者產生該驅動電流以驅動該些發光元件其中一者發光，並且依據該些第二資料訊號中之對應者以及該些掃頻訊號中之對應者開始或停止產生該驅動電流。

綜上所述，本揭示文件的顯示裝置利用調變流經發光元件的驅動電流的脈衝寬度控制灰階，增加顯示裝置的顯示畫面的均勻度。

下列係舉實施例配合所附圖示做詳細說明，但所提供之實施例並非用以限制本揭露所涵蓋的範圍，而結構運作之描述非用以限制其執行順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭露所涵蓋的範圍。另外，圖示僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明除外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。

此外，在本文中所使用的用詞『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指『包含但不限於』。此外，本文中所使用之『及／或』，包含相關列舉項目中一或多個項目的任意一個以及其所有組合。

於本文中，當一元件被稱為『耦接』或『連接』時，可指『電性耦接』或『電性連接』。『耦接』或『連接』亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用『第一』、『第二』、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。

本揭示的顯示裝置之中的驅動電路是依據發光元件所顯示的顏色調變驅動電流的脈衝幅度，並且依據欲顯示的灰階調變驅動電流的脈衝寬度，使發光元件在不同的灰階所顯示的亮度不會受到驅動電流的幅值的影響而造成顯示畫面不均。

請參閱第1圖，第1圖為依據本揭露一些實施例之驅動電路100以及發光元件L1的功能方塊示意圖。發光元件L1可以是微型發光元件(Micro Light Emitting Diode；Micro-LED)。在本揭示文件中，顯示裝置是由多個發光元件L1以及多個驅動電路100組成，並且一個驅動電路100以及一個發光元件L1可以組成一個子畫素。因而各個驅動電路100需提供更為精確的驅動電流D1至對應的發光元件L1以降低顯示畫面的不均。

如第1圖所示，驅動電路100包含第一電晶體T1、第二電晶體T2、第一控制電路110、第二控制電路120以及重置電路130。驅動電路100更包含第十三電晶體T13、第十四電晶體T14以及第十五電晶體T15。驅動電路100用以產生驅動電流D1以驅動發光元件L1。驅動電流D1自第一系統高電壓端VDD_PAM流經第十三電晶體T13、第一電晶體T1、第二電晶體T2、第十四電晶體T14以及發光元件L1至系統低電壓端VSS。

驅動電路100中的第一控制電路110可以是脈衝幅度調變電路，以控制第一電晶體T1的閘極端的電壓位準，藉此控制驅動電流D1的脈衝幅度。驅動電路100中的第二控制電路120可以是脈衝寬度調變電路，以控制第二電晶體T2的關斷時間，藉此控制驅動電流D1的脈衝寬度。

第一控制電路110電性耦接第一電晶體T1的閘極端。第一控制電路110用以依據第二控制訊號SPAM接收多個第一資料訊號VPAM_R/G/B中之對應者，並依據多個第一資料訊號VPAM_R/G/B中之對應者控制第一電晶體T1，以在後續的發光期間調變驅動電流D1的脈衝幅度。

第二控制電路120電性耦接第二電晶體T2的閘極端。第二控制電路120用以依據第四控制訊號SP(n)接收多個第二資料訊號Vsig(m)_R/G/B中之對應者，並且用以接收掃頻訊號Sweep(n)，以在後續的發光期間調變驅動電流D1的脈衝寬度。

如第1圖所示，發光元件L1以及驅動電路100可以組成一個子畫素，因此發光元件L1可以依據子畫素的顏色可以有不同類型。例如，子畫素是紅色、藍色或綠色的子畫素，發光元件L1可以是顯示紅色、藍色或綠色的發光元件。並且，驅動電路100所接收的多個第一資料訊號VPAM_R/G/B可以由對應的發光元件L1所顯示的顏色決定。例如，多個第一資料訊號VPAM_R/G/B包含紅色資料訊號、藍色資料訊號以及綠色資料訊號，分別提供給顯示紅色的發光元件L1所對應的驅動電路100、顯示藍色的發光元件L1所對應的驅動電路100以及顯示綠色的發光元件L1所對應的驅動電路100。假設子畫素是紅色子畫素，驅動電路100中的第一控制電路110便可依據第二控制訊號SPAM接收紅色資料訊號。

並且，多個第二資料訊號Vsig(m)_R/G/B中之對應者是依據子畫素中的發光元件L1各自待顯示的灰階而決定。若子畫素欲顯示的灰階較大，多個第二資料訊號Vsig(m)_R/G/B中之對應者的電壓的絕對值可以相對較小。另一方面，若子畫素中的發光元件L1欲顯示的灰階較小，多個第二資料訊號Vsig(m)_R/G/B中之對應者的電壓的絕對值可以相對較大。換言之，子畫素中的驅動電路100的第二控制電路120是依據子畫素欲顯示灰階而接收多個第二資料訊號Vsig(m)_R/G/B中之對應者。

詳細而言，請參閱第2圖，第2圖為依據本揭露一些實施例之驅動電路100以及發光元件L1的電路架構圖。第一控制電路110包含第四電晶體T4、第五電晶體T5、第六電晶體T6以及第二電容C2。第二電容C2的第一端電性耦接該第一系統高電壓端，第二電容C2的第二端電性耦接該第一電晶體T1的閘極端。第四電晶體T4的第一端用以接收第一資料訊號VPAM_R/G/B中之對應者，第四電晶體T4的第二端電性耦接第一電晶體T1的第一端，第四電晶體T4的閘極端用以接收第二控制訊號SPAM。

第五電晶體T5的其第一端電性耦接第一電晶體T1的閘極端，第五電晶體T5的第二端電性耦接第一電晶體T1的第二端，第五電晶體T5的閘極端用以接收第二控制訊號SPAM。第六電晶體T6的第一端電性耦接第五電晶體T5的第一端，第六電晶體T6的第二端用以接收第三控制訊號VST_PAM，第六電晶體T6的閘極端用以接收第三控制訊號VST_PAM。

第二控制電路120包含第七電晶體T7、第八電晶體T8、第九電晶體T9、第十電晶體T10、第十一電晶體T11、第十二電晶體T12以及第三電容C3。第七電晶體T7的第一端用以接收多個第二資料訊號Vsig(m)_R/G/B中之該對應者，第七電晶體T7的閘極端用以接收第四控制訊號SP(n)。第八電晶體T8的第一端電性耦接第七電晶體T7的第二端。

第九電晶體T9的第一端電性耦接第八電晶體T8之第二端，第九電晶體T9的第二端電性耦接第二電晶體T2的閘極端，第九電晶體T9的閘極端用以接收第五控制訊號Emi_PWM(n)。第十電晶體T10的第一端電性耦接第二系統高電壓端VDD_PWM，第十電晶體T10的第二端電性耦接第七電晶體T7之第二端以及第八電晶體T8之第一端，第十電晶體T10的閘極端用以接收第五控制訊號Emi_PWM(n)。

第三電容C3的第一端用以接收掃頻訊號Sweep(n)，第三電容C3的第二端電性耦接第八電晶體T8之閘極端。第十一電晶體T11的第一端電性耦接第三電容C3之第二端以及第八電晶體T8之閘極端，第十一電晶體T11的第二端電性耦接第八電晶體T8之第二端以及第九電晶體T9之第一端，第十一電晶體T11的閘極端用以接收第四控制訊號SP(n)。第十二電晶體T12的第一端電性耦接第三電容C3之第二端、該第八電晶體T8極端以及第十一電晶體T11一端，第十二電晶體T12的第二端用以接收第六控制訊號VST(n)，第十二電晶體T12的閘極端用以接收第六控制訊號VST(n)。

重置電路130包含第三電晶體T3以及第一電容C1。第三電晶體T3的第一端電性耦接第二電晶體T2的閘極端，第三電晶體T3的第二端用以接收重置訊號Vset，第三電晶體T3的閘極端用以接收第一控制訊號SET(n)。第一電容C1的第一端電性耦接第二電晶體T2的閘極端以及第三電晶體T3的第一端，第一電容C1的第二端電性耦接第三電晶體T3的第二端並用以接收重置訊號Vset。

第十三電晶體T13的第一端電性耦接第一系統高電壓端VDD_PAM，第十三電晶體T13的第二端電性耦接第一電晶體T1的第一端，第十三電晶體T13的閘極端用以接收第五控制訊號Emi_PWM(n)。第一電晶體T1的第一端電性耦接第十三電晶體T13的第二端，第一電晶體T1的第二端電性耦接第二電晶體T2的第一端，第一電晶體T1的閘極端電性耦接第一控制電路110。第二電晶體T2的第一端電性耦接第一電晶體T1的第二端，第二電晶體T2的第二端電性耦接第十四電晶體T14的第一端，第二電晶體T2的閘極端電性耦接第二控制電路120。第十四電晶體T14的第一端電性耦接第二電晶體T2的第二端，第十四電晶體T14的閘極端用以接收第七控制訊號Emi_PAM(n)。

發光元件L1的第一端電性耦接第十四電晶體T14的第二端，發光元件L1的第二端電性耦接系統低電壓端VSS。第十五電晶體T15的第一端電性耦接第十四電 晶體T14的第二端，第十五電晶體T15的第二端電性耦接系統低電壓端VSS，第十五電晶體T15的閘極端用以接收控制訊號TEST。第十五電晶體T15用以在發光元件L1裝設之前檢測驅動電路100是否異常。前述該些電晶體T1~T15是以P型金屬氧化物半導體場效電晶體(P-type MOSFET,PMOS)開關作為舉例說明，但本揭示文件並不以此為限。於另一實施例中，本領域習知技藝人士可將上述該些電晶體T1~T15替換為N型金屬氧化物半導體場效電晶體(N-type MOSFET,NMOS)開關、C型金屬氧化物半導體場效電晶體(C-type MOSFET,CMOS)開關或其他相似的開關元件，並對系統電壓(例如，第一系統高電壓端VDD_PAM、第二系統高電壓端VDD_PWM及系統低電壓端VSS)、控制訊號(例如，第一控制訊號SET(n)、第二控制訊號SPAM、第三控制訊號VST_PAM、第四控制訊號SP(n)、第五控制訊號Emi_PWM(n)及第六控制訊號VST(n))、資料訊號相對應地調整，也可以達到與本實施例相同的功能。

為了更佳的理解驅動電路100的操作方式，請參閱第3圖。第3圖為第2圖的驅動電路100在全域掃描期間GS以及部份的逐行掃描期間PS的控制訊號的時序圖。如第3圖所示，全域掃描期間GS包含第一寫入期間GW，逐行掃描期間PS包含第二寫入期間PW以及重置與發光期間EM。第一寫入期間GS包含第一期間P1以及第二期間P2。第二寫入期間PW包含第三期間P3以及第四期間P4。重置與發光期間EM包含第五期間P5(重置期間)以及第六期間P6(發光期間)。需特別說明的是，第3圖中的該些期間的時間長度僅用以示例，並非用以限制本揭露文件。

在驅動電路100的操作時序的一幀之中可以包含多個重置與發光期間EM，如此一來，藉由控制發光元件L1在每一幀之中各個重置與發光期間EM的發光時間(驅動電流D1的脈衝寬度)，便可控制發光元件L1所顯示的灰階。

換言之，驅動電路100僅需接收一次多個第一資料訊號VPAM_R/G/B中之對應者並且接收一次多個第二資料訊號Vsig(m)_R/G/B中之對應者，便可以在後續時段重複多個重置與發光期間EM。

亦即，驅動電路100的操作時序可以包含一個全域寫入期間GW、一個逐行寫入期間PW以及多個重置與發光期間EM (例如，13個重置與發光期間EM)，並且各個重置與發光期間EM皆包含第五期間P5(重置期間)以及第六期間P6(發光期間)。

詳細而言，第三控制訊號VST_PAM在第一期間P1具有第一邏輯位準(例如，低邏輯位準)，並且第三控制訊號VST_PAM在第二期間P2至第六期間P6具有第二邏輯位準(例如，高邏輯位準)。第二控制訊號SPAM在第二期間P2具有低邏輯位準，並且第二控制訊號SPAM在第一期間P1、第三期間P3至第六期間P6具有高邏輯位準。第六控制訊號VST(n)在第三期間P3具有低邏輯位準，並且第六控制訊號VST(n)在第一期間P1、第二期間P2、第四期間P4至第六期間P6具有高邏輯位準。第四控制訊號SP(n)在第四期間P4具有低邏輯位準，並且第四控制訊號SP(n)在第一期間P1至第三期間P3、第五期間P5以及第六期間P6具有高邏輯位準。

第一控制訊號SET(n)在第五期間P5具有低邏輯位準，並且第一控制訊號SET(n)在第一期間P1至第四期間P4以及第六期間P6具有高邏輯位準。第五控制訊號Emi_PWM(n)在第六期間P6具有低邏輯位準，並且第五控制訊號Emi_PWM(n)在第一期間P1至第五期間P5具有高邏輯位準。第七控制訊號Emi_PAM(n)在第六期間P6具有低邏輯位準，並且第七控制訊號Emi_PAM(n)在第一期間P1至第五期間P5具有高邏輯位準。掃頻訊號Sweep(n) 在第六期間P6從高邏輯位準逐漸下拉至低邏輯位準，並且掃頻訊號Sweep(n)在第一期間P1至第五期間P5具有高邏輯位準。

於第一期間P1，由於第三控制訊號VST_PAM具有低邏輯位準，因此第六電晶體T6會導通。另一方面，由於第二控制訊號SPAM在高邏輯位準，因此第四電晶體T4以及第五電晶體T5會關斷。並且，於第一期間P1中，第三控制訊號VST_PAM在低邏輯位準的時間長度可以是一個時間單位(例如， 10µs)。

詳細而言，於第一期間P1，第三控制訊號VST_PAM經由第六電晶體T6傳送至第二電容C2的第二端，使得第二電容C2的第二端的電位被下拉至低邏輯位準。

於第二期間P2，由於第二控制訊號SPAM具有低邏輯位準，因此第四電晶體T4以及第五電晶體T5會導通。另一方面，由於第三控制訊號VST_PAM在高邏輯位準，第六電晶體T6會關斷，使第二電容C2的第二端的電位在第二期間P2初始時被儲存在低邏輯位準。並且，於第二期間P2中，第二控制訊號SPAM在低邏輯位準的時間長度可以是一個時間單位(例如， 10µs)。

詳細而言，於第二期間P2初始時，第二電容C2的第二端的電位維持在低邏輯位準而導通該第一電晶體T1，接著多個第一資料訊號VPAM_R/G/B中之該對應者經由第四電晶體T4、第一電晶體T1以及第五電晶體T5傳送至第一電晶體T1之閘極端直到第一電晶體T1截止。此時，由於第二電容C2的第二端電性耦接第一電晶體T1閘極端，第一電晶體T1之閘極端的電位會被第二電容C2儲存並維持，從而藉由第一電晶體T1在後續重置與發光期間EM控制(調變)驅動電流D1的脈衝幅度。

換言之，驅動電路100在第一寫入期間GW中的第一期間P1重置第一電晶體T1的閘極端的電位，並且在第一寫入期間中的第二期間P2寫入多個第一資料訊號VPAM_R/G/B中之對應者至第一控制電路110，並且補償第一電晶體T1的臨界電壓。亦即，第一期間P1是第一電晶體T1的重置期間，第二期間P2是第一電晶體T1的寫入以及補償期間。

於第三期間P3，由於第六控制訊號VST(n)在低邏輯位準，因此第十二電晶體T12以及第八電晶體T8會導通。另一方面，由於第五控制訊號Emi_PWM(n)以及第四控制訊號SP(n)在高邏輯位準，因此第十電晶體T10、第九電晶體T9、該第七電晶體T7以及第十一電晶體T11會關斷。並且，於第三期間P3中，第六控制訊號VST(n)在低邏輯位準的時間長度可以是一個時間單位(例如， 10µs)。

詳細而言，於第三期間P3，第六控制訊號VST(n)經由第十二電晶體T12傳送至該第三電容C3的第二端，使第三電容C3的電位被儲存至低邏輯位準。

於第四期間P4，由於第四控制訊號SP(n)在低邏輯位準，因此第七電晶體T7以及第十一電晶體T11會導通。另一方面，由於第六控制訊號VST(n)在高邏輯位準，因此第十二電晶體T12會關斷。並且，於第四期間P4中，第四控制訊號SP(n)在低邏輯位準的時間長度可以是一個時間單位(例如， 10µs)。

詳細而言，於第四期間P4，第三電容C3之第二端的電位維持在低邏輯位準而使第八電晶體T8導通，並且多個第二資料訊號Vsig(m)_R/G/B中之該對應者經由第七電晶體T7、第八電晶體T8以及第十一電晶體T11傳送至第八電晶體T8的閘極端直到第八電晶體T8截止。

換言之，驅動電路100在第二寫入期間PW中的第三期間P3重置第八電晶體T8的閘極端的電位，並且在第二寫入期間PW中的第四期間P4寫入多個第一資料訊號Vsig(m)_R/G/B中之對應者至第二控制電路120，並且補償第八電晶體T8的臨界電壓。亦即，第三期間P3是第八電晶體T8的重置期間，第四期間P4是第八電晶體T8的寫入以及補償期間。

值得注意的是，由於第一控制電路110以及第二控制電路120各自是依據第二控制訊號SPAM以及第四控制訊號SP(n)而接收多個第一資料訊號VPAM_R/G/B中之對應者以及第二資料訊號Vsig(m)_R/G/B中之對應者。因此，不需要同時將多個第一資料訊號VPAM_R/G/B中之對應者以及第二資料訊號Vsig(m)_R/G/B中之對應者寫入驅動電路100，而可以在不同時段寫入多個第一資料訊號VPAM_R/G/B中之對應者以及第二資料訊號Vsig(m)_R/G/B中之對應者至驅動電路100。

並且，由於第一控制電路110中的第二電容C2會儲存驅動電路100在第一寫入期間GW被寫入多個第一資料訊號VPAM_R/G/B中之對應者之後的電位，並且第二控制電路120中的第三電容C3會儲存驅動電路100在第二寫入期間PW被寫入多個第二資料訊號Vsig(m)_R/G/B中之對應者之後的電位，因此驅動電路100的第一寫入期間GW以及第二寫入期間PW可以獨立運作。進一步而言，在一些實施例中，驅動電路100的第一寫入期間GW以及第二寫入期間PW之間具有較長的時間長度，在這個時間長度中可以由重置與發光期間EM佔據，從而增加重置與發光期間EM在一幀中所佔據的時間長度的比例。

於第五期間P5，由於第一控制訊號SET(n)在低邏輯位準，因此第三電晶體T3會導通。詳細而言，於第五期間P5，重置訊號Vset經由第三電晶體T3傳送至第二電晶體T2的閘極端以及第一電容C1的第一端。因此，第一電容C1的第一端的電位被儲存在低邏輯位準，並且第二電晶體T2會導通。並且，於第五期間P5中，第一控制訊號SET(n)在低邏輯位準的時間長度可以是四個時間單位(例如，4*10µs =40µs)。在一些實施例中，重置訊號Vset可以是-3伏特。

於第六期間P6(發光期間)之中，由於第五控制訊號Emi_PWM(n)以及第七控制訊號Emi_PAM(n)具有低邏輯位準，因此第十電晶體T10、第九電晶體T9、第十三電晶體T13以及第十四電晶體T14會導通，使驅動電流D1經由第十三電晶體T13、第一電晶體T1、第二電晶體T2以及第十四電晶體T14流至系統低電壓端VSS。並且，於第五期間P5中，第五控制訊號Emi_PWM(n)在低邏輯位準的時間長度可以是六個時間單位(例如，6*10μs=60μs)。於第五期間P5中，第七控制訊號Emi_PAM(n)在低邏輯位準的時間長度可以是五個時間單位(例如，5*10μs=50μs)。

需要說明的是，第五控制訊號Emi_PWM(n)與第七控制訊號Emi_PAM(n)在低位準的時段差異(例如，相差一個時間長度(例如，10μs))僅是為了控制驅動電流D1在低灰階的脈衝幅度。因此，在本揭示文件中的第五控制訊號Emi_PWM(n)亦可由第七控制訊號Emi_PAM(n)實施。並且，在一些實施例中，第五控制訊號Emi_PWM(n)與第七控制訊號Emi_PAM(n)於第六期間P6(發光期間)中在低位準的時段可以相同(例如，於第六期間P6中，第七控制訊號Emi_PAM(n)在低位準的時間長度也可以是六個時間長度(6*10μs=60μs))。

並且，掃頻訊號Sweep(n)在第六期間P6(發光期間)之中的波形可以是三角波、斜波或者是鋸齒波。

如此，第二控制電路120可以依據掃頻訊號Sweep(n)以及多個第二資料訊號Vsig(m)_R/G/B中之對應者控制第二電晶體T2，藉以在第六期間P6(發光期間)中調變該驅動電流D1的脈衝寬度。

其中，於第六期間P6(發光期間)，第三電容C3之第一端用以接收掃頻訊號SP(n)透過電容耦合作用，會逐漸下拉第八電晶體T8之閘極端的電位，直到第八電 晶體T8依據多個第二資料訊號Vsig(m)_R/G/B中之該對應者以及掃頻訊號SP(n)而導通，使第二系統高電壓端VDD_PWM的電位經由第十電晶體T10、第八電晶體T8、第九電晶體T9傳送至第二電晶體T2的閘極端，以關斷第二電晶體T2。

也就是說，在第六期間P6(發光期間)初始時(例如，第七控制訊號Emi_PAM(n)在低邏輯為準時)，第十三電晶體T13、第一電晶體T1、第二電晶體T2以及第十四電晶體T14都是在導通狀態，使驅動電路100開始產生驅動電流D1，而第二控制電路120會依據多個第二資料訊號Vsig(m)_R/G/B中之該對應者以及掃頻訊號Sweep(n)關斷第二電晶體T2，使驅動電路100停止產生驅動電流D1。從前述開始產生驅動電流D1至停止產生驅動電流D1的時間長度可以視為是驅動電流D1的脈衝寬度。

亦即，在重置與發光期間EM的第六期間P6(發光期間)中，響應於第七控制訊號Emi_PAM(n)在低邏輯位準時，驅動電路100會開始產生驅動電流D1，接著才會依據多個第二資料訊號Vsig(m)_R/G/B中之對應者所對應的灰階關斷第二電晶體T2以停止產生驅動電流D1。

也就是說，在重置與發光期間EM的第六期間P6(發光期間)之中，驅動電路100的第八電晶體T8的閘極端的電位與掃頻訊號Sweep(n)呈線性關係，使得第 八電晶體T8可以依據在第四期間P4寫入的多個第二資料訊號Vsig(m)_R/G/B中之該對應者決定關斷第二電晶體T2的時間點，藉此控制驅動電流D1的脈衝寬度。

舉例而言，假設發光元件L1待顯示在較高的灰階，於第二寫入期間PW的第四期間P4中第二控制電路120被寫入的多個第二資料訊號Vsig(m)_R/G/B中之該對應者的電壓會較大(或電壓的絕對值會較小)，第八電晶體T8截止時其閘極端的電位會在較高的位準，並且第三電容C3的第二端的電位也會被儲存在較高的位準。如此，於重置與發光期間EM的第六期間P6(發光期間)中，第八電晶體T8的閘極端的電位還是維持在較高的位準，掃頻訊號Sweep(n)的斜波會花較多的時間下拉第八電晶體T8的閘極端的電位直到第八電晶體T8導通。並且，當第八電晶體T8導通時，第二系統高電壓VDD_PWM經由第十電晶體T10、第八電晶體T8以及第九電晶體T9傳送至第二電晶體T2，使第二電晶體T2關斷。

在這樣的情形中，第二電晶體T2在第六期間P6(發光期間)中導通的時間會相對較長，亦即，驅動電流D1的脈衝寬度會較大，使發光元件L1的發光時間相對較長。並且，由於驅動電路100在同一幀之中各個第六期間P6(發光期間)的會產生相同脈衝寬度的驅動電流D1，發光元件L1會顯示在較高的灰階。

另一方面，假設發光元件L1待顯示在較低的灰階，於第二寫入期間PW的第四期間P3中第二控制電路 120被寫入的多個第二資料訊號Vsig(m)_R/G/B中之該對應者的電壓會較小(或電壓的絕對值會較大)，第八電晶體T8截止時其閘極端的電位會在較低的位準，並且第三電容C3的第二端的電位也會被儲存在較低的位準。如此，於重置與發光期間EM的第六期間P6(發光期間)中，第八電晶體T8的閘極端的電位還是維持在較低的位準，掃頻訊號Sweep(n)的斜波會花較少的時間下拉第八電晶體T8的閘極端的電位直到第八電晶體T8導通。並且，當第八電晶體T8導通時，第二系統高電壓VDD_PWM經由第十電晶體T10、第八電晶體T8以及第九電晶體T9傳送至第二電晶體T2，使第二電晶體T2關斷。

在這樣的情形中，第二電晶體T2在第六期間P6(發光期間)中導通的時間會相對較短，亦即，驅動電流D1的脈衝寬度會較小，並且由於驅動電路100在同一幀之中各個第六期間P6(發光期間)的會產生相同脈衝寬度的驅動電流D1，發光元件L1會顯示在較低的灰階。

請一併參閱第4圖，第4圖為依據本揭露一些實施例之顯示裝置1000的示意圖。如第4圖所示，顯示裝置1000包含顯示面板1200。在一些實施例中，顯示裝置1000可以具有一個顯示面板1200。在另一些實施例中，顯示裝置1000可以是由多個顯示面板1200拼裝而成。因此，本揭示文件不以此為限。

顯示面板1200包含第一列的子畫素LN1至第x列LNx的子畫素所具有的驅動電路100，每一個驅動電路100用以驅動同一個子畫素內的發光元件L1(如第1圖所示的發光元件L1，於第4圖中未繪示)。第4圖中的驅動電路100可以由第1圖中的驅動電路100實施。並且，在第1圖所示驅動電路100中，第六控制訊號VST(n)、第四控制訊號SP(n)、第一控制訊號SET(n)、第五控制訊號Emi_PWM(n)、第七控制訊號Emi_PAM(n)以及掃頻訊號Sweep(n)之中的「n」可以是任何正整數。

如第4圖所示，同一列的子畫素之中的驅動電路100用以接收相同的控制訊號。例如，第一列的子畫素LN1中的驅動電路100用以接收第二控制訊號SPAM、第四控制訊號SP(1)、第六控制訊號VST(1)(未繪示)、第一控制訊號SET(1)(未繪示)、掃頻訊號Sweep(1)、第五控制訊號Emi_PWM(1) 以及第七控制訊號Emi_PAM(1)。

第二列的子畫素LN2之中的驅動電路100用以接收第二控制訊號SPAM、第四控制訊號SP(2)、第六控制訊號VST(2)(未繪示)、第一控制訊號SET(2)(未繪示)、掃頻訊號Sweep(2)、第五控制訊號Emi_PWM(2) 以及第七控制訊號Emi_PAM(2)。依此類推。

第x列的子畫素LNx之中的驅動電路100用以接收第二控制訊號SPAM、第四控制訊號SP(x)、第六控制訊號VST(x)(未繪示)、第一控制訊號SET(x)(未繪示)、掃頻訊號Sweep(x)、第五控制訊號Emi_PWM(x) 以及第七控制訊號Emi_PAM(x)。其中x是正整數。

值得注意的是，在重置與發光期間EM，驅動電路100需要接收掃頻訊號Sweep(n)並依據多個第一資料訊號VPAM_R/G/B中之對應者，才能開始或停止產生驅動電流D1，以調變驅動電流D1的脈衝寬度。

因此，本揭示文件的顯示裝置1000分別提供多個掃頻訊號中之對應者Sweep(1)~Sweep(x)至第一列的子畫素LN1至第x列的子畫素LNx之中的驅動電路100，使得不同列的驅動電路100對應的發光元件L1可以在各自的重置與發光期間EM發光。

請一併參閱第5圖，第5圖為第4圖的顯示裝置1000的操作時序的示意圖。如第5圖所示，在顯示裝置1000的操作時序中的一幀可分為全域掃描期間GS以及逐行掃描期間PS。全域掃描期間GS包含第一寫入期間GW。逐行掃描期間PS包含第二寫入期間PW以及重置與發光期間EM~EMa。需特別說明的是，第5圖中的該些期間的時間長度僅用以示例，並非用以限制本揭露文件。第5圖中的全域掃描期間GS相似於第3圖中的全域掃描期間GS。第5圖中的逐行掃描期間PS中第二寫入期間PW以及重置與發光期間EM1~ EMa分別相似於第3圖中的逐行掃描期間PS中的第二寫入期間PW以及重置與發光期間EM。並且，第3圖中僅會示一個驅動電路100的控制訊號，第5圖中繪示在第一列的子畫素LN1至第x列的子畫素LNx之中的驅動電路100的控制訊號。

在全域掃描期間GS中的第一寫入期間GW，全部的驅動電路100依據第二控制訊號SPAM以及驅動電路100各自所組成的子畫素的顏色而分別接收多個第一資料訊號VPAM_R/G/B。

亦即，在全域掃描期間中的第一寫入期間GW，第二控制訊號SPAM在第一邏輯位準(例如，低邏輯位準)，顯示裝置1000同時將多個第一資料訊號VPAM_R/G/B分別寫入第一列的子畫素LN1至第x列的子畫素LNx之中各個驅動電路100的第一控制電路110。

在逐行掃描期間PS中的第二寫入期間PW，第一列的子畫素LN1之中的驅動電路100依據第四控制訊號SP(1)以及驅動電路100各自所組成的子畫素待顯示的灰階而分別接收多個第二資料訊號Vsig(m)_R/G/B。第二列R2的驅動電路100依據第四控制訊號SP(2) 以及驅動電路100各自所組成的子畫素待顯示的灰階而分別接收多個第二資料訊號Vsig(m)_R/G/B。依此類推。

詳細而言，於逐行掃描期間PS內相同的重置與發光期間EM1~EMa之中，第四控制訊號SP(1)的脈衝可以比第四控制訊號SP(2)的脈衝早一個時間單位(例如，10µs)，第四控制訊號SP(3)(未繪示)的脈衝可以比第四控制訊號SP(2)早一個時間單位依此類推。第四控制訊號SP(x-1) (未繪示)的脈衝可以比第四控制訊號SP(x)(未繪示) 的脈衝早1個時間單位。如此，在逐行掃描期間PS中每一行的驅動電路100具有各自的第二寫入期間PW。因此，顯示裝置1000可以在逐行掃描期間PS中依序將多個第二資料訊號Vsig(m)_R/G/B寫入第一列的子畫素LN1至第x列的子畫素LNx之中的驅動電路100。

也就是說，在逐行掃描期間PS中的第一列的子畫素LN1至第x列的子畫素LNx之中的驅動電路100各自的第二寫入期間PW之中，第四控制訊號SP(1)~ SP(x)具有低邏輯位準。顯示裝置1000依序將多個第二資料訊號Vsig(m)_R/G/B分別寫入第一列的子畫素LN1至第x列的子畫素LNx之中各個驅動電路100中的第二控制電路120。

在逐行掃描期間PS之第一列的子畫素LN1的驅動電路100的重置與發光期間E1中，第一列的子畫素LN1的驅動電路100用以接收掃頻訊號Sweep(1)，並依據多個第二資料訊號Vsig(m)_R/G/B中之對應者，控制各自所產生的脈衝電流D1的脈衝寬度。在逐行掃描期間PS之第二列的子畫素LN2的驅動電路100的重置與發光期間E1中，第二列的子畫素LN2的驅動電路100用以接收掃頻訊號Sweep(2)，並依據多個第二資料訊號Vsig(m)_R/G/B中之對應者，控制各自所產生的脈衝電流D1的脈衝寬度。依此類推，在逐行掃描期間PS之第x列的子畫素LNx的驅動電路100的重置與發光期間E1中，第一列的子畫素LNx的驅動電路100用以接收掃頻訊號Sweep(x)，並依據多個第二資料訊號Vsig(m)_R/G/B中之對應者，控制各自所產生的脈衝電流D1的脈衝寬度。

詳細而言，於逐行掃描期間PS內相同的重置與發光期間EM1~EMa之中，掃頻訊號Sweep(1)的脈衝(如第5圖所示的鋸齒波)可以掃頻訊號Sweep (2)的脈衝早1個時間單位，掃頻訊號Sweep (2)的脈衝可以比掃頻訊號Sweep (3)(未繪示) 的脈衝早1個時間單位，依此類推。掃頻訊號Sweep (x-1)(未繪示)的脈衝可以比掃頻訊號Sweep(x)的脈衝早1個時間單位。如此，在逐行掃描期間PS中第一列的子畫素LN1~第x列的子畫素LNx的驅動電路100具有各自的重置與發光期間EM。因此，第一列的子畫素LN1至第x列的子畫素LNx驅動電路100在逐行掃描期間PS中可以將各自產生的驅動電流D1提供至對應的發光元件L1。亦即，第一列的子畫素LN1至第x列的子畫素LNx中的各個驅動電路100分別依據掃頻訊號Sweep(1)~ Sweep(x)在相異時間點提供驅動電流D1至同一子畫素內的發光元件L1。

也就是說，在逐行掃描期間PS中，第一列的子畫素LN1至第x列的子畫素LNx的驅動電路100在各自的重置與發光期間E1接收對應的掃頻訊號Sweep(1)~ Sweep(x)，以控制驅動電路100各自所產生的驅動電流D1的脈衝寬度。重置與發光期間E2、E3~Ea-1以及Ea相似於重置與發光期間E1，在此不再贅述。

詳細而言，請一併參閱第6圖，第6圖為第5圖中控制訊號的時序圖的示意圖。如第6圖所示，斜線區域表示第一寫入期間GW，密網點區域表示第二寫入期間PW，疏網點區域表示重置與發光期間EM1~EMa。每一個重置與發光期間EM1~EMa皆具有第五期間P5(未繪示於第6圖)以及第六期間P6(未繪示於第6圖)。

需要注意的是，每一個重置與發光期間EM1~EMa不代表驅動電路100實際產生驅動電流D1的時間。每一個重置與發光期間EM1~EMa中的第五期間P5表示對應的驅動電路100重置其內部的第二電晶體T2之閘極端的電位的時間區段。並且，每一個重置與發光期間EM1~EMa中的第六期間P6表示對應的驅動電路100可以產生驅動電流D1的時間區段。

在顯示裝置1000的一幀之中，包含一個第一寫入期間GW、一個第二寫入期間PW以及重置與發光期間EM1~EMa。其中，第一列的子畫素LN1至第x列的子畫素LNx的驅動電路100的第一寫入期間GW在相同時段。第一列的子畫素LN1至第x列的子畫素LNx的驅動電路100的第二寫入期間PW在相異的時間相位，並且第一列的子畫素LN1至第x列的子畫素LNx(未繪示)的驅動電路100各自的重置與發光期間EM1~EMa亦在相異的時間相位。其中發光期間EMa的「a」可以是13，亦即一幀之中的重置與發光期間EM1~EMa可以有13個。

由於顯示裝置1000同時提供第一列的子畫素LN1至第x列的子畫素LNx的驅動電路100第三控制訊號VST_PAM以及第二控制訊號SPAM，因此，第一列的子畫素LN1~第x列的子畫素LNx(未繪示)的第一寫入期間GW在相同時段。

由於顯示裝置1000分別提供第一列的子畫素LN1至第x列的子畫素LNx的驅動電路100第六控制訊號VST(1)~ VST(x)(未繪示)以及第四控制訊號SP(1)~ SP (x)(未繪示)。因此，第一列的子畫素LN1至第x列的子畫素LNx(未繪示)的驅動電路100各自的第二寫入期間PW在相異的時間相位。

由於顯示裝置1000分別提供第一列的子畫素LN1至第x列的子畫素LNx的驅動電路100掃頻訊號Sweep(1)~ Sweep (x)(未繪示)、第五控制訊號Emi_PWM(1)~Emi_PWM(x)(未繪示)以及第七控制訊號Emi_PAM~Emi_PAM(x)。因此，第一列的子畫素LN1~第x列的子畫素LNx(未繪示)的驅動電路100各自的重置與發光期間EM1~EMa在相異的時間相位。

綜上所述，顯示裝置1000同時提供第三控制訊號VST_PAM以及第二控制訊號SPAM至第一列的子畫素LN1至第x列的子畫素LNx的驅動電路100，使第一列LN1的子畫素至第x列的子畫素LNx的驅動電路100可以同時被寫入多個第一資料訊號VPAM_R/G/B中之對應者。進一步而言，顯示裝置1000僅需提供第三控制訊號VST_PAM以及第二控制訊號SPAM便可將多個第一資料訊號VPAM_R/G/B中之對應者寫入第一列的子畫素LN1至第x列的子畫素LNx之中的驅動電路100，可以減少產生控制訊號的控制電路的面積。

由於驅動電路100中的第一控制電路110可以做為脈衝幅度調變電路實施，並且第二控制電路120可以做為脈衝寬度調變電路實施，因此，驅動電路100可以藉由調變驅動電流的脈衝寬度更佳的控制發光元件顯示的灰階。並且，顯示裝置1000分別提供掃頻訊號Sweep(1)~ Sweep (x)(未繪示)至提供第一列的子畫素LN1~第x列的子畫素LNx之中的驅動電路100，使得各個驅動電路100可以不受限於其他列的驅動電路100的第二寫入期間PW並在各自的重置與發光期間EM1~EMa產生各自的驅動電流D1，進而增加一幀之中重置與發光期間EM可以占用的時間比例。

在一些常見的做法當中，部分的顯示裝置中的驅動電路需利用更多個電晶體方能提供相似的效果(例如18顆電晶體)，相較之下，本揭示文件中的驅動電路100採用15顆電晶體即可達到前述的操作，因此具有相對較小的電路面積，較低的製造成本。並且，在一些常見的做法當中，部分的顯示裝置中的驅動電路的驅動電流具有較長的下降時間(例如，18.9µs)，相較之下，本揭示文件中的驅動電路100的驅動電流具有較短的的下降時間(例如，16.7µs)，因而增進顯示裝置1000的顯示畫面在低灰階的均勻度。

並且，顯示裝置1000中的第一控制電路110在第二期間P2可以補償第一電晶體T1的臨界電壓，第二控制電路120在第四期間P4可以補償第八電晶體T8的臨界電壓，從而降低第一電晶體T1在製程上臨界電壓變異造成驅動電流D1的脈衝幅值的誤差，並且降低第八電晶體T8在製程上臨界電壓變異導致驅動電流D1的脈衝寬度的誤差，從而增加顯示畫面的均勻度。

請參閱第7圖，第7圖為依據本揭露一些實施例之驅動電路200以及發光元件L1的功能方塊示意圖。如第7圖所示，驅動電路200包含第一電晶體T1、第二電晶體T2、第一控制電路210、第二控制電路220以及重置電路230。驅動電路200更包含第十三電晶體T13、第十四電晶體T14以及第十五電晶體T15。驅動電路200所產生的驅動電流會從第一系統高電壓端VDD_PAM經由第十三電晶體T13、第二電晶體T2、第一電晶體T1、第十四電晶體T14以及發光元件L1流至系統低電壓端VSS。

其中第一控制電路210電性耦接第一電晶體T1的閘極端，用以調變驅動電路200所產生的驅動電流的脈衝幅度。第二控制電路220電性耦接第二電晶體T2的閘極端，用以調變驅動電路200所產生的驅動電流的脈衝寬度。並且重置電路230電性耦接第二電晶體T2的閘極端，用以重置第二電晶體T2的閘極端的電位。

第7圖中的驅動電路200的第一電晶體T1、第二電晶體T2、第十三電晶體T13、第十四電晶體T14以及第十五電晶體T15、第一控制電路210、第二控制電路220以及重置電路230分別相似於第1圖中的驅動電路100的第一電晶體T1、第二電晶體T2、第十三電晶體T13、第十四電晶體T14以及第十五電晶體T15以及、第一控制電路110、第二控制電路120以及重置電路130。

與第1圖之實施例中驅動電路100相較，第7圖之實施例中驅動電路200不同之處在於，第一電晶體T1以及第二電晶體T2的連接關係。更確切來說，在第7圖所示的驅動電路200中，第十三電晶體T13的第一端電性耦接第一系統高電壓端VDD_PAM，第十三電晶體T13的第二端電性耦接第二電晶體T2的第一端。第二電晶體T2的第二端電性耦接第一電晶體T1第一端。第一電晶體T1第二端電性耦接第十四電晶體T14的第一端。第十四電晶體T14的第二端電性耦接發光元件L1的第一端。發光元件L1的第二端電性耦接系統低電壓端VSS。在這樣的電路架構下，驅動電路200在各個重置與發光期間EM由第二電晶體T2關斷驅動電流的電流路徑時，不會受到第一電晶體T1之第二端因為電流減小而造成電位浮動的影響。

詳細而言，請參閱第8圖，第8圖為依據本揭露一些實施例之驅動電路200以及發光元件L1的電路架構圖。第一控制電路210包含第四電晶體T4、第五電晶體T5、第六電晶體T6以及第二電容C2。第二控制電路220包含第七電晶體T7、第八電晶體T8、第九電晶體T9、第十電晶體T10、第十一電晶體T11、第十二電晶體T12以及第三電容C3。重置電路230包含第三電晶體T3以及第一電容C1。於驅動電路200的其他細部連接關係與作動方式，大致相同於先前第2圖之實施例中畫素驅動電路100，並且在第4圖的顯示裝置1000中的驅動電路100也可以由驅動電路200實施，由在此不另贅述。

請參閱第9圖，第9圖為依據本揭露一些實施例之驅動電路300以及發光元件L1的功能方塊示意圖。如第7圖所示，驅動電路300包含第一電晶體T1、第二電晶體T2、第一控制電路310、第二控制電路320以及重置電路330。驅動電路300更包含第十三電晶體T13以及第十五電晶體T15。驅動電路300所產生的驅動電流會從第一系統高電壓端VDD_PAM經由第十三電晶體T13、第二電晶體T2、第一電晶體T1以及發光元件L1流至系統低電壓端VSS。

其中第一控制電路310電性耦接第一電晶體T1的閘極端，用以調變驅動電路300所產生的驅動電流的脈衝幅度。第二控制電路320電性耦接第二電晶體T2的閘極端，用以調變驅動電路300所產生的驅動電流的脈衝寬度。並且重置電路330電性耦接第二電晶體T2的閘極端，用以重置第二電晶體T2的閘極端的電位。

第9圖中的驅動電路300的第一電晶體T1、第二電晶體T2、第十三電晶體T13以及第十五電晶體T15、第一控制電路310、第二控制電路320以及重置電路330分別相似於第1圖中的驅動電路100的第一電晶體T1、第二電晶體T2、第十三電晶體T13以及第十五電晶體T15以及、第一控制電路110、第二控制電路120以及重置電路130。

與第2圖之實施例中驅動電路100相較，第9圖之實施例中驅動電路300不同之處在於，驅動電路300不具備第十四電晶體T14，並且第二電晶體T2可以是N型金屬氧化物半導體場效電晶體(N-type MOSFET, NMOS)。更確切來說，在第9圖所示的驅動電路300中，第二電晶體T2的第一端電性耦接第一電晶體T1的第一端，第二電晶體T2的第二端電性耦接發光元件L1的第一端。由於在驅動電路300中的第二電晶體T2是由N型金屬氧化物半導體場效電晶體實施，驅動電路300在各個重置與發光期間EM是由第二電晶體T2決定開始產生驅動電流的時間點，並由第七控制訊號Emi_PAM決定驅動電流停止產生的時間。換言之，若發光元件L1要在較高的灰階顯示，驅動電路300會在第六期間P6中較早的時間點開始產生驅動電流。另一方面，若發光元件L1要在較低的灰階顯示，驅動電路300會在第六期間P6中較晚的時間點開始產生驅動電流。並且，由於第二電晶體T2導通時驅動電流的上升時間(例如，5.8µs)遠小於第二電晶體T2關斷時驅動電流的下降時間，因此在這樣的電路架構下，可以增進顯示畫面在低灰階的均勻度。在一些實施例中，第三電晶體T3也可以由N型金屬氧化物半導體場效電晶體實施。此時第一控制訊號SET(n)的邏輯位準會不同於第3圖繪示中的第一控制訊號SET(n)，而會在第五期間P5具有高邏輯為準，在第一期間P1至第四期間P4以及第六期間P6具有低邏輯位準。

詳細而言，請參閱第10圖，第10圖為依據本揭露一些實施例之驅動電路300以及發光元件L1的電路架構圖。第一控制電路310包含第四電晶體T4、第五電晶體T5、第六電晶體T6以及第二電容C2。第二控制電路320包含第七電晶體T7、第八電晶體T8、第九電晶體T9、第十電晶體T10、第十一電晶體T11、第十二電晶體T12以及第三電容C3。重置電路330包含第三電晶體T3以及第一電容C1。於驅動電路300的其他細部連接關係與作動方式，大致相同於先前第2圖之實施例中畫素驅動電路100，並且在第4圖的顯示裝置1000中的驅動電路100也可以由驅動電路300實施，在此不另贅述。

請參閱第11圖，第11圖為依據本揭露一些實施例之驅動電路400以及發光元件L1的電路架構圖。驅動電路400包含第一電晶體T1、第二電晶體T2、第一控制電路410、第二控制電路420以及重置電路430。驅動電路300更包含第十三電晶體T13、第十四電晶體T14以及第十五電晶體T15。驅動電路400所產生的驅動電流會從第一系統高電壓端VDD_PAM經由第十三電晶體T13、第二電晶體T2、第一電晶體T1、第十四電晶體T14以及發光元件L1流至系統低電壓端VSS。

與第1圖之實施例中驅動電路100相較，第11圖之實施例中驅動電路400不同之處在於，驅動電路400中的第一控制電路410以及第二控制電路420不具備補償電路。更確切來說，在第11圖所示的驅動電路400中，第一控制電路410包含第四電晶體T4以及第二電容C2，第四電晶體T4的第一端用以接收多個第一資料訊號VPAM_R/G/B中之對應者，第四電晶體T4的第二端電性耦接第二電容C2的第二端以及第一電晶體T1的閘極端，第四電晶體T4的閘極端用以接收第二控制訊號SPAM。第二電容C2的第一端電性耦接第一系統高電壓端VDD_PAM。並且，第二控制電路420包含第七電晶體T7以及第三電容C3。第七電晶體T7的第一端用以接收多個第二資料訊號Vsig(m)_R/G/B中之對應者，第七電晶體T7的第二端電性耦接第三電容C3的第二端以及第八電晶體T8的閘極端，第七電晶體T7的閘極端用以接收第四控制訊號SP(n)。第三電容C3的第一端用以接收掃頻訊號Sweep(n)。相較於第1圖中的實施例之驅動電路100，由於驅動電路400中的第一控制電路410以及第二控制電路420不具備補償電路，因此第一控制電路410以及第二控制電路420不會接收第三控制訊號VST_PAM以及第六控制訊號VST(n)。亦即相較於驅動電路100，驅動電路400的操作時續不會有第一期間P1以及第三期間P3。驅動電路400的電路架構可以大幅減少電路面積。於驅動電路400的其他細部連接關係與作動方式，大致相同於先前第1圖之實施例中畫素驅動電路100，並且在第4圖的顯示裝置1000中的驅動電路100也可以由驅動電路400實施，在此不另贅述。

請參閱第12圖，第12圖為依據本揭露一些實施例之驅動電路500以及發光元件L1的電路架構圖。驅動電路500包含第一電晶體T1、第二電晶體T2、第一控制電路510、第二控制電路520以及重置電路530。驅動電路500更包含第十三電晶體T13、第十四電晶體T14以及第十五電晶體T15。驅動電路500所產生的驅動電流會從第一系統高電壓端VDD_PAM經由第十三電晶體T13、第二電晶體T2、第一電晶體T1、第十四電晶體T14以及發光元件L1流至系統低電壓端VSS。

與第8圖之實施例中驅動電路200相較，第12圖之實施例中驅動電路500不同之處在於，驅動電路500中的第一控制電路510以及第二控制電路520不具備補償電路。更確切來說，在第12圖所示的驅動電路500中，第一控制電路510包含第四電晶體T4以及第二電容C2，第四電晶體T4的第一端用以接收多個第一資料訊號VPAM_R/G/B中之對應者，第四電晶體T4的第二端電性耦接第二電容C2的第二端以及第一電晶體T1的閘極端，第四電晶體T4的閘極端用以接收第二控制訊號SPAM。第二電容C2的第一端電性耦接第一系統高電壓端VDD_PAM。並且，第二控制電路520包含第七電晶體T7以及第三電容C3。第七電晶體T7的第一端用以接收多個第二資料訊號Vsig(m)_R/G/B中之對應者，第七電晶體T7的第二端電性耦接第三電容C3的第二端以及第八電晶體T8的閘極端，第七電晶體T7的閘極端用以接收第四控制訊號SP(n)。第三電容C3的第一端用以接收掃頻訊號Sweep(n)。相較於第8圖中的實施例之驅動電路200，由於驅動電路500中的第一控制電路510以及第二控制電路520不具備補償電路，因此第一控制電路510以及第二控制電路520不會接收第三控制訊號VST_PAM以及第六控制訊號VST(n)。亦即相較於驅動電路200，驅動電路500的操作時續不會有第一期間P1以及第三期間P3。驅動電路500的電路架構可以大幅減少電路面積。於驅動電路500的其他細部連接關係與作動方式，大致相同於先前第8圖之實施例中畫素驅動電路200，並且在第4圖的顯示裝置1000中的驅動電路100也可以由驅動電路500實施，在此不另贅述。

請參閱第13圖，第13圖為依據本揭露一些實施例之驅動電路600以及發光元件L1的電路架構圖。驅動電路600包含第一電晶體T1、第二電晶體T2、第一控制電路610、第二控制電路620以及重置電路630。驅動電路600更包含第十三電晶體T13、第十四電晶體T14以及第十五電晶體T15。驅動電路600所產生的驅動電流會從第一系統高電壓端VDD_PAM經由第十三電晶體T13、第二電晶體T2、第一電晶體T1、第十四電晶體T14以及發光元件L1流至系統低電壓端VSS。

與第10圖之實施例中驅動電路300相較，第13圖之實施例中驅動電路600不同之處在於，驅動電路600中的第一控制電路610以及第二控制電路620不具備補償電路。更確切來說，在第12圖所示的驅動電路600中，第一控制電路610包含第四電晶體T4以及第二電容C2，第四電晶體T4的第一端用以接收多個第一資料訊號VPAM_R/G/B中之對應者，第四電晶體T4的第二端電性耦接第二電容C2的第二端以及第一電晶體T1的閘極端，第四電晶體T4的閘極端用以接收第二控制訊號SPAM。第二電容C2的第一端電性耦接第一系統高電壓端VDD_PAM。

並且，第二控制電路620包含第七電晶體T7以及第三電容C3。第七電晶體T7的第一端用以接收多個第二資料訊號Vsig(m)_R/G/B中之對應者，第七電晶體T7的第二端電性耦接第三電容C3的第二端以及第八電晶體T8的閘極端，第七電晶體T7的閘極端用以接收第四控制訊號SP(n)。第三電容C3的第一端用以接收掃頻訊號Sweep(n)。相較於第10圖中的實施例之驅動電路300，由於驅動電路600中的第一控制電路610以及第二控制電路620不具備補償電路，因此第一控制電路610以及第二控制電路620不會接收第三控制訊號VST_PAM以及第六控制訊號VST(n)。亦即相較於驅動電路300，驅動電路600的操作時續不會有第一期間P1以及第三期間P3。驅動電路600的電路架構可以大幅減少電路面積。於驅動電路600的其他細部連接關係與作動方式，大致相同於先前第10圖之實施例中畫素驅動電路300，並且在第4圖的顯示裝置1000中的驅動電路100也可以由驅動電路600實施，在此不另贅述。

綜上所述，本揭示文件的顯示裝置1000將多個第一資料訊號VPAM_R/G/B中之對應者同時寫入驅動電路100，並且提供多個掃頻訊號Sweep(n)至不同列的驅動電路100，使得不同列的驅動電路100具有各自的發光期間，從而增加一幀之中的發光期間可以占用的時間比例，並且利用調變流經發光元件的驅動電流的脈衝寬度控制灰階，進而增加顯示裝置的顯示畫面的均勻度。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何本領域通具通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下： 100,200,300,400,500,600:驅動電路 110,210,310,410,510,610:第一控制電路 120,220,320,420,520,620:第二控制電路 130,230,330,430,530,630:重置電路 T1:第一電晶體 T2:第二電晶體 T3:第三電晶體 T4:第四電晶體 T5:第五電晶體 T6:第六電晶體 T7:第七電晶體 T8:第八電晶體 T9:第九電晶體 T10:第十電晶體 T11:第十一電晶體 T12:第十二電晶體 T13:第十三電晶體 T14:第十四電晶體 T15:第十五電晶體 L1:發光元件

為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖為依據本揭露一些實施例之驅動電路以及發光元件的功能方塊示意圖。 第2圖為依據本揭露一些實施例之驅動電路以及發光元件的電路架構圖。 第3圖為第2圖的驅動電路在全域掃描期間以及部份的逐行掃描期間的控制訊號的時序圖。 第4圖為依據本揭露一些實施例之顯示裝置的示意圖 第5圖為第4圖的顯示裝置的操作時序的示意圖 第6圖為第5圖中控制訊號的時序圖的示意圖。 第7圖為依據本揭露一些實施例之驅動電路以及發光元件的功能方塊示意圖。 第8圖為依據本揭露一些實施例之驅動電路以及發光元件的電路架構圖。 第9圖為依據本揭露一些實施例之驅動電路以及發光元件的功能方塊示意圖。 第10圖為依據本揭露一些實施例之驅動電路以及發光元件的電路架構圖。 第11圖為依據本揭露一些實施例之驅動電路以及發光元件的電路架構圖。 第12圖為依據本揭露一些實施例之驅動電路以及發光元件的電路架構圖。 第13圖為依據本揭露一些實施例之驅動電路以及發光元件的電路架構圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:驅動電路

110:第一控制電路

120:第二控制電路

130:重置控制電路

T1:第一電晶體

T2:第二電晶體

T13:第十三電晶體

T14:第十四電晶體

T15:第十五電晶體

L1:發光元件

Claims (12)

1. 一種顯示裝置，包含：複數個發光元件；以及複數個驅動電路，該些驅動電路各自用以產生一驅動電流以驅動該些發光元件其中一者發光，其中該些驅動電路各自包含：一第一電晶體；一第二電晶體，其中該驅動電流自一第一系統高電壓端流經該第一電晶體、該第二電晶體以及該些發光元件其中一者至一系統低電壓端；一重置電路，用以重置該第二電晶體的閘極端的電位；一第一控制電路，用以控制該第一電晶體以調變該驅動電流的脈衝幅度；以及一第二控制電路，用以控制該第二電晶體以調變該驅動電流的脈衝寬度，該第二控制電路依據複數個掃頻訊號中之對應者控制該第二電晶體以調變該驅動電流的相位，其中，在一全域掃描期間中該顯示裝置同時將複數個第一資料訊號分別寫入該些驅動電路；以及在一逐行掃描期間中該顯示裝置依序將該些掃頻訊號分別提供至該些驅動電路，使該些驅動電路中之每一者分別依據該些掃頻訊號在相異時間點提供該驅動電流。
2. 如請求項1所述之顯示裝置，其中在該逐行掃描期間中該顯示裝置依序將複數個第二資料訊號分別寫入該些驅動電路。
3. 如請求項1所述之顯示裝置，其中該重置電路包含：一第三電晶體，其第一端電性耦接該第二晶體的閘極端，其第二端用以接收一重置訊號，其閘極端用以接收一第一控制訊號；以及一第一電容，其第一端電性耦接該第二電晶體之閘極端以及該第三電晶體之第一端，其第二端電性耦接該第三電晶體之第二端。
4. 如請求項1所述之顯示裝置，其中該第一控制電路包含：一第二電容，其第一端電性耦接該第一系統高電壓端，其第二端電性耦接該第一電晶體的閘極端；以及一第四電晶體，其第一端用以接收該些第一資料訊號中之對應者，其第二端電性耦接該第一電晶體的閘極端以及該第二電容的第二端，其閘極端用以接收一第二控制訊號。
5. 如請求項1所述之顯示裝置，其中該第一控 制電路包含：一第二電容，其第一端電性耦接該第一系統高電壓端，其第二端電性耦接該第一電晶體的閘極端；一第四電晶體，其第一端用以接收該些第一資料訊號中之對應者，其第二端電性耦接該第一電晶體的第一端，其閘極端用以接收一第二控制訊號；一第五電晶體，其第一端電性耦接該第一電晶體的閘極端，其第二端電性耦接該第一電晶體的第二端，其閘極端用以接收該第二控制訊號；以及一第六電晶體，其第一端電性耦接該第五電晶體的第一端，其第二端用以接收一第三控制訊號，其閘極端用以接收該第三控制訊號。
6. 如請求項1所述之顯示裝置，其中該第二控制電路包含：一第七電晶體，其第一端用以接收複數個第二資料訊號中之該對應者，其閘極端用以接收一第四控制訊號；一第八電晶體，其第一端電性耦接一第二系統高電壓端；其閘極端電性耦接該第七電晶體之第二端；一第九電晶體，其第一端電性耦接該第八電晶體之第二端，其第二端電性耦接該第二電晶體的閘極端，其閘極端用以接收一第五控制訊號；以及一第三電容，其第一端用以接收該些掃頻訊號之對應者，其第二端電性耦接該第八電晶體之閘極端。
7. 如請求項1所述之顯示裝置，其中該第二控制電路包含：一第七電晶體，其第一端用以接收複數個第二資料訊號中之該對應者，其閘極端用以接收一第四控制訊號；一第八電晶體，其第一端電性耦接該第七電晶體的第二端；一第九電晶體，其第一端電性耦接該第八電晶體之第二端，其第二端電性耦接該第二電晶體的閘極端，其閘極端用以接收一第五控制訊號；一第十電晶體，其第一端電性耦接一第二系統高電壓端，其第二端電性耦接該第七電晶體之第二端以及該第八電晶體之第一端，其閘極端用以接收該第五控制訊號；一第三電容，其第一端用以接收該些掃頻訊號之對應者，其第二端電性耦接該第八電晶體之閘極端；一第十一電晶體，其第一端電性耦接該第三電容之第二端以及該第八電晶體之閘極端，其第二端電性耦接該第八電晶體之第二端以及該第九電晶體之第一端，其閘極端用以接收該第四控制訊號；以及一第十二電晶體，其第一端電性耦接該第三電容之第二端、該第八電晶體之閘極端以及該第十一電晶體之第一端，其第二端用以接收一第六控制訊號，其閘極端用以接收該第六控制訊號。
8. 如請求項1所述之顯示裝置，更包含：一第十三電晶體，其第一端電性耦接該第一系統高電壓端，其第二端電性耦接該第一電晶體之第一端，其閘極端用以接收一第五控制訊號，其中該第一電晶體之第二端電性耦接該第二電晶體之第一端；以及一第十四電晶體，其第一端電性耦接該第二電晶體之第二端，其第二端電性耦接該些發光元件其中一者之第一端，其閘極端用以接收一第七控制訊號，其中該些發光元件其中一者之第二端電性耦接該系統低電壓端。
9. 如請求項1所述之顯示裝置，更包含：一第十三電晶體，其第一端電性耦接該第一系統高電壓端，其第二端電性耦接該第二電晶體之第一端，其閘極端用以接收一第五控制訊號，其中該第二電晶體之第二端電性耦接該第一電晶體之第一端；以及一第十四電晶體，其第一端電性耦接該第一電晶體之第二端，其第二端電性耦接該些發光元件其中一者之第一端，其閘極端用以接收一第七控制訊號，其中該些發光元件其中一者之第二端電性耦接該系統低電壓端。
10. 如請求項1所述之顯示裝置，更包含：一第十三電晶體，其第一端電性耦接該第一系統高電壓端，其第二端電性耦接該第一電晶體之第一端，其閘 極端用以接收一第五控制訊號；其中該第一電晶體之第二端電性耦接該第二電晶體之第一端，其中該些發光元件其中一者之第二端電性耦接該系統低電壓端。
11. 一種顯示裝置，包含：複數個發光元件；以及複數個驅動電路，該些驅動電路各自用以產生一驅動電流以驅動該些發光元件其中一者發光，其中該些驅動電路各自包含：一第一電晶體；一第二電晶體，其中該第一電晶體以及該第二電晶體電性串連在一第一系統高電壓端以及一系統低電壓端之間；一重置電路，電性耦接該第二電晶體的閘極端；一第一控制電路，電性耦接該第一電晶體的閘極端，用以控制該第一電晶體以調變該驅動電流的脈衝幅度；以及一第二控制電路，電性耦接該第二電晶體的閘極端，用以控制該第二電晶體以調變該驅動電流的脈衝寬度，該第二控制電路依據複數個掃頻訊號中之對應者控制該第二電晶體以調變該驅動電流的相位，其中，在一全域掃描期間中該顯示裝置同時將複數個第一資料訊號分別寫入該些驅動電路；以及 在一逐行掃描期間中該顯示裝置依序將該些掃頻訊號分別提供至該些驅動電路，使該些驅動電路分別依據該些掃頻訊號在相異時間點提供該驅動電流。
12. 一種驅動方法，用於驅動具有複數個驅動電路以及複數個發光元件的一顯示裝置，其中該些驅動電路各自用以產生一驅動電流以驅動該些發光元其中一者發光，其中該驅動方法包含：在一全域掃描期間，依據該些發光元件各自所顯示的顏色，同時將複數個第一資料訊號各自寫入該些驅動電路；以及在一逐行掃描期間中，依據該些發光元件各自待顯示的灰階依序將複數個第二資料訊號分別寫入該些驅動電路，並且依序將複數個掃頻訊號分別提供至該些驅動電路，使該些驅動電路各自依據該些第一資料訊號中之對應者產生該驅動電流以驅動該些發光元件其中一者發光，並且依據該些第二資料訊號中之對應者以及該些掃頻訊號中之對應者開始或停止產生該驅動電流。

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