TW202217781A

TW202217781A - 畫素電路

Info

Publication number: TW202217781A
Application number: TW109137270A
Authority: TW
Inventors: 廖栢聖; 陳盈穎; 葉佳元
Original assignee: 友達光電股份有限公司
Priority date: 2020-10-27
Filing date: 2020-10-27
Publication date: 2022-05-01
Also published as: TWI742895B

Abstract

一種畫素電路，包含發光單元、第一電晶體、第二電晶體、控制電路、補償單元、重置單元、儲存電容與寫入單元。第一電晶體依據第一發光訊號將第一驅動訊號傳遞至第一節點。第二電晶體耦接於第一與第二節點之間，且其控制端耦接第三節點。控制電路根據第二發光訊號導通發光單元、第二節點與第四節點。補償單元根據第一掃描訊號記錄第二電晶體的臨界電壓於第三節點。重置單元根據第二掃描訊號傳遞參考電壓至第二節點。儲存電容耦接於第三節點與第四節點之間。寫入單元提供資料電壓至第四節點。第一和第二發光訊號具有第一脈波寬度與第一固定相位差，且第一與第二掃描訊號具有第二脈波寬度與第二固定相位差。

Description

畫素電路

本揭示文件是關於一種畫素電路，特別是關於一種包含補償單元的畫素電路。

主動式有機發光二極體(Active-Matrix Organic Light-Emitting Diode, AMOLED)顯示器之畫素電路採用薄膜電晶體作為驅動與開關元件，然而在不同的半導體製程下，薄膜電晶體元件會因為製程上的誤差或長時間的操作而造成元件特性衰減，例如臨界電壓的變異或漂移，導致面板亮度的均勻性下降，進而對於畫面品質造成影響。

此外，對於高解析度或高操作頻率的顯示器而言，受限制的補償時間會使用於記錄臨界電壓之電容充放電不足，導致補償效果不佳使得畫面品質下降。

本揭示文件提供一種畫素電路，其包含發光單元、第一電晶體、第二電晶體、控制電路、補償單元、重置單元、儲存電容以及寫入單元。第一電晶體用以依據第一發光訊號將第一驅動訊號傳遞至第一節點。第二電晶體耦接於第一節點與第二節點之間，其中第二電晶體的控制端與第三節點耦接。控制電路耦接於發光單元、第二節點與第四節點，用以根據第二發光訊號導通發光單元、第二節點與第四節點。補償單元用以根據第一掃描訊號選擇性地導通第一節點與第三節點，以將第二電晶體的臨界電壓記錄於第三節點。重置單元用以根據第二掃描訊號選擇性地傳遞參考電壓至第二節點。儲存電容耦接於第三節點與第四節點之間。寫入單元用於選擇性地將資料電壓提供至第四節點，其中第一發光訊號和第二發光訊號具有第一脈波寬度與第一固定相位差，且第一掃描訊號與第二掃描訊號具有第二脈波寬度與第二固定相位差。

本揭示文件提供一種畫素電路，其包含發光單元、第一電晶體、第二電晶體、控制電路、補償單元、重置單元、儲存電容以及寫入單元。第一電晶體用以依據第一發光訊號將第一驅動訊號傳遞至第一節點。第二電晶體耦接於第一節點與第二節點之間，其中第二電晶體的控制端與第三節點耦接。控制電路耦接於發光單元、第二節點與第四節點，用以根據第二發光訊號導通發光單元、第二節點與第四節點。重置單元用以根據第一掃描訊號選擇性地傳遞參考電壓至第二節點。補償單元用以根據第二掃描訊號選擇性地導通第一節點與第三節點，以將第二電晶體的臨界電壓記錄於第三節點。儲存電容耦接於第三節點與第四節點之間。寫入單元用於選擇性地將一資料電壓提供至第四節點，其中第一發光訊號和第二發光訊號具有相同脈波寬度與固定相位差，而該第二掃描訊號的周期大於該第一掃描訊號的周期。

上述的畫素電路優點之一，在於應用於高解析度或高操作頻率的顯示器時仍能獲得充足的時間進行補償和寫入，以增加面板亮度的均勻性。

上述的畫素電路的另一優點，在於能減少閘極驅動陣列的布局面積以應用於窄邊框的顯示器。

下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅僅用以解釋本發明，並不用來限定本發明，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明揭示內容所涵蓋的範圍。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

於本文中，當一元件被稱為『連接』或『耦接』時，可指『電性連接』或『電性耦接』。『連接』或『耦接』亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用『第一』、『第二』、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。

此外，在本文中所使用的用詞『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指『包含但不限於』。此外，本文中所使用之『及／或』，包含相關列舉項目中一或多個項目的任意一個以及其所有組合。

第1圖為根據本揭示文件一實施例所繪示的畫素電路100的示意圖。在一些實施例中，畫素電路100可用於主動式有機發光二極體(Active-Matrix Organic Light-Emitting Diode, AMOLED)顯示器。

如第1圖所示，畫素電路100包含發光單元EU、第一電晶體T1、第二電晶體T2、控制電路110、補償單元120、重置單元130、儲存電容Cs以及寫入單元140。

結構上，第一電晶體T1的控制端接收第一發光訊號EM[N+1]，第一電晶體T1的第一端接收第一驅動訊號OVDD，第一電晶體T1的第二端耦接第一節點N1。第二電晶體T2耦接於第一節點N1與第二節點N2之間，且第二電晶體T2的控制端與第三節點N3耦接。控制電路110耦接於發光單元EU、第二節點N2與第四節點N4。發光單元EU的第二端耦接第二驅動訊號OVSS。補償單元120耦接於第一節點N1和第三節點N3之間。重置單元130耦接控制電路110於第二節點N2。儲存電容Cs耦接於第三節點N3與第四節點N4之間。寫入單元140耦接第四節點N4。

在一些實施例中，控制電路110包含第三電晶體T3以及第四電晶體T4。第三電晶體T3包含第一端、第二端與控制端，其中第三電晶體T3的第一端耦接於第二節點N2，第三電晶體T3的第二端耦接發光單元EU。第四電晶體T4包含第一端、第二端與控制端，其中第四電晶體T4的第一端耦接第二節點N2，第四電晶體T4的第二端耦接第四節點N4，第四電晶體T4的控制端與第三電晶體T3的控制端耦接並用以接收第二發光訊號EM[N]。

在一些實施例中，補償單元120包含第五電晶體T5。第五電晶體T5包含第一端、第二端與控制端，其中第五電晶體T5的第一端耦接於第三節點N3，第五電晶體T5的第二端耦接於第一節點N1，第五電晶體T5的控制端用以接收掃描訊號S1[N]。

在一些實施例中，重置單元130包含第六電晶體T6。第六電晶體T6包含第一端、第二端與控制端，其中第六電晶體T6的第一端耦接於第二節點N2，第六電晶體T6的第二端用以接收參考電壓Vref，第六電晶體T6的控制端用以接收掃描訊號S1[N+1]。

在一些實施例中，寫入單元140包含第七電晶體T7，第七電晶體T7的第一端接收資料電壓Vdata，第七電晶體T7的第二端耦接於第四節點N4，第七電晶體T7的控制端用以接收掃描訊號S1[N]。

操作上，第一電晶體T1用以依據第一發光訊號EM[N+1]將第一驅動訊號OVDD傳遞至第一節點N1。控制電路110用以根據第二發光訊號EM[N]導通發光單元EU、第二節點N2與第四節點N4。補償單元120用以根據掃描訊號S1[N]選擇性地導通第一節點N1與第三節點N3，以將第二電晶體T2的臨界電壓記錄於第三節點N3。重置單元130用以根據掃描訊號S1[N+1]選擇性地傳遞參考電壓Vref至第二節點N2。寫入單元140用於依據掃描訊號S1[N]選擇性地將資料電壓Vdata提供至第四節點N4。

也就是說，於第1圖畫素電路100的實施例中，第七電晶體T7的控制端與第五電晶體T5的控制端相互耦接以共同接收掃描訊號S1[N]。為了方便說明，畫素電路100當中各個元件的具體操作將於後述段落搭配圖式更詳細地說明。

第2圖為根據第1圖中的畫素電路100所繪示的訊號時序波形圖。如第2圖所示，畫素電路100的訊號時序中，一個周期包含四個階段，分別為初始階段、補償/寫入階段、重置階段與發光階段。在一些實施例中，第一發光訊號EM[N+1]和第二發光訊號EM[N]彼此具有相同脈波寬度L1與固定相位差P1，且掃描訊號S1[N]與掃描訊號S1[N+1]彼此也同樣具有相同脈波寬度L2與固定相位差P2。

在一些實施例中，脈波寬度L1可以和脈波寬度L2相同，而相位差P1也可與相位差P2相同。又在一些實施例中，可藉由將第二發光訊號EM[N]輸入移位暫存器(未繪示)產生第一發光訊號EM[N+1]，以及將掃描訊號S1[N] 輸入移位暫存器(未繪示)產生掃描訊號S1[N+1]。

以下將以第3A~3D圖將搭配第2圖更詳細地說明畫素電路100的操作流程。第3A圖為根據本揭示文件一些實施例所繪示的畫素電路100於初始階段的操作示意圖。第3B圖為根據本揭示文件一些實施例所繪示的畫素電路100於補償/寫入階段的操作示意圖。第3C圖為根據本揭示文件一些實施例所繪示的畫素電路100於重置階段的操作示意圖。第3D圖為根據本揭示文件一些實施例所繪示的畫素電路100於發光階段的操作示意圖。

如第3A圖所示，於初始階段，第一發光訊號EM[N+1]提供致能電壓準位V1導通第一電晶體T1，以將第一驅動訊號OVDD傳遞至第一節點N1。掃描訊號S1[N] 提供致能電壓準位V2導通第五電晶體T5以將第一驅動訊號OVDD傳遞至第三節點N3，以及導通第七電晶體T7以將第四節點N4的電壓準位設為資料電壓Vdata。第二發光訊號EM[N]以及掃描訊號S1[N+1]則提供禁能電壓準位V0關斷第三電晶體T3、第四電晶體T4以及第六電晶體T6。

如第3B圖所示，於補償/寫入階段，第一發光訊號EM[N+1] 的電壓由致能電壓準位V1變化至禁能電壓準位V0，使得第一電晶體T1被關斷。第二發光訊號EM[N]則持續提供禁能電壓準位V0，關斷第三電晶體T3以及第四電晶體T4(亦即，控制電路110)。掃描訊號S1[N] 維持致能電壓準位V2，持續導通第五電晶體T5以及第七電晶體T7。掃描訊號S1[N+1]的電壓則由禁能電壓準位V0變化至致能電壓準位V2，使得第六電晶體T6導通，以將第二電晶體T2的臨界電壓經由第五電晶體T5(亦即，補償單元120)儲存至第三節點N3。

具體而言，當第六電晶體T6導通時，第二電晶體T2的控制端(亦即，第三節點N3)開始對第二端(亦即，第二節點N2)放電，使得第三節點N3的電壓準位變化至Vref-Vth2，其中符號「Vth2」為第二電晶體T2的臨界電壓。

如第3C圖所示，於重置階段，第一發光訊號EM[N+1]維持禁能電壓準位V0持續關斷第一電晶體T1。第二發光訊號EM[N]的電壓由禁能電壓準位V0變化至致能電壓準位V1，使得第三電晶體T3以及第四電晶體T4(亦即，控制電路110) 導通。掃描訊號S1[N]由致能電壓準位V2變化至禁能電壓準位V0，以關斷第五電晶體T5以及第七電晶體T7。掃描訊號S1[N+1]維持致能電壓準位V2，持續導通第六電晶體T6以將第二節點N2和第四節點N4的電壓準位重置為參考電壓Vref。

如第3D圖所示，於發光階段，第一發光訊號EM[N+1]的電壓由禁能電壓準位V0變化至致能電壓準位V1，以導通第一電晶體T1。第二發光訊號EM[N]維持致能電壓準位V1，使得第三電晶體T3以及第四電晶體T4(亦即，控制電路110) 持續導通。掃描訊號S1[N]維持禁能電壓準位V0，保持第五電晶體T5以及第七電晶體T7關斷。掃描訊號S1[N+1]由致能電壓準位V2變化至禁能電壓準位V0，使得第六電晶體T6關斷。此時，第二電晶體T2根據第三節點N3與第二節點N2的電壓差產生驅動電流I，並將驅動電流I輸出至發光單元EU使得畫素電路100於發光階段發光。

綜上所述，畫素電路100的優點在於可藉由使用下一級移位暫存器產生的訊號(例如，第一發光訊號EM[N+1]以及掃描訊號S1[N+1])來減少閘極驅動陣列的布局面積以應用於窄邊框的顯示器之中。

第4圖為根據本揭示文件另一實施例所繪示的畫素電路400的示意圖。畫素電路400包含發光單元EU、第一電晶體T1、第二電晶體T2、控制電路410、補償單元420、重置單元430、儲存電容Cs以及寫入單元440，其中控制電路410、補償單元420以及重置單元430可分別由第1圖的控制電路110、補償單元120以及重置單元130實現。

值得注意的是，在第4圖的實施例中，寫入單元440是根據掃描訊號S2[N]決定是否導通以傳遞資料電壓Vdata。也就是說，第七電晶體T7的控制端接收掃描訊號S2[N] 而選擇性地將資料電壓Vdata提供至第四節點N4，其中掃描訊號S2[N]具有與掃描訊號S1[N]不同的脈波寬度以及周期。在一些實施例中，掃描訊號S1[N]與掃描訊號S2[N]可藉由不同的掃描線提供至顯示器。畫素電路400中其餘元件的連接關係與操作和畫素電路100類似，在此不再贅述。

第5圖為根據第4圖中的畫素電路400所繪示的訊號時序波形圖。如第5圖所示，畫素電路400的訊號時序中，一個周期包含五個階段，分別為初始階段、補償階段、寫入階段、重置階段與發光階段。第一發光訊號EM[N+1]、第二發光訊號EM[N]、掃描訊號S1[N]以及掃描訊號S1[N+1]的波形類似與前述第2圖的實施例，在此不再贅述。

因此，寫入單元440的導通與關斷是獨立藉由掃描訊號S2[N]控制，不會被畫素電路400的補償時間拖延，使得畫素電路400應用於高解析度或高操作頻率的顯示器時，仍能夠獲得充足的時間進行補償和寫入，以增加顯示畫面的均勻性。

第6圖為根據本揭示文件又一實施例所繪示的畫素電路600的示意圖。畫素電路600包含發光單元EU、第一電晶體T1、第二電晶體T2、控制電路610、補償單元620、重置單元630、儲存電容Cs以及寫入單元640。其中控制電路610可由第1圖的控制電路110實現。畫素電路600中各項元件的連接關係也與第1圖中的畫素電路100類似，在此不再贅述。

值得注意的是，在第6圖的實施例中，補償單元620是根據掃描訊號S2[N] 選擇性地導通第一節點N1與第三節點N3，以將第二電晶體T2的臨界電壓記錄於第三節點N3。重置單元630是根據掃描訊號S1[N]選擇性地傳遞參考電壓Vref至第二節點N2。寫入單元640是根據掃描訊號S2[N]選擇性地將資料電壓Vdata提供至第四節點N4。

第7圖為根據第6圖中的畫素電路600所繪示的訊號時序波形圖。如第7圖所示，畫素電路600可被操作於兩種工作模式，一般模式以及節能模式。於一般模式，畫素電路600的訊號時序類似於第2圖，一個周期包含四個階段，分別為初始階段、補償/寫入階段、重置階段與發光階段。

而於節能模式，畫素電路600的訊號時序，一個周期包含兩個階段，分別為重置階段與發光階段。第一發光訊號EM[N+1]、第二發光訊號EM[N]以及掃描訊號S1[N]在節能模式的波形類似於一般模式，在此不再贅述。掃描訊號S2[N]於一般模式下每周期具有一脈波，而於節能模式下則維持禁能電壓準位。也就是說，於節能模式中，掃描訊號S2[N] 的周期將大於掃描訊號S1[N]的周期。

在一些實施例中，掃描訊號S2[N]具有較低頻率(例如，1赫茲)。舉例來說，畫素電路600於一秒中可以執行1次的一般模式和59次的節能模式。

在一些實施例中，當顯示器顯示低幀畫面時，畫素電路600的訊號波形將從一般模式轉換至節能模式。舉例來說，當顯示器顯示靜態圖片畫面時，畫素電路600先於一般模式下產生上述靜態圖片的顯示畫面，並於節能模式下，執行重置階段與發光階段以保持上一幀的顯示畫面。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何本領域具通常知識者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

100,400,600:畫素電路 EU:發光單元 T1~T7:電晶體 110,410,610:控制電路 120,420,620:補償單元 130,430,630:重置單元 Cs:儲存電容 140,440,640:寫入單元 OVDD:第一驅動訊號 OVSS:第二驅動訊號 EM[N],EM[N+1]:發光訊號 S1[N],S1[N+1],S2[N]:掃描訊號 Vref:參考電壓 Vdata:資料電壓 N1~N4:節點 Vth2:臨界電壓 L1,L2:脈波寬度 P1,P2:相位差 V1,V2:致能電壓準位 V0:禁能電壓準位 I:驅動電流

第1圖為根據本揭示文件一實施例所繪示的畫素電路的示意圖。第2圖為根據第1圖中的畫素電路所繪示的訊號時序波形圖。第3A圖為根據本揭示文件一些實施例所繪示的畫素電路於初始階段的操作示意圖。第3B圖為根據本揭示文件一些實施例所繪示的畫素電路於補償/寫入階段的操作示意圖。第3C圖為根據本揭示文件一些實施例所繪示的畫素電路於重置階段的操作示意圖。第3D圖為根據本揭示文件一些實施例所繪示的畫素電路於發光階段的操作示意圖。第4圖為根據本揭示文件另一實施例所繪示的畫素電路的示意圖。第5圖為根據第4圖中的畫素電路所繪示的訊號時序波形圖。第6圖為根據本揭示文件又另一實施例所繪示的畫素電路的示意圖。第7圖為根據第6圖中的畫素電路所繪示的訊號時序波形圖。

100:畫素電路

EU:發光單元

T1~T7:電晶體

110:控制電路

120:補償單元

130:重置單元

Cs:儲存電容

140:寫入單元

OVDD:第一驅動訊號

OVSS:第二驅動訊號

EM[N],EM[N+1]:發光訊號

S1[N],S1[N+1]:掃描訊號

Vref:參考電壓

Vdata:資料電壓

N1~N4:節點

Claims

一種畫素電路，包含：一發光單元；一第一電晶體，用以依據一第一發光訊號將一第一驅動訊號傳遞至一第一節點；一第二電晶體，耦接於該第一節點與一第二節點之間，其中該第二電晶體的一控制端與一第三節點耦接；一控制電路，耦接於該發光單元、該第二節點與一第四節點，用以根據一第二發光訊號導通該發光單元、該第二節點與該第四節點；一補償單元，用以根據一第一掃描訊號選擇性地導通該第一節點與該第三節點，以將該第二電晶體的臨界電壓記錄於該第三節點；一重置單元，用以根據一第二掃描訊號選擇性地傳遞一參考電壓至該第二節點；一儲存電容，耦接於該第三節點與該第四節點之間；以及一寫入單元，用於選擇性地將一資料電壓提供至該第四節點；其中該第一發光訊號和該第二發光訊號具有一第一脈波寬度與一第一固定相位差，且該第一掃描訊號與該第二掃描訊號具有一第二脈波寬度與一第二固定相位差。
如請求項1所述之畫素電路，其中該控制電路包含：一第三電晶體，包含一第一端、一第二端與一控制端，其中該第三電晶體的該第一端耦接於該第二節點，該第三電晶體的該第二端耦接該發光單元；以及一第四電晶體，包含一第一端、一第二端與一控制端，其中該第四電晶體的該第一端耦接該第二節點，該第四電晶體的該第二端耦接該第四節點，該第四電晶體的該控制端與該第三電晶體的該控制端耦接並用以接收該第二發光訊號。
如請求項1所述之畫素電路，其中該補償單元包含：一第五電晶體，包含一第一端、一第二端與一控制端，其中該第五電晶體的該第一端耦接於該第三節點，該第五電晶體的該第二端耦接於該第一節點，該第五電晶體的該控制端用以接收該第一掃描訊號。
如請求項3所述之畫素電路，其中該重置單元包含：一第六電晶體，包含一第一端、一第二端與一控制端，其中該第六電晶體的該第一端耦接於該第二節點，該第六電晶體的該第二端用以接收該參考電壓，該第六電晶體的該控制端用以接收該第二掃描訊號。
如請求項4所述之畫素電路，其中該寫入單元包含：一第七電晶體，該第七電晶體的一第一端用以接收該資料電壓，該第七電晶體的一第二端耦接於該第四節點，該第七電晶體的一控制端與該第五電晶體的該控制端耦接，用以接收該第一掃描訊號。
如請求項1所述之畫素電路，其中該寫入單元包含一第七電晶體，且該第七電晶體的一控制端用以接收一第三掃描訊號而選擇性地將該資料電壓提供至該第四節點，其中該第三掃描訊號不同於該第一掃描訊號。
一種畫素電路，包含：一發光單元；一第一電晶體，用以依據一第一發光訊號將一第一驅動訊號傳遞至一第一節點；一第二電晶體，耦接於該第一節點與一第二節點之間，其中該第二電晶體的一控制端與一第三節點耦接；一控制電路，耦接於該發光單元、該第二節點與一第四節點，用以根據一第二發光訊號導通該發光單元、該第二節點與該第四節點；一重置單元，用以根據一第一掃描訊號選擇性地傳遞一參考電壓至該第二節點；一補償單元，用以根據一第二掃描訊號選擇性地導通該第一節點與該第三節點，以將該第二電晶體的臨界電壓記錄於該第三節點；一儲存電容，耦接於該第三節點與該第四節點之間；以及一寫入單元，用於選擇性地將一資料電壓提供至該第四節點；其中該第一發光訊號和該第二發光訊號之間具有相同脈波寬度與一固定相位差，而該第二掃描訊號的周期大於該第一掃描訊號的周期。
如請求項7所述之畫素電路，其中該控制電路包含：一第三電晶體，包含一第一端、一第二端與一控制端，其中該第三電晶體的該第一端耦接於該第二節點，該第三電晶體的該第二端耦接該發光單元；以及一第四電晶體，包含一第一端、一第二端與一控制端，其中該第四電晶體的該第一端耦接該第二節點，該第四電晶體的該第二端耦接該第四節點，該第四電晶體的該控制端與該第三電晶體的該控制端耦接並用以接收該第二發光訊號。
如請求項7所述之畫素電路，其中該補償單元包含：一第五電晶體，包含一第一端、一第二端與一控制端，其中該第五電晶體的該第一端耦接於該第三節點，該第五電晶體的該第二端耦接於該第一節點，該第五電晶體的該控制端用以接收該第二掃描訊號。
如請求項9所述之畫素電路，其中該重置單元包含：一第六電晶體，包含一第一端、一第二端與一控制端，其中該第六電晶體的該第一端耦接於該第二節點，該第六電晶體的該第二端用以接收該參考電壓，該第六電晶體的該控制端用以接收該第一掃描訊號。
如請求項10所述之畫素電路，其中該寫入單元包含：一第七電晶體，該第七電晶體的一第一端用以接收該資料電壓，該第七電晶體的一第二端耦接於該第四節點，該第七電晶體的一控制端與該第五電晶體的該控制端耦接，用以接收該第二掃描訊號。