TWI769767B - 畫素電路以及顯示面板 - Google Patents

Abstract

一種畫素電路，其包含開關電路、第一P型電晶體、第一N型電晶體、第一電容、補償電路、重置電路以及發光單元。開關電路包含多個P型電晶體，用以根據第一發光訊號選擇性導通。第一P型電晶體與多個P型電晶體串聯，用以依據第一節點的電壓提供驅動電流。第一N型電晶體用以將資料訊號寫入第一節點。第一電容耦接第一P型電晶體於第二節點。補償電路用以根據第一節點的電壓以及第一P型電晶體的臨界電壓值設置第二節點的電壓。重置電路與第一P型電晶體耦接於第三節點，用以提供第一驅動電壓至第三節點。發光單元用以根據驅動電流發光。

Description

畫素電路以及顯示面板

本揭示文件是關於一種畫素電路以及顯示面板，特別是一種用於低畫面更新頻率的畫素電路以及顯示面板。

一般來說，採用低溫多晶矽(Low Temperature Poly-Silicon，簡稱LTPS)製程的薄膜電晶體在關斷時會產生較大的漏電流。因此，當顯示面板具有較低的畫面更新率時，畫素電路的驅動電晶體的閘極端的電壓會因為漏電流的影響而下降，使得畫素電路的亮度受到影響，進而造成顯示面板畫面閃爍的現象。

本揭示文件提供一種畫素電路，其包含開關電路、第一P型電晶體、第一N型電晶體、第一電容、補償電路、重置電路以及發光單元。開關電路包含複數個P型電晶體，用以根據第一發光訊號選擇性導通。第一P型電晶體與上述P型電晶體串聯，用以依據第一節點的電壓提供驅動電流。第一N型電晶體用以選擇性將資料訊號寫入第一節點。第一電容耦接第一P型電晶體於第二節點。補償電路耦接於第一節點與第二節點之間，用以根據第一節點的電壓以及第一P型電晶體的臨界電壓值設置第二節點的電壓。重置電路與第一P型電晶體耦接於第三節點，用以選擇性提供第一驅動電壓至第三節點。發光單元耦接開關電路，用以於開關電路導通時根據驅動電流發光。

本揭示文件提供一種顯示面板，其包含閘極驅動電路以及複數個畫素電路。閘極驅動電路用以提供複數個閘極訊號，且畫素電路的每一者包含開關電路、第一P型電晶體、第一N型電晶體、第一電容、補償電路、重置電路以及發光單元。開關電路包含複數個P型電晶體，用以根據閘極訊號中的第一發光訊號選擇性導通。第一P型電晶體與上述P型電晶體串聯，用以根據第一節點的電壓選擇性提供驅動電流。第一N型電晶體，用以選擇性將資料訊號寫入第一節點。第一電容耦接第一P型電晶體於第二節點。補償電路耦接於第一節點與第二節點之間，用以根據第一節點的電壓以及第一P型電晶體的臨界電壓值設置第二節點的電壓。重置電路與第一P型電晶體耦接於第三節點，用以選擇性提供第一驅動電壓至第三節點。發光單元耦接開關電路，用以於開關電路導通時根據驅動電流發光。

上述的畫素電路以及顯示面板的優點之一，在於能夠穩定畫素電路的驅動電晶體的閘極端的電壓，進而改善顯示面板畫面閃爍的問題。

下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅僅用以解釋本發明，並不用來限定本發明，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明揭示內容所涵蓋的範圍。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

第1圖為根據本揭示文件一些實施例所繪示的畫素電路100的示意圖。如第1圖所示，畫素電路100包含開關電路110、補償電路120、電晶體T1、電晶體M1、電容C1、重置電路130以及發光單元EU。

結構上，電晶體T1以及電晶體M1各自包含第一端、第二端以及控制端。電晶體M1的第一端用以接收資料訊號Sdata，電晶體M1的第二端耦接電晶體T1的控制端於第一節點N1，電晶體M1的控制端用以接收發光訊號EM1。補償電路120分別耦接電晶體T1的控制端以及電晶體T1的第一端於第一節點N1以及第二節點N2。發光單元EU的陰極端用以接收驅動電壓VSS，且發光單元EU與開關電路110及電晶體T1互相串聯。重置電路130耦接電晶體T1的第二端於第三節點N3。

操作上，電晶體M1會根據發光訊號EM1選擇性將資料訊號Sdata傳至第一節點N1。開關電路110會根據發光訊號EM1選擇性導通。為補償電晶體T1的元件特性變異，補償電路120會根據第一節點N1的電壓以及電晶體T1的臨界電壓值設置第二節點N2的電壓，詳細的補償原理將於後述段落說明。重置電路130會將第三節點N3的電壓重置為驅動電壓VSS。當開關電路110導通時，電晶體T1會依據第一節點N1的電壓產生驅動電流I，並將驅動電流I提供至發光單元EU以驅動發光單元EU發光。畫素電路100的詳細運作將於後述段落配合第3A~3D圖來說明。

開關電路110包含了電晶體T2及T3，且電晶體T2及T3與電晶體T1串聯。更詳細地說，電晶體T2及T3各自包含第一端、第二端以及控制端，且電晶體T2的第一端用以接收驅動電壓VDD，電晶體T2的第二端耦接電晶體T1於第二節點N2，電晶體T2的控制端用以接收發光訊號EM1。電晶體T3的第一端耦接電晶體T1於第三節點N3，電晶體T3的第二端耦接發光單元EU，電晶體T3的控制端用以接收發光訊號EM1。換言之，電晶體T1耦接於電晶體T2及T3之間，且電晶體T1、T2及T3與發光單元EU串聯。

在一些實施例中，電晶體T1、T2及T3為P型電晶體，且電晶體T1、T2及T3可以藉由低溫多晶矽(Low Temperature Poly-Silicon，簡稱LTPS)薄膜電晶體來實現。

補償電路120包含了電晶體M2以及電容C2。電晶體M2包含第一端、第二端以及控制端。電晶體M2的控制端用以接收掃描訊號S1。電容C2包含第一端及第二端，電容C2的第一端與電晶體M2的第一端並聯於第一節點N1，電容C2的第二端與電晶體M2的第二端並聯於第二節點N2。

重置電路130包含了電晶體M3，且電晶體M3包含第一端、第二端以及控制端。電晶體M3的第一端耦接電晶體T1的第二端於第三節點N3，電晶體M3的第二端用以接收驅動電壓VSS，且電晶體M3的控制端用以接收發光訊號EM2。

在一些實施例中，電晶體M1、M2及M3為N型電晶體，且電晶體M1、M2及M3可以藉由氧化物電晶體來實現，例如氧化銦鎵鋅(Indium Gallium Zinc Oxide，簡稱IGZO)薄膜電晶體。

第2圖為根據本揭示文件一些實施例所繪示的畫素電路100的訊號時序波形圖。如第2圖所示，畫素電路100的訊號時序可以分為重置階段、補償階段、寫入階段以及發光階段等四個操作階段。掃描訊號S1、發光訊號EM1及EM2可以由後述的第4圖中的閘極驅動電路410提供，而資料訊號Sdata可以由後述的第4圖中的資料驅動電路420提供。

在一些實施例中，掃描訊號S1、發光訊號EM1及EM2的高電壓準位V1可以用於致能N型電晶體或是禁能P型電晶體，而掃描訊號S1、發光訊號EM1及EM2的低電壓準位V0可以用於致能P型電晶體或是禁能N型電晶體。換言之，對於N型電晶體而言，高電壓準位V1為邏輯高準位(Logic High level)，而低電壓準位V0為邏輯低準位(Logic Low level)。反之，對於P型電晶體而言，高電壓準位V1為邏輯低準位(Logic Low Level)，而低電壓準位V0為邏輯高準位(Logic High Level)。

第3A~3D圖為根據本揭示文件一些實施例所繪示的畫素電路100的操作示意圖。以下將以第3A~3D圖搭配第2圖更詳細地說明畫素電路100的運作。

如第3A圖所示，於重置階段，掃描訊號S1以及發光訊號EM2會提供高電壓準位V1，使得對應的電晶體M2及M3導通。發光訊號EM1會提供低電壓準位V0，使得對應的電晶體M1關斷而電晶體T2及T3導通。

此時，驅動電壓VDD會經由電晶體T2及M2傳至第一節點N1，使得第一節點N1與第二節點N2的電壓被設置為驅動電壓VDD。驅動電壓VSS則會經由電晶體M3以及T3傳至發光單元EU的陽極端，使得第三節點N3與發光單元EU陽極端的電壓被重置為驅動電壓VSS。換言之，於重置階段，發光單元EU會因其陽極端的驅動電壓VSS而完全關閉，避免產生畫面閃爍。另外，發光單元EU中的殘餘電荷可由電晶體M3及T3洩流，進而產生更高純度的全黑顯示畫面。

如第3B圖所示，於補償階段，掃描訊號S1會由高電壓準位V1變化為低電壓準位V0，使得對應的電晶體M2關斷。發光訊號EM1會由低電壓準位V0變化為高電壓準位V1，使得對應的電晶體T2及T3關斷而電晶體M1導通。發光訊號EM2會維持高電壓準位V1使得對應的電晶體M3持續導通。

此時，第一節點N1會透過電晶體M1接收到資料訊號Sdata的電壓準位Vref。第二節點N2的電壓會變化至與第一節點N1的電壓之差值等於電晶體T2的臨界電壓。換言之，第一節點N1以及第二節點N2的電壓分別具有下列《公式1》以及《公式2》所示的準位：

《公式1》

《公式2》

《公式1》與《公式2》中的V _N1、V _N2分別代表第一節點N1與第二節點N2的電壓準位，Vth代表電晶體T1的臨界電壓。

如第3C圖所示，於寫入階段，掃描訊號S1會維持低電壓準位V0，使得對應的電晶體M2保持關斷。發光訊號EM1會維持高電壓準位V1，使得對應的電晶體T2及T3保持關斷而電晶體M1持續導通。發光訊號EM2會由高電壓準位V1變化為低電壓準位V0，使得對應的電晶體M3關斷。

此時，資料訊號Sdata的電壓會由較高的電壓準位Vref下降至較低的電壓準位Vdata，使得第一節點N1的電壓也隨之改變。此外，上述的第一節點N1的電壓變化(亦即，電壓準位Vdata與電壓準位Vref之差值)的一部份會透過電容C2耦合至第二節點N2。換言之，第一節點N1與第二節點N2的電壓會分別具有下列《公式3》以及《公式4》所示的準位:

《公式3》

《公式4》

如第3D圖所示，於發光階段，掃描訊號S1會維持低電壓準位V0，使得對應的電晶體M2保持關斷。發光訊號EM1會由高電壓準位V1變化至低電壓準位V0，使得對應的電晶體T2及T3導通而電晶體M1關斷。發光訊號EM2會維持低電壓準位V0，使得對應的電晶體M3保持關斷。

此時，第二節點N2的電壓會再次被設置為驅動電壓VDD，且第二節點N2的電壓變化(亦即，驅動電壓VDD與《公式4》所示準位之差值)會透過電容C2耦合至第一節點N1。換言之，第一節點N1以及第二節點N2的電壓會分別具有下列《公式5》以及《公式6》所示的準位：

《公式5》

《公式6》

如此一來，電晶體T1便能依據第一節點N1的電壓產生如以下《公式7》所示大小的驅動電流I，並且驅動電流I經由電晶體T3傳遞至發光單元EU以驅動發光單元EU發光。

《公式7》

《公式7》中的k代表電晶體T1的載子遷移率(carrier mobility)、閘極單位電容大小以及寬長比三者的乘積。此外，上述的《公式7》不包含電晶體T1之臨界電壓Vth，所以驅動電流I的大小幾乎不會受到電晶體T1之臨界電壓變異的影響。

值得注意的是，於本實施例中，畫素電路100的電晶體M1、M2以及M3於發光階段時均為關斷狀態。在一些實施例中，氧化物電晶體M1、M2以及M3低載子遷移率的特性有助降低發光階段中第一節點N1的漏電流，以保持電晶體T1控制端的電壓，進而達到穩定驅動電流I的功效。

第4圖為根據本揭示文件一些實施例所繪示的顯示面板400的示意圖。如第4圖所示，顯示面板400包含閘極驅動電路410、資料驅動電路420、畫素矩陣PX、以及時序控制電路430。

結構上，畫素矩陣PX包含了複數個畫素電路100-11~100-nm，且畫素電路100-11~100-nm的每一者可以由第1圖的畫素電路100來實現。閘極驅動電路410藉由掃描線G[1]~G[n]分別耦接畫素矩陣PX中的不同列的畫素電路100-11~100-nm。資料驅動電路420則藉由資料線D[1]~D[m] 分別耦接畫素矩陣PX中的不同行的畫素電路100-11~100-nm。

更詳細地說，閘極驅動電路410會藉由掃描線G[1]耦接畫素矩陣PX第一列的畫素電路100-11~100-1m，以及藉由掃描線G[2]耦接畫素矩陣PX第二列的畫素電路100-21~100-2m，依此類推。類似地，資料驅動電路420會藉由資料線D[1]耦接畫素矩陣PX第一行的畫素電路100-11~100-n1，以及藉由資料線D[2]耦接畫素矩陣PX第二行的畫素電路100-12~100-n2，依此類推。

操作上，時序控制電路430用以接收外部的顯示訊號DS，並根據顯示訊號DS產生時脈訊號CLK1及CLK2以分別驅動閘極驅動電路410以及資料驅動電路420。閘極驅動電路410可用於將前述的掃描訊號S1、發光訊號EM1及EM2等多個閘極訊號，藉由掃描線G[1]~G[n]傳送至畫素矩陣PX。資料驅動電路420可用於將前述的資料訊號Sdata藉由資料線D[1]~ D[n]傳送至畫素矩陣PX。

值得注意的是，第4圖的掃描線G[1]~G[n]的數量僅為示例性，並非用於限制本揭示文件的實施方式。在一些其他實施例中，掃描線G[1]~G[n]的每一者都可以同時代表多條掃描線，分別用以將不同的閘極訊號傳輸至畫素電路100-11~100-nm。舉例來說，掃描線G[1]可以同時代表分別用於傳輸掃描訊號S1、發光訊號EM1及EM2至第一列的畫素電路100-11~100-1m的三條掃描線，而掃描線G[2]也可以同時代表分別用於傳輸掃描訊號S1、發光訊號EM1及EM2至第二列的畫素電路100-21~100-2m的三條掃描線，依此類推。

另外，掃描線G[1]~G[n]所傳送的多個掃描訊號S1可以具有依序遞增的相位差異，以依序驅動多列的畫素電路100-11~100-nm。例如，掃描線G[1]傳送的掃描訊號S1在相位上領先於掃描線G[2]傳送的掃描訊號S1；掃描線G[2]傳送的掃描訊號S1在相位上又領先於掃描線G[3]傳送的掃描訊號S1，依此類推。類似地，掃描線G[1]~G[n]所傳送的多個發光訊號EM1以及EM2也可以具有依序遞增的相位差異，在此不再贅述。

在一些實施例中，顯示面板400可用於顯示智慧型手表的錶面。一般來說，智慧型手表具有較低的顯示畫面的更新率(例如，1赫茲)。更詳細地說，時序控制電路430可以根據顯示訊號DS控制閘極驅動電路410，以透過閘極驅動電路410產生的掃描訊號S1、發光訊號EM1以及EM2控制畫素電路100-11~100-nm於一秒鐘內執行1次重置階段、補償階段以及寫入階段，以及執行59次的發光階段。畫素電路100-11~100-nm的重置、寫入、補償以及發光運作與前述第3A~3D圖類似，在此不再贅述。

值得注意的是，第4圖的時序控制電路430僅為示例性，並非用於限制本揭示文件的實施方式。在一些其他實施例中，為了節省空間，時序控制電路430亦可與資料驅動電路420互相整合。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何本領域具通常知識者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

100:畫素電路 110:開關電路 120:補償電路 130:重置電路 EU:發光單元 C1,C2:電容 T1~T3:P型電晶體 M1~M3:N型電晶體 Sdata:資料訊號 S1:掃描訊號 VDD,VSS:驅動電壓 EM1,EM2:發光訊號 N1~N3:節點 I:驅動電流 V1:高電壓準位 V0:低電壓準位 Vref,Vdata:電壓準位 400:顯示面板 410:閘極驅動電路 420:資料驅動電路 430:時序控制電路 PX:畫素矩陣 100-11~100-nm:畫素電路 G[1]~G[n]:掃描線 D[1]~D[m]:資料線 DS:顯示訊號 CLK1,CLK2:時脈訊號

第1圖為根據本揭示文件一些實施例所繪示的畫素電路的示意圖。 第2圖為根據本揭示文件一些實施例所繪示的畫素電路的訊號時序波形圖。 第3A~3D圖為根據本揭示文件一些實施例所繪示的畫素電路的操作示意圖。 第4圖為根據本揭示文件一些實施例所繪示的顯示面板的示意圖。

100:畫素電路

110:開關電路

120:補償電路

130:重置電路

EU:發光單元

C1,C2:電容

T1~T3:P型電晶體

M1~M3:N型電晶體

Sdata:資料訊號

S1:掃描訊號

VDD,VSS:驅動電壓

EM1,EM2:發光訊號

N1~N3:節點

I:驅動電流

Claims (8)

1. 一種畫素電路，包含：一開關電路，包含複數個P型電晶體，用以根據一第一發光訊號選擇性導通；一第一P型電晶體，與該些P型電晶體串聯，用以依據一第一節點的電壓提供一驅動電流；一第一N型電晶體，用以選擇性將一資料訊號寫入該第一節點；一第一電容，耦接該第一P型電晶體於一第二節點；一補償電路，耦接於該第一節點與該第二節點之間，用以根據該第一節點的電壓以及該第一P型電晶體的一臨界電壓值設置該第二節點的電壓，其中該補償電路包含：一第二N型電晶體，包含一第一端、一第二端以及一控制端，該第二N型電晶體的該控制端用以接收一掃描訊號；以及一第二電容，包含一第一端及一第二端，其中該第二電容的該第一端與該第二N型電晶體的該第一端並聯於該第一節點，該第二電容的該第二端與該第二N型電晶體的該第二端並聯於該第二節點；一重置電路，與該第一P型電晶體耦接於一第三節點，用以選擇性提供一第一驅動電壓至該第三節點；以及一發光單元，耦接該開關電路，用以於該開關電路導通時根據該驅動電流發光。
2. 如請求項1所述之畫素電路，其中該開關電路的該些P型電晶體包含：一第二P型電晶體，包含一第一端、一第二端以及一控制端，該第二P型電晶體的該第一端用以接收一第二驅動電壓，該第二P型電晶體的該第二端耦接該第二節點，該第二P型電晶體的該控制端用以接收該第一發光訊號；以及一第三P型電晶體，包含一第一端、一第二端以及一控制端，該第三P型電晶體的該第一端耦接該第三節點，該第三P型電晶體的該第二端耦接該發光單元，該第三P型電晶體的該控制端用以接收該第一發光訊號。
3. 如請求項1所述之畫素電路，其中該重置電路包含：一第三N型電晶體，包含一第一端、一第二端以及一控制端，該第三N型電晶體的該第一端耦接該第三節點，該第三N型電晶體的該第二端用以接收該第一驅動電壓，該第三N型電晶體的該控制端用以接收一第二發光訊號。
4. 如請求項1所述之畫素電路，其中該第一N型電晶體以及該第二N型電晶體為氧化物電晶體。
5. 一種顯示面板，包含：一閘極驅動電路，用以提供複數個閘極訊號；以及 複數個畫素電路，其中該些畫素電路的每一者包含：一開關電路，包含複數個P型電晶體，用以根據該些閘極訊號中的一第一發光訊號選擇性導通；一第一P型電晶體，與該些P型電晶體串聯，用以根據一第一節點的電壓選擇性提供一驅動電流；一第一N型電晶體，用以選擇性將一資料訊號寫入該第一節點；一第一電容，耦接該第一P型電晶體於一第二節點；一補償電路，耦接於該第一節點與該第二節點之間，用以根據該第一節點的電壓以及該第一P型電晶體的一臨界電壓值設置該第二節點的電壓，其中該補償電路包含：一第二N型電晶體，包含一第一端、一第二端以及一控制端，該第二N型電晶體的該控制端用以接收該些閘極訊號中的一掃描訊號；以及一第二電容，包含一第一端及一第二端，其中該第二電容的該第一端與該第二N型電晶體的該第一端並聯於該第一節點，該第二電容的該第二端與該第二N型電晶體的該第二端並聯於該第二節點；一重置電路，與該第一P型電晶體耦接於一第三節點，用以選擇性提供一第一驅動電壓至該第三節點；以及一發光單元，耦接該開關電路，用以於該開關電路導通時根據該驅動電流發光。
6. 如請求項5所述之顯示面板，其中該開關電路的該些P型電晶體包含：一第二P型電晶體，包含一第一端、一第二端以及一控制端，該第二P型電晶體的該第一端用以接收一第二驅動電壓，該第二P型電晶體的該第二端耦接該第二節點，該第二P型電晶體的該控制端用以接收該些閘極訊號中的該第一發光訊號；以及一第三P型電晶體，包含一第一端、一第二端以及一控制端，該第三P型電晶體的該第一端耦接該第三節點，該第三P型電晶體的該第二端耦接該發光單元，該第三P型電晶體的該控制端用以接收該些閘極訊號中的該第一發光訊號。
7. 如請求項5所述之顯示面板，其中該重置電路包含：一第三N型電晶體，包含一第一端、一第二端以及一控制端，該第三N型電晶體的該第一端耦接該第三節點，該第三N型電晶體的該第二端用以接收該第一驅動電壓，該第三N型電晶體的該控制端用以接收該些閘極訊號中的一第二發光訊號。
8. 如請求項5所述之顯示面板，其中該第一N型電晶體以及該第二N型電晶體為氧化物電晶體。

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