TWI743920B - 畫素電路 - Google Patents
畫素電路 Download PDFInfo
- Publication number
- TWI743920B TWI743920B TW109126214A TW109126214A TWI743920B TW I743920 B TWI743920 B TW I743920B TW 109126214 A TW109126214 A TW 109126214A TW 109126214 A TW109126214 A TW 109126214A TW I743920 B TWI743920 B TW I743920B
- Authority
- TW
- Taiwan
- Prior art keywords
- transistor
- period
- node
- coupled
- turned
- Prior art date
Links
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
一種畫素電路,包括電容及第一至第六電晶體。第一電晶體之第一端、控制端及第二端分別耦接第一至第三節點。第二電晶體之第一端接收資料訊號。第二電晶體之第二端耦接第三節點。第三電晶體之第一及第二端分別耦接第一及第二節點。第四電晶體之第一端接收系統高電壓。第四電晶體之第二端耦接第一節點。第五電晶體之第一及第二端分別耦接第三節點及發光元件。第六電晶體之第一端耦接第五電晶體之第二端。第六電晶體之第二端接收參考電壓。電容耦接於第二節點和第六電晶體之第一端之間。第二及第三電晶體同時導通及關斷。
Description
本揭示案係關於一種畫素電路,特別是關於一種適用於低畫面更新率的畫素電路。
隨著數位顯示裝置的需求日益增加,低畫面更新率(或稱低幀率,Low Frame Rate)廣泛應用在顯示裝置中,用以降低電源消耗,達到省電、延長使用時間的目的。
然而,在畫面未進行更新時,維持先前畫面的幀數在發光階段顯示的亮度會不穩定,將導致閃爍。
因此,如何解決以上問題為本領域的重要課題。
本揭示內容的一態樣係關於一種畫素電路。畫素電路包含第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體以及電容。第一電晶體之第一端耦接第一節點。第一電晶體之控制端耦接第二節點。第一電晶體之第二端耦接第三節點。第二電晶體之第一端接收資料訊號。第二電晶體之第二端耦接第三節點。第三電晶體之第一端耦接第一節點。第三電晶體之第二端耦接第二節點。第四電晶體之第一端接收系統高電壓。第四電晶體之第二端耦接第一節點。第五電晶體之第一端耦接第三節點。第五電晶體之第二端耦接發光元件。第六電晶體之第一端耦接第五電晶體之第二端。第六電晶體之第二端接收參考電壓。電容耦接於第二節點和第六電晶體之第一端之間。第二電晶體和第三電晶體同時導通及關斷。
本揭示內容的另一態樣係關於一種畫素電路。畫素電路包含第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體以及電容。第一電晶體之第一端耦接第一節點,第一電晶體之控制端耦接第二節點,第一電晶體之第二端耦接第三節點。第二電晶體之第一端耦接第三節點,第二電晶體之第二端接收資料訊號。第三電晶體之第一端耦接第一節點,第三電晶體之第二端耦接第二節點。第四電晶體之第一端耦接第一節點,第四電晶體之第二端接收系統高電壓。第五電晶體之第一端耦接發光元件,第五電晶體之第二端耦接第三節點。第六電晶體之第一端耦接第五電晶體之第一端,第六電晶體之第二端接收參考電壓。電容耦接於第二節點和第六電晶體之第一端之間。第二電晶體和第六電晶體同時導通及關斷。
綜上所述,藉由本案畫素電路的設計,在未進行畫面更新的幀數與進行畫面更新的幀數中,經由相同電壓準位及相同時間長度,對畫素電路的發光元件的陽極端進行重置,使得畫素電路的暗態能保持一致。且藉由本案畫素電路的設計,在未進行畫面更新的幀數中,第一電晶體的控制端的電壓準位保持在相近於前一次進行畫面訊號更新的電壓準位(即補償電壓準位)。如此一來,便能在降低畫面更新率時,穩定發光亮度,避免產生閃爍的現象。
下文係舉實施例配合所附圖式作詳細說明,但所描述的具體實施例僅用以解釋本案,並不用來限定本案,而結構操作之描述非用以限制其執行之順序,任何由元件重新組合之結構,所產生具有均等功效的裝置,皆為本揭示內容所涵蓋的範圍。
在全篇說明書與申請專利範圍所使用之用詞(terms),除有特別註明外,通常具有每個用詞使用在此領域中、在此揭示之內容中與特殊內容中的平常意義。
關於本文中所使用之『第一』、『第二』、『第三』…等,並非特別指稱次序或順位的意思,亦非用以限定本揭示,其僅僅是為了區別以相同技術用語描述的元件或操作而已。
另外,關於本文中所使用之「耦接」或「連接」,均可指二或多個元件相互直接作實體或電性接觸,或是相互間接作實體或電性接觸,亦可指二或多個元件相互操作或動作。
參考第1圖。第1圖係根據本揭示內容之部分實施例繪示一種顯示裝置900的示意圖。如第1圖所示,顯示裝置900包含控制器910、源極驅動器920、閘極驅動器930、多工電路950以及顯示面板940。顯示面板940包含以陣列排列的複數個畫素電路100。多工電路950包含複數個電晶體Tr、Tg、Tb。
結構上,控制器910耦接源極驅動器920及閘極驅動器930。源極驅動器920耦接多工電路950,多工電路950透過資料線DLr、DLg、DLb連接顯示面板940中的畫素電路100。閘極驅動器930透過掃描線GL連接顯示面板940中的畫素電路100。
操作上,控制器910用以輸出垂直同步訊號、水平同步訊號、時脈訊號等控制訊號至源極驅動器920及閘極驅動器930。源極驅動器920用以根據控制器910所輸出的控制訊號,傳送資料訊號至多工電路950。多工電路950中的電晶體Tr、Tg、Tb分別根據多工控制訊號CSr、CSg、CSb選擇性導通,以將資料訊號(如第2圖中的資料訊號Vdata)經由資料線DLr、DLg、DLb提供至各個畫素電路100。閘極驅動器930用以根據控制器910所輸出的控制訊號,經由掃描線GL傳送掃描訊號(如第2圖中的掃描訊號S1、S2)及發光控制訊號(如第2圖中的發光控制訊號EM1、EM2)至各個畫素電路100。
值得注意的是,雖然在第1圖之實施例中,顯示裝置900包含一個閘極驅動器930,但僅為方便說明之示例,並非用以限制本案。在其他部分實施例中,顯示裝置900亦可包含設置於顯示面板940兩側的雙邊閘極驅動器,用以輸出相應的訊號。此外,多工電路950僅為方便說明之示例,並非用以限制本案,本領域具有通常知識者可依照實際需求進行設計。
請參考第2圖。第2圖係根據本揭示內容之部分實施例繪示一種畫素電路100的示意圖。在部分實施例中,畫素電路100可用於主動式液晶顯示器(Active Matrix Liquid Crystal Displays,AMLCD)、主動式有機發光二極體顯示器(Active Matrix Organic Light Emitting Display,AMOLED)、主動式微發光二極體顯示器(Active Matrix Micro Light Emitting Display,AMµLED)等等。顯示裝置900中可包含多個如第2圖所示的畫素電路100以組成完整的顯示畫面。
如第2圖所示,畫素電路100包含電晶體T1、T2、T3、T4、T5、T6以及電容C1。結構上,電晶體T1的第一端耦接節點N1。電晶體T1的控制端耦接節點N2。電晶體T1的第二端耦接節點N3。
電晶體T2的第一端耦接資料線(如第1圖中的資料線DLr、DLg、DLb),並用以接收資料訊號Vdata。電晶體T2的控制端用以接收掃描訊號S2。電晶體T2的第二端耦接節點N3。電晶體T2用以根據掃描訊號S2選擇性地導通。
電晶體T3的第一端耦接節點N1。電晶體T3的控制端用以接收掃描訊號S2。電晶體T3的第二端耦接節點N2。電晶體T3也用以根據掃描訊號S2選擇性地導通。換言之,電晶體T2及電晶體T3同時導通及關斷。
電晶體T4的第一端用以接收系統高電壓OVDD。電晶體T4的控制端用以接收發光控制訊號EM2。電晶體T4的第二端耦接節點N1。電晶體T4用以根據發光控制訊號EM2選擇性地導通。
電晶體T5的第一端耦接節點N3。電晶體T5的控制端用以接收發光控制訊號EM1。電晶體T5的第二端耦接節點N4。電晶體T5用以根據發光控制訊號EM1選擇性地導通。
電晶體T6的第一端耦接節點N4。電晶體T6的控制端用以接收掃描訊號S1。電晶體T6的第二端用以接收參考電壓Vref。電晶體T6用以根據掃描訊號S1選擇性地導通。
電容C1的第一端耦接節點N2。電容C1的第二端耦接節點N4。發光元件LU的陽極端耦接節點N4。發光元件LU的陰極端耦接系統低電壓OVSS。
在本實施例中,如第2圖所示,電晶體T1、T2、T3、T4、T5、T6皆為N型薄膜電晶體,但本案並不以此為限。在其他部分實施例中,本領域具有通常知識者亦可以P型薄膜電晶體據以實現。另外,在部分實施例中,發光元件LU可為發光二極體或微發光二極體等等。
為便於說明起見,畫素電路100當中各個元件的具體操作將於以下段落中搭配圖式進行說明。
在部分實施例中,在正常模式下,顯示裝置900的每一幀皆進行畫面更新。而在省電模式下,顯示裝置900的部分幀數(active frame)進行畫面更新,其他部分幀數(skip frame)則未進行畫面更新。當進行畫面更新時,畫素電路100的訊號如第3圖中期間Fa所示,而當未進行畫面更新時,畫素電路100的訊號如第5圖中期間Fs所示。
舉例來說,在正常模式下,畫面更新頻率可約為60赫茲,即每秒包含60次期間Fa的訊號。而在省電模式下,畫面更新頻率可約為1赫茲,即每秒包含1次期間Fa的訊號以及59次期間Fs的訊號。換言之,在省電模式下,以60幀為一次循環,循環中的第1幀會進行畫面更新(訊號如期間Fa所示),第2~60幀不進行畫面更新(訊號如期間Fs所示)。值得注意的是,上述畫面更新頻率的數值僅為方便說明之例子,並非用以限制本案。本領域具有通常知識者可依據實際需求進行調整。
關於進行畫面更新時畫素電路100的進一步詳細說明,請參考一併第3圖及第4A圖~第4C圖。第3圖繪示畫素電路100在進行畫面更新時的訊號波形示意圖。第4A圖~第4C圖分別繪示在進行畫面更新中期間P1~P3內畫素電路100中各電晶體T1~T6之狀態示意圖。如第3圖所示,期間Fa包含期間P1、期間P2和期間P3。具體而言,期間P1為重置階段,期間P2為寫入及補償階段,期間P3為發光階段。此外,期間Ta為重置發光元件LU的陽極端的階段。期間Ta等於期間P1至期間P2。
在進行畫面更新的重置階段(即期間P1),如第3圖所示,發光控制訊號EM1由導通電壓準位轉為關斷電壓準位,發光控制訊號EM2維持導通電壓準位,掃描訊號S1及掃描訊號S2由關斷電壓準位轉為導通電壓準位。舉例來說,對於N型電晶體而言,導通電壓準位為高電壓準位(如第3圖所示的高準位),關斷電壓準位為低電壓準位(如第3圖所示的低準位)。
如第4A圖所示,在重置階段(即期間P1),電晶體T5根據低準位的發光控制訊號EM1關斷,電晶體T4根據高準位的發光控制訊號EM2導通,電晶體T2及T3根據高準位的掃描訊號S2導通,而電晶體T6根據高準位的掃描訊號S1導通。
因此,在重置階段(即期間P1),電晶體T3及T4導通以提供系統高電壓OVDD至節點N2。電晶體T6導通以提供參考電壓Vref至節點N4。發光元件LU的陽極端經由電晶體T6導通以重置至參考電壓Vref。
此外,為了避免系統高電壓OVDD與資料訊號Vdata之間發生短路,雖然在重置階段(即期間P1)電晶體T2導通,但連接電晶體T2的多工電路950中的電晶體Tr、Tg、Tb將關斷。詳細來說,如第1圖所示,多工控制訊號CSr、CSg、CSb將位於關斷電壓準位,使得多工電路950中的電晶體Tr、Tg、Tb不會導通,因此畫素電路100中的電晶體T2便不會經由資料線DLr、DLg、DLb接收到訊號。
接著,在進行畫面更新的寫入及補償階段(即期間P2),如第3圖所示,發光控制訊號EM2由導通電壓準位轉為關斷電壓準位(即低準位)。其他訊號維持不變,因此不再贅述。此外,多工控制訊號CSr、CSg、CSb將位於導通電壓準位,使得電晶體Tr、Tg、Tb導通以傳送資料訊號Vdata至電晶體T2。
如第4B圖所示,在寫入及補償階段(即期間P2),電晶體T4根據低準位的發光控制訊號EM2關斷,電晶體T5維持關斷,電晶體T2、T3及T6維持導通。
因此,電晶體T1的第二端(即,節點N3)的電壓準位為資料訊號Vdata。電晶體T1的控制端和第二端的電壓差為系統高電壓OVDD減去資料訊號Vdata。由於此電壓差大於電晶體T1的臨界電壓,因此電晶體T1將導通並持續放電,直到電晶體T1的第二端和控制端之間的電壓差縮小至電晶體T1的臨界電壓。
也就是說,在期間P2,電晶體T1的控制端(即,節點N2)被補償至補償電壓準位,此補償電壓準位即為資料訊號Vdata加上電晶體T1的臨界電壓。由於此時節點N4的電壓準位維持在參考電壓Vref,因此,電容C1的跨壓(即,節點N2與節點N4之間的電壓差)為資料訊號Vdata加上電晶體T1的臨界電壓減去參考電壓Vref。
接著,在進行畫面更新的發光階段(即期間P3),如第3圖所示,發光控制訊號EM1及EM2由關斷電壓準位轉為導通電壓準位(即高準位),掃描訊號S1及S2由導通電壓準位轉為關斷電壓準位(即低準位)。
如第4C圖所示,在發光階段(即期間P3),電晶體T2、T3及T6根據低準位的掃描訊號S2及S1關斷,而電晶體T4及T5根據高準位的發光控制訊號EM2及EM1導通,以提供系統高電壓OVDD至電晶體T1的第一端(即,節點N1)。因此,電晶體T1輸出驅動電流Id如下式(1)所示。
式(1)
其中Vth為電晶體T1的臨界電壓。k為導電參數(Conduction Parameter)。
如此一來,藉由期間P2所產生的補償電壓進行補償,便能使畫素電路100進行顯示時,驅動電流Id的大小將不受電晶體T1的元件特性(如臨界電壓不同)而影響,可提供相對穩定的驅動電流Id。
關於未進行畫面更新時畫素電路100的進一步詳細說明,請一併參考第5圖及第6A圖~第6C圖。第5圖繪示畫素電路100在未進行畫面更新時的訊號波形示意圖。第6A圖~第6C圖分別繪示在未進行畫面更新中期間P4~P6內畫素電路100中各電晶體T1~T6之狀態示意圖。如第5圖所示,期間Fs包含期間P4、期間P5和期間P6。具體而言,在期間Fs中不進行寫入及補償。在期間P4至期間P5(即期間Ts)為重置發光元件LU的陽極端的階段,而期間P6為發光階段。
在期間Ts中,如第5圖所示,發光控制訊號EM1由導通電壓準位轉為關斷電壓準位(即低準位),掃描訊號S1由關斷電壓準位轉為導通電壓準位(即高準位),掃描訊號S2維持在關斷電壓準位(即低準位)。
如第6A圖及第6B圖所示,在期間Ts中,電晶體T2及T3根據低準位的掃描訊號S2關斷,電晶體T5根據低準位的發光控制訊號EM1關斷,而電晶體T6根據高準位的掃描訊號S1導通。因此,節點N2的電壓準位維持在補償電壓(即資料訊號Vdata加上電晶體T1的臨界電壓)。而發光元件LU的陽極端被重置至參考電壓Vref,以確保發光元件LU沒有殘存的電荷影響發光亮度。
換言之,不論是否進行畫面更新,在每一幀(即期間Fa及期間Fs)中,畫素電路100的發光元件LU的陽極端皆經由導通的電晶體T6以重置至參考電壓Vref。此外,在每一幀中,畫素電路100的發光元件LU的陽極端被重置至參考電壓Vref的時間長度皆相同(即,期間Ta與期間Ts的長度相同)。
如此一來,不論在進行畫面更新的幀數中,或是在未進行畫面更新的幀數中,畫素電路100都使用相同的電壓準位(即,參考電壓Vref)且經由相同的洩流路徑(如第4A圖及第6A圖中的電晶體T6所示),並以相同的時間長度(即期間Ta及期間Ts)來進行發光元件LU的陽極端的電壓準位的重置。因此,在每一幀中,畫素電路100的暗態能保持一致。
此外,由於在未進行畫面更新的幀數中,是以參考電壓Vref進行發光元件LU的陽極端的電壓準位的重置,不需要使用額外的訊號,因此能減少布局面積並降低電力的消耗。
在未進行畫面更新的發光階段,第5圖中期間P6的訊號相似於第3圖中期間P3的訊號,因此不再贅述。而在第6C圖中畫素電路100的電晶體T1~T6之狀態相似於第4C圖中畫素電路100的電晶體T1~T6之狀態,電晶體T2、T3及T6關斷,電晶體T4及T5導通以提供系統高電壓OVDD至電晶體T1的第一端(即,節點N1),使得電晶體T1輸出驅動電流Id。
如此一來,藉由本案提出的畫素電路100的設計,電晶體T1的控制端(即,節點N2)的電壓準位較不容易受到影響,在未進行畫面更新的期間Fs中仍可保持與在期間Fa的期間P2中相近的電壓準位。因此,在期間Fs中的期間P6和期間Fa中的期間P3的發光亮度能較為接近,避免產生閃爍的現象。此外,由於在期間Fs中不用寫入資料訊號Vdata,也不用提供脈衝至掃描訊號S2,可達到節省電力消耗。
雖然本文將所公開的方法示出和描述為一系列的步驟或事件,但是應當理解,所示出的這些步驟或事件的順序不應解釋為限制意義。例如,部分步驟可以以不同順序發生和/或與除了本文所示和/或所描述之步驟或事件以外的其他步驟或事件同時發生。另外,實施本文所描述的一個或多個態樣或實施例時,並非所有於此示出的步驟皆為必需。此外,本文中的一個或多個步驟亦可能在一個或多個分離的步驟和/或階段中執行。
綜上所述,藉由畫素電路100的設計,在未進行畫面更新的幀數(如期間Fs)與進行畫面更新的幀數(如期間Fa)中,經由相同電壓準位(如參考電壓Vref)及相同時間長度(如期間Ta及期間Ts),對畫素電路100的發光元件LU的陽極端進行重置,使得畫素電路100的暗態能保持一致。且藉由畫素電路100的設計,在未進行畫面更新的幀數(如期間Fs)中,不寫入新的資料訊號Vdata,但能使得電晶體T1的控制端(即節點N2)的電壓準位保持在相近於前一次進行畫面訊號更新的電壓準位(即補償電壓準位)。如此一來,便能在降低畫面更新率時,達到節省功耗並穩定發光亮度,避免產生閃爍的現象。
請參考第7圖。第7圖係根據本揭示內容之部分實施例繪示另一種顯示裝置(圖中未示)中的畫素電路200的示意圖。在部分實施例中,畫素電路200可用於主動式液晶顯示器(Active Matrix Liquid Crystal Displays,AMLCD)、主動式有機發光二極體顯示器(Active Matrix Organic Light Emitting Display,AMOLED)、主動式微發光二極體顯示器(Active Matrix Micro Light Emitting Display,AMµLED)等等。顯示裝置中可包含多個如第7圖所示的畫素電路200以組成完整的顯示畫面。
如第7圖所示,畫素電路200包含電晶體T1、T2、T3、T4、T5、T6以及電容C1。結構上,電晶體T1的第一端耦接節點N1。電晶體T1的控制端耦接節點N2。電晶體T1的第二端耦接節點N3。
電晶體T2的第一端耦接節點N3。電晶體T2的控制端用以接收掃描訊號S2。電晶體T2的第二端耦接資料線(圖中未示),並用以接收資料訊號Vdata。電晶體T2用以根據掃描訊號S2選擇性地導通。
電晶體T3的第一端耦接節點N1。電晶體T3的控制端用以接收掃描訊號S1。電晶體T3的第二端耦接節點N2。電晶體T3用以根據掃描訊號S1選擇性地導通。
電晶體T4的第一端耦接節點N1。電晶體T4的控制端用以接收發光控制訊號EM2。電晶體T4的第二端用以接收系統高電壓OVDD。電晶體T4用以根據發光控制訊號EM2選擇性地導通。
電晶體T5的第一端耦接節點N4。電晶體T5的控制端用以接收發光控制訊號EM1。電晶體T5的第二端耦接節點N3。電晶體T5用以根據發光控制訊號EM1選擇性地導通。
電晶體T6的第一端耦接節點N4。電晶體T6的控制端用以接收掃描訊號S2。電晶體T6的第二端用以接收參考電壓Vref。電晶體T6也用以根據掃描訊號S2選擇性地導通。換言之,電晶體T2及電晶體T6同時導通及關斷。
電容C1的第一端耦接節點N2。電容C1的第二端耦接節點N4。發光元件LU的陽極端耦接節點N4。發光元件LU的陰極端耦接系統低電壓OVSS。
在本實施例中,電晶體T1、T2、T3、T4、T5、T6皆為N型薄膜電晶體,但本案並不以此為限。在其他部分實施例中,本領域具有通常知識者亦可以P型薄膜電晶體據以實現。另外,在部分實施例中,發光元件LU可為發光二極體或微發光二極體等等。
為便於說明起見,畫素電路200當中各個元件的具體操作將於以下段落中搭配圖式進行說明。
在部分實施例中,在正常模式下,顯示裝置的每一幀皆進行畫面更新。而在省電模式下,顯示裝置的部分幀數(active frame)進行畫面更新,其他部分幀數(skip frame)則未進行畫面更新。當進行畫面更新時,畫素電路200的訊號如第8圖中期間Fa所示,而當未進行畫面更新時,畫素電路200的訊號如第10圖中期間Fs所示。
舉例來說,在正常模式下,畫面更新頻率可約為60赫茲,即每秒包含60次期間Fa的訊號。而在省電模式下,畫面更新頻率可約為1赫茲,即每秒包含1次期間Fa的訊號以及59次期間Fs的訊號。換言之,在省電模式下,以60幀為一次循環,循環中的第1幀會進行畫面更新(訊號如期間Fa所示),第2~60幀不進行畫面更新(訊號如期間Fs所示)。值得注意的是,上述畫面更新頻率的數值僅為方便說明之例子,並非用以限制本案。本領域具有通常知識者可依據實際需求進行調整。
關於進行畫面更新時畫素電路200的進一步詳細說明,請參考一併第8圖及第9A圖~第9C圖。第8圖繪示畫素電路200在進行畫面更新時的訊號波形示意圖。第9A圖~第9C圖分別繪示在進行畫面更新中期間P1~P3內畫素電路200中各電晶體T1~T6之狀態示意圖。如第8圖所示,期間Fa包含期間P1、期間P2和期間P3。具體而言,期間P1為重置階段,期間P2為寫入及補償階段,期間P3為發光階段。此外,期間Ta為重置發光元件LU的陽極端的階段。期間Ta等於期間P1至期間P2。
在進行畫面更新的重置階段(即期間P1),如第8圖所示,發光控制訊號EM1由導通電壓準位轉為關斷電壓準位,發光控制訊號EM2維持導通電壓準位,掃描訊號S1及掃描訊號S2由關斷電壓準位轉為導通電壓準位。舉例來說,對於N型電晶體而言,導通電壓準位為高電壓準位(如第8圖所示的高準位),關斷電壓準位為低電壓準位(如第8圖所示的低準位)。
如第9A圖所示,在重置階段(即期間P1),電晶體T5根據低準位的發光控制訊號EM1關斷,電晶體T4根據高準位的發光控制訊號EM2導通,電晶體T2及T6根據高準位的掃描訊號S2導通,而電晶體T3根據高準位的掃描訊號S1導通。
因此,在重置階段(即期間P1),電晶體T3及T4導通以提供系統高電壓OVDD至節點N2。電晶體T6導通以提供參考電壓Vref至節點N4。發光元件LU的陽極端經由電晶體T6導通以重置至參考電壓Vref。
此外,為了避免系統高電壓OVDD與資料訊號Vdata之間發生短路,雖然在重置階段(即期間P1)電晶體T2導通,但連接電晶體T2的多工電路(圖中未示,請一併參考第1圖中的多工電路950)中的電晶體(圖中未示)將關斷。詳細來說,多工控制訊號(圖中未示)將位於關斷電壓準位,使得多工電路中的電晶體不會導通,因此畫素電路200中的電晶體T2便不會經由資料線接收到訊號。
接著,在進行畫面更新的寫入及補償階段(即期間P2),如第8圖所示,發光控制訊號EM2由導通電壓準位轉為關斷電壓準位(即低準位)。其他訊號維持不變,因此不再贅述。此外,多工控制訊號將位於導通電壓準位,使得多工電路中的電晶體導通以傳送資料訊號Vdata至電晶體T2。
如第9B圖所示,在寫入及補償階段(即期間P2),電晶體T4根據低準位的發光控制訊號EM2關斷,電晶體T5維持關斷,電晶體T2、T3及T6維持導通。
因此,電晶體T1的第二端(即,節點N3)的電壓準位為資料訊號Vdata。電晶體T1的控制端和第二端的電壓差為系統高電壓OVDD減去資料訊號Vdata。由於此電壓差大於電晶體T1的臨界電壓,因此電晶體T1將導通並持續放電,直到電晶體T1的第二端和控制端之間的電壓差縮小至電晶體T1的臨界電壓。
也就是說,在期間P2,電晶體T1的控制端(即,節點N2)被補償至補償電壓準位,此補償電壓準位即為資料訊號Vdata加上電晶體T1的臨界電壓。由於此時節點N4的電壓準位維持在參考電壓Vref,因此,電容C1的跨壓(即,節點N2與節點N4之間的電壓差)為資料訊號Vdata加上電晶體T1的臨界電壓減去參考電壓Vref。
接著,在進行畫面更新的發光階段(即期間P3),如第8圖所示,發光控制訊號EM1及EM2由關斷電壓準位轉為導通電壓準位(即高準位),掃描訊號S1及S2由導通電壓準位轉為關斷電壓準位(即低準位)。
如第9C圖所示,在發光階段(即期間P3),電晶體T2、T3及T6根據低準位的掃描訊號S2及S1關斷,而電晶體T4及T5根據高準位的發光控制訊號EM2及EM1導通,以提供系統高電壓OVDD至電晶體T1的第一端(即,節點N1)。因此,電晶體T1輸出驅動電流Id如下式(2)所示。
式(2)
其中Vth為電晶體T1的臨界電壓。k為導電參數(Conduction Parameter)。
如此一來,藉由期間P2所產生的補償電壓進行補償,便能使畫素電路200進行顯示時,驅動電流Id的大小將不受電晶體T1的元件特性(如臨界電壓不同)而影響,可提供相對穩定的驅動電流Id。
關於未進行畫面更新時畫素電路200的進一步詳細說明,請一併參考第10圖及第11A圖~第11C圖。第10圖繪示畫素電路200在未進行畫面更新時的訊號波形示意圖。第9A圖~第9C圖分別繪示在未進行畫面更新中期間P4~P6內畫素電路200中各電晶體T1~T6之狀態示意圖。如第10圖所示,期間Fs包含期間P4、期間P5和期間P6。具體而言,在期間Fs中不進行寫入及補償。在期間P4至期間P5(即期間Ts)為重置發光元件LU的陽極端的階段,而期間P6為發光階段。
在期間Ts中,如第10圖所示,發光控制訊號EM1由導通電壓準位轉為關斷電壓準位(即低準位),掃描訊號S1維持在關斷電壓準位(即低準位),掃描訊號S2由關斷電壓準位轉為導通電壓準位(即高準位)。
如第11A圖及第11B圖所示,在期間Ts中,電晶體T3根據低準位的掃描訊號S1關斷,電晶體T5根據低準位的發光控制訊號EM1關斷,而電晶體T2及T6根據高準位的掃描訊號S2導通。其中,在期間P4,多工控制訊號將位於關斷電壓準位,使得多工電路中的電晶體不會導通,因此畫素電路200中的電晶體T2便不會經由資料線接收到訊號。在期間P5,多工控制訊號將位於導通電壓準位,使得多工電路中的電晶體導通以傳送資料訊號Vdata至電晶體T2。
在期間Ts中,由於電晶體T6導通,參考電壓Vref再次被提供至節點N4。此時,藉由電容C1耦合,節點N2的電壓準位再次回復至補償電壓(即資料訊號Vdata加上電晶體T1的臨界電壓)。
於部分實施例中,在期間P5,由於電晶體T2導通,資料訊號Vdata被提供至節點N3。此時,若參考電壓Vref受系統影響而降低,藉由電晶體T1的控制端與第二端之間的寄生電容(圖中未示)耦合,節點N2的電壓準位也可再次回復至補償電壓(即資料訊號Vdata加上電晶體T1的臨界電壓)。
因此,如第11B圖所示,在期間P5,電晶體T1的第二端(即,節點N3)的電壓準位為資料訊號Vdata,節點N2的電壓準位維持在補償電壓(即資料訊號Vdata加上電晶體T1的臨界電壓)。而發光元件LU的陽極端被重置至參考電壓Vref,以確保發光元件LU沒有殘存的電荷影響發光亮度。
換言之,不論是否進行畫面更新,在每一幀(即期間Fa及期間Fs)中,畫素電路200的發光元件LU的陽極端皆經由導通的電晶體T6以重置至參考電壓Vref。此外,在每一幀中,畫素電路200的發光元件LU的陽極端被重置至參考電壓Vref的時間長度皆相同(即,期間Ta與期間Ts的長度相同)。
如此一來,不論在進行畫面更新的幀數中,或是在未進行畫面更新的幀數中,畫素電路200都使用相同的電壓準位(即,參考電壓Vref)且經由相同的洩流路徑(如第9A圖及第11A圖中的電晶體T6所示),並以相同的時間長度(即期間Ta及期間Ts)來進行發光元件LU的陽極端的電壓準位的重置。因此,在每一幀中,畫素電路200的暗態能保持一致。
在未進行畫面更新的發光階段,第10圖中期間P6的訊號相似於第8圖中期間P3的訊號,因此不再贅述。而在第11C圖中畫素電路100的電晶體T1~T6之狀態相似於第9C圖中畫素電路100的電晶體T1~T6之狀態,電晶體T2、T3及T6關斷,電晶體T4及T5導通以提供系統高電壓OVDD至電晶體T1的第一端(即,節點N1),使得電晶體T1輸出驅動電流Id。
如此一來,藉由本案提出的畫素電路200的設計,電晶體T1的控制端(即,節點N2)的電壓準位較不容易受到影響,在未進行畫面更新的期間Fs中仍可保持與在期間Fa的期間P2中相近的電壓準位。因此,在期間Fs中的期間P6和期間Fa中的期間P3的發光亮度能較為接近,避免產生閃爍的現象。
綜上所述,藉由畫素電路200的設計,在未進行畫面更新的幀數(如期間Fs)與進行畫面更新的幀數(如期間Fa)中,經由相同電壓準位(如參考電壓Vref)及相同時間長度(如期間Ta及期間Ts),對畫素電路200的發光元件LU的陽極端進行重置,使得畫素電路200的暗態能保持一致。且藉由畫素電路200的設計,在未進行畫面更新的幀數(如期間Fs)中,藉由同時提供資料訊號Vdata(藉由電晶體T1的寄生電容耦合)與參考電壓Vref(藉由電容C1耦合),使得電晶體T1的控制端(即節點N2)的電壓準位穩定保持在相近於前一次進行畫面訊號更新的電壓準位(即補償電壓準位)。如此一來,便能在降低畫面更新率時,穩定發光亮度,避免產生閃爍的現象。
雖然本揭示內容已以實施方式揭露如上,然其並非用以限定本揭示內容,所屬技術領域具有通常知識者在不脫離本揭示內容之精神和範圍內,當可作各種更動與潤飾,因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
900:顯示裝置
910:控制器
920:源極驅動器
930:閘極驅動器
940:顯示面板
950:多工電路
Tr,Tg,Tb:電晶體
CSr,CSg,CSb:多工控制訊號
DLr,DLg,DLb:資料線
GL:掃描線
100,200:畫素電路
T1,T2,T3,T4,T5,T6:電晶體
C1:電容
LU:發光元件
N1,N2,N3,N4:節點
OVDD:系統高電壓
OVSS:系統低電壓
S1,S2:掃描訊號
EM1,EM2:發光控制訊號
Vdata:資料訊號
Vref:參考電壓
Id:驅動電流
Fa,Fs,P1,P2,P3,P4,P5,P6,Ta,Ts:期間
第1圖係根據本揭示內容之部分實施例繪示一種顯示裝置的示意圖。
第2圖係根據本揭示內容之部分實施例繪示一種畫素電路的示意圖。
第3圖係根據本揭示內容之部分實施例繪示一種畫素電路在進行畫面更新時的訊號波形示意圖。
第4A圖係根據本揭示內容之部分實施例繪示在進行畫面更新中第一期間內畫素電路中各電晶體之狀態示意圖。
第4B圖係根據本揭示內容之部分實施例繪示在進行畫面更新中第二期間內畫素電路中各電晶體之狀態示意圖。
第4C圖係根據本揭示內容之部分實施例繪示在進行畫面更新中第三期間內畫素電路中各電晶體之狀態示意圖。
第5圖係根據本揭示內容之部分實施例繪示一種畫素電路在未進行畫面更新時的訊號波形示意圖。
第6A圖係根據本揭示內容之部分實施例繪示在未進行畫面更新中第一期間內畫素電路中各電晶體之狀態示意圖。
第6B圖係根據本揭示內容之部分實施例繪示在未進行畫面更新中第二期間內畫素電路中各電晶體之狀態示意圖。
第6C圖係根據本揭示內容之部分實施例繪示在未進行畫面更新中第三期間內畫素電路中各電晶體之狀態示意圖。
第7圖係根據本揭示內容之部分實施例繪示另一種畫素電路的示意圖。
第8圖係根據本揭示內容之部分實施例繪示另一種畫素電路在進行畫面更新時的訊號波形示意圖。
第9A圖係根據本揭示內容之部分實施例繪示在進行畫面更新中第一期間內畫素電路中各電晶體之狀態示意圖。
第9B圖係根據本揭示內容之部分實施例繪示在進行畫面更新中第二期間內畫素電路中各電晶體之狀態示意圖。
第9C圖係根據本揭示內容之部分實施例繪示在進行畫面更新中第三期間內畫素電路中各電晶體之狀態示意圖。
第10圖係根據本揭示內容之部分實施例繪示另一種畫素電路在未進行畫面更新時的訊號波形示意圖。
第11A圖係根據本揭示內容之部分實施例繪示在未進行畫面更新中第一期間內畫素電路中各電晶體之狀態示意圖。
第11B圖係根據本揭示內容之部分實施例繪示在未進行畫面更新中第二期間內畫素電路中各電晶體之狀態示意圖。
第11C圖係根據本揭示內容之部分實施例繪示在未進行畫面更新中第三期間內畫素電路中各電晶體之狀態示意圖。
100:畫素電路
T1,T2,T3,T4,T5,T6:電晶體
C1:電容
LU:發光元件
N1,N2,N3,N4:節點
OVDD:系統高電壓
OVSS:系統低電壓
S1,S2:掃描訊號
EM1,EM2:發光控制訊號
Vdata:資料訊號
Vref:參考電壓
Claims (16)
- 一種畫素電路,包含:一第一電晶體,該第一電晶體之一第一端耦接一第一節點,該第一電晶體之一控制端耦接一第二節點,該第一電晶體之一第二端耦接一第三節點;一第二電晶體,該第二電晶體之一第一端接收一資料訊號,該第二電晶體之一第二端耦接該第三節點;一第三電晶體,該第三電晶體之一第一端耦接該第一節點,該第三電晶體之一第二端耦接該第二節點;一第四電晶體,該第四電晶體之一第一端接收一系統高電壓,該第四電晶體之一第二端耦接該第一節點;一第五電晶體,該第五電晶體之一第一端耦接該第三節點,該第五電晶體之一第二端耦接一發光元件;一第六電晶體,該第六電晶體之一第一端耦接該第五電晶體之該第二端,該第六電晶體之一第二端接收一參考電壓;以及一電容,該電容耦接於該第二節點和該第六電晶體之該第一端之間,其中該第二電晶體和該第三電晶體同時導通及關斷,其中該第六電晶體用以根據一第一掃描訊號選擇性導通,該第二電晶體和該第三電晶體用以根據一第二掃描訊號選擇性導通,該第五電晶體用以根據一第一發光控制訊號選擇性導通,該第四電晶體用以根據一第二發光控制訊號選擇性導通, 在一第一幀中該第一掃描訊號及該第二掃描訊號的電壓準位相同,在一第二幀中該第二掃描訊號維持在一關斷電壓準位。
- 如請求項1所述之畫素電路,其中在每一幀中,該發光元件之一陽極端經由導通的該第六電晶體以重置至該參考電壓。
- 如請求項1所述之畫素電路,其中在每一幀中,使該發光元件之一陽極端接收該參考電壓的一時間長度皆相同。
- 如請求項1所述之畫素電路,其中在一第一幀的一第一期間,該第三電晶體及該第四電晶體導通使得該第二節點的電壓準位為該系統高電壓,該第六電晶體導通及該第五電晶體關斷使得該發光元件之一陽極端重置至該參考電壓。
- 如請求項1所述之畫素電路,其中在一第一幀的一第二期間,該第四電晶體關斷,該第一電晶體、該第二電晶體及該第三電晶體導通,使得該第二節點的電壓準位為一補償電壓,該補償電壓為該資料訊號的電壓準位加上該第一電晶體的一臨界電壓。
- 如請求項1所述之畫素電路,其中在一第一幀的一第三期間,該第二電晶體、該第三電晶體及該第六電晶體關斷,該第一電晶體、該第四電晶體及該第五電晶體導通,使得該發光元件進行發光。
- 如請求項1所述之畫素電路,其中在一第二幀的一第一期間及一第二期間,該第二電晶體、該第三電晶體及該第五電晶體維持關斷,該第六電晶體導通,使得該發光元件之一陽極端重置至該參考電壓,該第二節點的電壓準位維持在一補償電壓,該補償電壓為該資料訊號的電壓準位加上該第一電晶體的一臨界電壓。
- 如請求項1所述之畫素電路,其中在一第二幀的一第三期間,該第二電晶體、該第三電晶體及該第六電晶體關斷,該第一電晶體、該第四電晶體及該第五電晶體導通,使得該發光元件進行發光。
- 一種畫素電路,包含:一第一電晶體,該第一電晶體之一第一端耦接一第一節點,該第一電晶體之一控制端耦接一第二節點,該第一電晶體之一第二端耦接一第三節點;一第二電晶體,該第二電晶體之一第一端耦接該第三節點,該第二電晶體之一第二端接收一資料訊號;一第三電晶體,該第三電晶體之一第一端耦接該第一節 點,該第三電晶體之一第二端耦接該第二節點;一第四電晶體,該第四電晶體之一第一端耦接該第一節點,該第四電晶體之一第二端接收一系統高電壓;一第五電晶體,該第五電晶體之一第一端耦接一發光元件,該第五電晶體之一第二端耦接該第三節點;一第六電晶體,該第六電晶體之一第一端耦接該第五電晶體之該第一端,該第六電晶體之一第二端接收一參考電壓;以及一電容,該電容耦接於該第二節點和該第六電晶體之該第一端之間,其中該第二電晶體和該第六電晶體同時導通及關斷,其中該第三電晶體用以根據一第一掃描訊號選擇性導通,該第二電晶體和該第六電晶體用以根據一第二掃描訊號選擇性導通,該第五電晶體用以根據一第一發光控制訊號選擇性導通,該第四電晶體用以根據一第二發光控制訊號選擇性導通,在一第一幀的一第一期間、一第二期間與第三期間中該第一掃描訊號及該第二掃描訊號的電壓準位相同,在一第二幀中該第一掃描訊號維持在一關斷電壓準位。
- 如請求項9所述之畫素電路,其中在每一幀中,該發光元件之一陽極端經由導通的該第六電晶體以重置至該參考電壓。
- 如請求項9所述之畫素電路,其中在每一幀中,使該發光元件之一陽極端接收該參考電壓的一時間長度皆相同。
- 如請求項9所述之畫素電路,其中在一第一幀的一第一期間,該第三電晶體及該第四電晶體導通使得該第二節點的電壓準位為該系統高電壓,該第六電晶體導通及該第五電晶體關斷使得該發光元件之一陽極端重置至該參考電壓。
- 如請求項9所述之畫素電路,其中在一第一幀的一第二期間,該第四電晶體關斷,該第一電晶體、該第二電晶體及該第三電晶體導通,使得該第二節點的電壓準位為一補償電壓,該補償電壓為該資料訊號的電壓準位加上該第一電晶體的一臨界電壓。
- 如請求項9所述之畫素電路,其中在一第一幀的一第三期間,該第二電晶體、該第三電晶體及該第六電晶體關斷,該第一電晶體、該第四電晶體及該第五電晶體導通,使得該發光元件進行發光。
- 如請求項9所述之畫素電路,其中在一第二幀的一第一期間及一第二期間,該第三電晶體及該第五電晶體維持關斷,該第二電晶體及該第六電晶體導通,使得 該發光元件之一陽極端重置至該參考電壓,該第二節點的電壓準位維持在一補償電壓,該補償電壓為該資料訊號的電壓準位加上該第一電晶體的一臨界電壓。
- 如請求項9所述之畫素電路,其中在一第二幀的一第三期間,該第二電晶體、該第三電晶體及該第六電晶體關斷,該第一電晶體、該第四電晶體及該第五電晶體導通,使得該發光元件進行發光。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011346607.7A CN112530341B (zh) | 2020-06-04 | 2020-11-26 | 像素电路 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW109118830 | 2020-06-04 | ||
TW109118830 | 2020-06-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI743920B true TWI743920B (zh) | 2021-10-21 |
TW202147293A TW202147293A (zh) | 2021-12-16 |
Family
ID=80782668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW109126214A TWI743920B (zh) | 2020-06-04 | 2020-08-03 | 畫素電路 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI743920B (zh) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201327526A (zh) * | 2011-12-28 | 2013-07-01 | Chimei Innolux Corp | 畫素電路、顯示裝置及驅動方法 |
CN103187024A (zh) * | 2011-12-28 | 2013-07-03 | 群康科技(深圳)有限公司 | 像素电路、显示装置及驱动方法 |
CN104867442A (zh) * | 2014-02-20 | 2015-08-26 | 北京大学深圳研究生院 | 一种像素电路及显示装置 |
TW201543441A (zh) * | 2014-05-05 | 2015-11-16 | Au Optronics Corp | 畫素補償電路 |
US20190019455A1 (en) * | 2017-07-11 | 2019-01-17 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Pixel driving circuit and driving method |
CN110268465A (zh) * | 2019-01-14 | 2019-09-20 | 京东方科技集团股份有限公司 | 像素电路、显示面板及像素电路的驱动方法 |
-
2020
- 2020-08-03 TW TW109126214A patent/TWI743920B/zh active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201327526A (zh) * | 2011-12-28 | 2013-07-01 | Chimei Innolux Corp | 畫素電路、顯示裝置及驅動方法 |
CN103187024A (zh) * | 2011-12-28 | 2013-07-03 | 群康科技(深圳)有限公司 | 像素电路、显示装置及驱动方法 |
CN104867442A (zh) * | 2014-02-20 | 2015-08-26 | 北京大学深圳研究生院 | 一种像素电路及显示装置 |
TW201543441A (zh) * | 2014-05-05 | 2015-11-16 | Au Optronics Corp | 畫素補償電路 |
US20190019455A1 (en) * | 2017-07-11 | 2019-01-17 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Pixel driving circuit and driving method |
CN110268465A (zh) * | 2019-01-14 | 2019-09-20 | 京东方科技集团股份有限公司 | 像素电路、显示面板及像素电路的驱动方法 |
Also Published As
Publication number | Publication date |
---|---|
TW202147293A (zh) | 2021-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN113192460B (zh) | 一种显示面板和显示装置 | |
US10504444B2 (en) | Pixel circuit | |
US11227548B2 (en) | Pixel circuit and display device | |
CN107464526B (zh) | 一种像素补偿电路、其驱动方法及显示装置 | |
CN114758619A (zh) | 一种像素电路及其驱动方法、显示面板及显示装置 | |
CN109509433A (zh) | 像素电路、显示装置和像素驱动方法 | |
WO2020052287A1 (zh) | 像素电路及其驱动方法、显示装置 | |
CN114005400A (zh) | 像素电路和显示面板 | |
CN111243498B (zh) | 像素电路及其驱动方法、显示装置 | |
TWI720655B (zh) | 畫素電路及其驅動方法 | |
CN113571009A (zh) | 发光器件驱动电路、背光模组以及显示面板 | |
CN110223639B (zh) | 像素电路、像素驱动方法、显示基板和显示装置 | |
CN114582287B (zh) | 显示面板及显示装置 | |
CN114078430A (zh) | 像素电路及显示面板 | |
CN114038413A (zh) | 像素驱动方法及显示面板 | |
CN112530341B (zh) | 像素电路 | |
TW202027056A (zh) | 畫素電路及其驅動方法 | |
CN114333700A (zh) | 像素电路以及显示面板 | |
CN113241036B (zh) | 像素驱动电路、像素驱动方法及显示装置 | |
CN112908253B (zh) | 显示面板及其驱动控制方法、显示装置 | |
CN112365842A (zh) | 像素电路及其驱动方法和显示装置 | |
CN113870794B (zh) | 像素电路及其驱动方法 | |
TWI743920B (zh) | 畫素電路 | |
CN114120874B (zh) | 发光器件驱动电路、背光模组以及显示面板 | |
CN114708828A (zh) | 像素电路及显示面板 |