KR20020032113A - 엘시디 소스 드라이버 - Google Patents

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Abstract

본 발명은 엘시디 소스 드라이버에 관한 것으로, 내부 클럭 발생기를 두어 실제로 픽셀을 구동하는 동안에만 클럭을 발생시키고, 픽셀을 구동하는 동안에도 하나의 픽셀을 구동하기 위한 신호만을 발생시키도록 함으로써 커다란 전력 소비 억제 효과를 얻을 수 있도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명에 따른 엘시디 소스 드라이버는 내부 클럭 발생기와 쉬프트 레지스터, 데이터 레지스터, 샘플링 레지스터, 홀드 레지스터, 레벨 쉬프터, 디지털-아날로그 변환기, 출력 버퍼를 포함하여 이루어진다. 내부 클럭 발생기는 칩 인에이블 신호와 외부 클럭 신호, 제 N 픽셀 출력 신호가 입력되고, 칩 인에이블 신호의 활성화 시점과 제 N 픽셀 출력 신호의 비활성화 시점 사이에만 내부 클럭 신호를 발생시킨다. 쉬프트 레지스터는 칩 인에이블 신호와 내부 클럭 신호에 의해 동작하여 제 N 픽셀 출력 신호와 다수개의 순차적인 데이터 클럭 신호를 발생시킨다. 데이터 레지스터는 내부 클럭 신호에 동기되어 입력되는 디지털 비디오 신호를 저장한다. 샘플링 레지스터는 데이터 레지스터에 저장되어 있는 디지털 비디오 신호가 데이터 클럭 신호에 동기되어 순차적으로 입력되면 이를 샘플링 한다. 홀드 레지스터는 샘플링 레지스터에서 샘플링한 값을 저장한다. 레벨 쉬프터는 홀드 레지스터에서 출력되는 디지털 비디오 신호를 고전압 신호로 변환한다. 디지털-아날로그 변환기는 레벨 쉬프터에서 출력되는 디지털 비디오 신호를 아날로그 비디오 신호로 변환한다. 출력 버퍼는 아날로그 비디오 신호를 엘시디 패널의 각 픽셀에 전달한다.

Description

엘시디 소스 드라이버{LCD source driver}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 액정 디스플레이(LCD, Liquid Crystal Display)의 소스 쪽을 구동하기 위한 엘시디 소스 드라이버(LCD Source Driver)에 관한 것이다.
액정표시장치에 비디오신호를 공급할 때는 하나의 화소(Pixel)에 동일한 극성의 비디오신호를 계속 공급하지 않고 교번 반전시켜서 공급한다. 동일한 극성의 비디오신호가 하나의 화소에 지속적으로 공급되면 해당 화소의 액정이 비디오신호의 극성에 따라 일정한 방향성을 갖게되는데, 이로 인하여 액정의 수명이 단축되기 때문이다.
엘시디 소스 드라이버는 디지털 비디오 신호를 음극 디지털 비디오신호와 양극 디지털 비디오신호로 변환한 다음, 각각을 아날로그 비디오 신호로 변환하여 각각의 화소에 공급한다. 음극 디지털 비디오신호는 공통전압(VCOM)보다 낮은 전압 레벨을 갖고, 양극 디지털 비디오 신호는 공통전압(VCOM)보다 높은 전압 레벨을 갖는다. 일반적으로 공통전압(VCOM)은 5V, 양극비디오신호는 5∼10V, 음극비디오신호는 0∼5V로설정한다.
엘시디 소스 드라이버를 이용하여 엘시디 패널을 구동하는 방법에는 라인 반전 방법과 컬럼 반전 방법, 도트 반전 방법 등이 있다. 라인 반전 방법은 매트릭스 구조의 엘시디 패널을 열(row) 단위로 교번 반전시키는 것으로, 엘시디 패널의 홀수번 열과 짝수번 열에 공급되는 비디오신호의 극성을 교번 반전시킨다. 컬럼 반전 방법은 엘시디 패널을 컬럼(column) 단위로 반전시키는 것으로, 액정표시장치의 홀수번 컬럼과 짝수번 컬럼에 공급되는 비디오신호의 극성을 교번 반전시킨다.
그러나 이와 같은 라인 반전 방법과 컬럼 반전 방법은 이웃한 두 개의 열 또는 행이 교번 반전되면서 플리커(flicker)가 발생한다. 이 문제를 해결하기 위하여 라인 반전 방법과 컬럼 반전 방법을 혼합한 형태의 도트 반전 방법이 사용된다. 도트 반전 방법은 엘시디 패널의 이웃한 셀에 공급되는 디지털 비디오 신호의 극성을 모두 엇갈리게 하여 플리커의 정도를 크게 낮춘다. 엘시디 패널의 응용 분야가 출력 이미지의 품질이 크게 중요시되는 텔레비전 수상기와 컴퓨터용 모니터 등으로 확대되는 추세이기 때문에 고품질 이미지의 구현을 위하여 도트 반전 방법이 주로 사용된다.
도 1은 종래의 엘시디 소스 드라이버를 나타낸 도면이다.
도 1에 나타낸 바와 같이, 종래의 엘시디 소스 드라이버는 쉬프트 레지스터(104)와 데이터 레지스터(108), 샘플링 레지스터(106), 홀드 레지스터(110), 레벨 쉬프터(112), 디지털-아날로그 변환기(114), 출력 버퍼(116)로 구성된다.
쉬프트 레지스터(104)는 칩 인에이블 신호(CEIO)와 외부 클럭 신호(EXT_CLK)에 의해 동작하여 데이터 클럭 신호를 발생시킨다. 쉬프트 레지스터(104)에서 출력되는 데이터 클럭 신호는 샘플링 레지스터(106)로 출력되는데, 모든 데이터 클럭 신호가 동시에 출력되지 않고 순차적으로 출력된다. 이와 같이 순차적으로 출력되는 각각의 데이터 클럭 신호는 데이터 레지스터(108)에 저장되어 있는 디지털 비디오 데이터(RGB)가 샘플링 레지스터(106)로 입력되는 타이밍을 제어한다. 하나의 데이터 클럭 신호(dataclk)가 출력될 때마다 하나의 픽셀을 구동하기 위한 디지털 비디오 신호 블록이 데이터 레지스터(108)에서 샘플링 레지스터(106)로 입력된다.
데이터 레지스터(108)에는 디지털 비디오 신호(RGB)가 입력되어 저장된다.
샘플링 레지스터(106)에는 데이터 레지스터(108)에 저장되어 있는 디지털 비디오 신호(RGB)가 순차적으로 입력되는데, 이때 쉬프트 레지스터(104)에서 출력되는 데이터 클럭 신호가 이용된다.
홀드 레지스터(110)는, 로드 신호(LOAD)가 활성화될 때, 샘플링 레지스터(106)에 저장되어 있는 디지털 비디오 신호(RGB)의 아날로그 전압 형태로 바꾸어 출력한다. 그러나 여전히 디지털 비디오 신호로서의 논리 값을 갖는다.
레벨 쉬프터(112)는 홀드 레지스터(110)에서 출력되는 디지털 비디오 신호의 레벨을 상승시켜서 고전압 신호로 변환하여 출력한다.
디지털-아날로그 변환기(114)는 디지털 비디오 신호(RGB)를 아날로그 비디오 신호로 변환하여 출력한다.
디지털-아날로그 변환기(114)에서 출력되는 아날로그 비디오 신호는 엘시디 패널의 단위 픽셀을 구동한다.
이와 같은 일련의 과정을 각각의 픽셀에 대해 순차적으로 정확히 수행하기 위해서는 엘시디 소스 드라이버를 구성하는 상술한 각각의 구성요소의 동작을 클럭 신호에 정확히 동기시킬 필요가 있다. 따라서 클럭 신호가 차지하는 비중이 매우 크다고 할 수 있다.
그러나 종래의 엘시디 소스 드라이버는 외부 클럭 신호(EXT_CLK)에 의해 동작하도록 이루어지는데, 실제로 픽셀을 구동하지 않는 동안에도 외부 클럭 신호(EXT_CLK)가 계속 입력된다. 이 때문에 이와 관련된 구성 요소들이 실제로 픽셀을 구동할 필요가 없음에도 불구하고 계속 예비동작을 취하게 되어 이로 인한 전력 소비가 매우 크다.
본 발명에 따른 엘시디 소스 드라이버는 내부 클럭 발생기를 두어 실제로 픽셀을 구동하는 동안에만 클럭을 발생시키고, 픽셀을 구동하는 동안에도 하나의 픽셀을 구동하기 위한 신호만을 발생시키도록 함으로써 커다란 전력 소비 억제 효과를 얻을 수 있도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명에 따른 엘시디 소스 드라이버는 내부 클럭 발생기와 쉬프트 레지스터, 데이터 레지스터, 샘플링 레지스터, 홀드 레지스터, 레벨 쉬프터, 디지털-아날로그 변환기, 출력 버퍼를 포함하여 이루어진다.
내부 클럭 발생기는 칩 인에이블 신호와 외부 클럭 신호, 제 N 픽셀 출력 신호가 입력되고, 칩 인에이블 신호의 활성화 시점과 제 N 픽셀 출력 신호의 비활성화 시점 사이에만 내부 클럭 신호를 발생시킨다. 쉬프트 레지스터는 칩 인에이블 신호와내부 클럭 신호에 의해 동작하여 제 N 픽셀 출력 신호와 다수개의 순차적인 데이터 클럭 신호를 발생시킨다. 데이터 레지스터는 내부 클럭 신호에 동기되어 입력되는 디지털 비디오 신호를 저장한다. 샘플링 레지스터는 데이터 레지스터에 저장되어 있는 디지털 비디오 신호가 데이터 클럭 신호에 동기되어 순차적으로 입력되면 이를 샘플링 한다. 홀드 레지스터는 샘플링 레지스터에서 샘플링한 값을 저장한다. 레벨 쉬프터는 홀드 레지스터에서 출력되는 디지털 비디오 신호를 고전압 신호로 변환한다. 디지털-아날로그 변환기는 레벨 쉬프터에서 출력되는 디지털 비디오 신호를 아날로그 비디오 신호로 변환한다. 출력 버퍼는 아날로그 비디오 신호를 엘시디 패널의 각 픽셀에 전달한다.
도 1은 종래의 엘시디 소스 드라이버를 나타낸 도면.
도 2는 본 발명에 따른 엘시디 소스 드라이버를 나타낸 도면.
도 3은 본 발명에 따른 엘시디 소스 드라이버의 내부 클럭 발생기의 구성을 나타낸 논리 회로도.
도 4는 본 발명에 다른 엘시디 소스 드라이버의 내부 클럭 발생기의 동작 특성을 나타낸 타이밍 다이어그램.
도 5는 본 발명에 따른 엘시디 소스 드라이버의 쉬프트 레지스터의 구성을 나타낸 논리 회로도.
도 6은 본 발명에 따른 엘시디 소스 드라이버의 쉬프트 레지스터의 동작 특성을 나타낸 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
104, 204 : 쉬프트 레지스터106, 206 : 샘플링 레지스터
108, 208 : 데이터 레지스터110, 210 : 홀드 레지스터
112, 212 : 레벨 쉬프터114, 214 : 디지털-아날로그 변환기
116, 216 : 출력 버퍼202 : 내부 클럭 발생기
CEIO : 칩 인에이블 신호EXT_CLK : 외부 클럭 신호
I_CLK : 내부 클럭 신호Pixelout : 픽셀 출력 신호
dataclk : 데이터 클럭 신호Pixel_live : 픽셀 활성화 신호
Live_clk : 활성화 클럭 신호Chip_live : 칩 활성화 신호
본 발명에 따른 엘시디 소스 드라이버를 도 2 내지 도 6을 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 엘시디 소스 드라이버를 나타낸 도면이다.
도 2에 나타낸 바와 같이, 본 발명에 따른 엘시디 소스 드라이버는 내부 클럭 발생기(202)와 쉬프트 레지스터(204), 데이터 레지스터(208), 샘플링 레지스터(206), 홀드 레지스터(210), 레벨 쉬프터(212), 디지털-아날로그 변환기(214), 출력 버퍼(216)로 구성된다.
내부 클럭 발생기(202)는 칩 인에이블 신호(CEIO)와 외부 클럭 신호(EXT_CLK), N번째 픽셀 출력 신호(PixelNout)를 입력받아 동작하여 내부 클럭 신호(I_CLK)를 발생시킨다. 여기서 N번째 픽셀 출력 신호(PixelNout)는 쉬프트 레지스터(204)에서 출력되는 신호이다.
쉬프트 레지스터(204)는 칩 인에이블 신호(CEIO)와 내부 클럭 신호(I_CLK)에 의해 동작하여 데이터 클럭 신호를 발생시킨다. 쉬프트 레지스터(104)에서 출력되는 데이터 클럭 신호는 샘플링 레지스터(106)로 출력되는데, 모든 데이터 클럭 신호가 동시에 출력되지 않고 순차적으로 출력된다. 이와 같이 순차적으로 출력되는 각각의 데이터 클럭 신호는 데이터 레지스터(108)에 저장되어 있는 디지털 비디오 데이터(RGB)가 샘플링 레지스터(106)로 입력되는 타이밍을 제어한다. 하나의 데이터 클럭 신호(dataclk)가 출력될 때마다 하나의 픽셀을 구동하기 위한 디지털 비디오 신호 블록이 데이터 레지스터(108)에서 샘플링 레지스터(106)로 입력된다. 또 쉬프트 레지스터(204)에서는 위에 설명한 내부 클럭 발생기(202)의 입력 신호 가운데 하나인 픽셀 출력 신호(PixelNout)를 발생시킨다.
데이터 레지스터(208)에는 디지털 비디오 신호(RGB)가 입력되어 저장되는데, 디지털 비디오 신호(RGB)는 내부 클럭 신호(I_CLK)에 동기되어 입력된다.
샘플링 레지스터(206)에는 데이터 레지스터(208)에 저장되어 있는 디지털 비디오 신호(RGB)가 픽셀 단위로 순차적으로 입력되는데, 이때 쉬프트 레지스터(204)에서 출력되는 데이터 클럭 신호(dataclk)가 이용된다.
홀드 레지스터(210)는, 로드 신호(LOAD)가 활성화될 때, 샘플링 레지스터(206)에 저장되어 있는 디지털 비디오 신호(RGB)의 아날로그 전압 형태로 바꾸어 출력한다. 그러나 여전히 디지털 비디오 신호로서의 논리 값을 갖는다.
레벨 쉬프터(212)는 홀드 레지스터(210)에서 출력되는 디지털 비디오 신호의 레벨을 상승시켜서 고전압 신호로 변환하여 출력한다.
디지털-아날로그 변환기(214)는 디지털 비디오 신호(RGB)를 아날로그 비디오 신호로 변환하여 출력한다.
디지털-아날로그 변환기(214)에서 출력되는 아날로그 비디오 신호는 출력 버퍼(216)를 통해 엘시디 패널(LCD panel)의 각 픽셀에 전달된다.
본 발명에 따른 엘시디 소스 드라이버의 내부 클럭 신호(I_CLK)의 구성과 동작을 도 3과 도 4를 참조하여 설명하면 다음과 같다. 도 3은 본 발명에 따른 엘시디 소스 드라이버의 내부 클럭 발생기의 구성을 나타낸 논리 회로도이고, 도 4는 본 발명에 다른 엘시디 소스 드라이버의 내부 클럭 발생기의 동작 특성을 나타낸 타이밍 다이어그램이다.
먼저, 도 3에 나타낸 바와 같이, 본 발명에 따른 엘시디 소스 드라이버의 내부 클럭 발생기(202)는 칩 인에이블 신호(CEIO)와 마지막 번째의 픽셀 출력 신호(PixelNout), 외부 클럭 신호(EXT_CLK)를 입력받아 동작하여 내부 클럭 신호(I_CLK)를 발생시키도록 이루어진다.
디 플립플롭(304)은 클럭 신호의 상승 모서리(rising edge)에서 동작하며, 데이터 입력단(D)이 전원전압(VDD)에 연결되어 있어 항상 하이 레벨(논리 1)의 데이터 신호가 입력된다. 클럭 입력단에는 칩 인에이블 신호(CEIO)가 입력되는데, 이 칩 인에이블 신호(CEIO)의 상승 모서리마다 하이 레벨(논리1)의 출력 데이터 신호(Q301)를 출력한다.
디 플립플롭(306)은 클럭 신호의 하강 모서리(falling edge)에서 동작하며, 데이터 입력단(D)이 전원전압(VDD)에 연결되어 있어 항상 하이 레벨(논리 1)의 데이터 신호가 입력된다. 클럭 입력단에는 마지막 번째의 픽셀 출력 신호(PixelNout)가 입력되는데, 이 픽셀 출력 신호(PixelNout)의 하강 모서리마다 하이 레벨(논리1)의 출력 데이터 신호(Q302)를 출력한다. 디 플립플롭(306)은 또 하이 레벨 리셋 단자(R)를 갖는데, 칩 인에이블 신호(CEIO)가 하이 레벨일 때 리셋 된다.
앤드 게이트(310)에는 디 플립플롭(304)의 출력 데이터 신호(Q301)와 디 플립플롭(306)의 출력 데이터 신호(Q302)가 입력되는데, 디 플립플롭(306)의 출력 데이터 신호(Q302)는 인버터(308)에 의해 반전되어 입력된다. 앤드 게이트(310)의 출력 신호는 칩 활성화 신호(Chip_live)이다.
앤드 게이트(312)에는 칩 활성화 신호(Chip_live)와 외부 클럭 신호(EXT_CLK)가 입력된다. 이 앤드 게이트(312)의 출력 신호는 내부 클럭 신호(I_CLK)이다.
디 플립플롭(304)은 칩 인에이블 신호(CEIO)의 상승 모서리에서 하이 레벨의 출력 데이터 신호(Q301)를 발생시키므로, 앤드 게이트(310)의 입력 가운데 하나는 하이 레벨, 즉 논리 1이 된다. 이때 또 다른 디 플립플롭(306)은 칩 인에이블 신호(CEIO)에 의해 리셋 되어 로우 레벨, 즉 논리 0의 출력 데이터 신호(Q302)를 발생시킨다. 이 논리 0의 출력 데이터 신호(Q302)는 인버터(308)에 의해 논리 1로 반전되어 앤드 게이트(310)에 입력된다. 따라서 앤드 게이트(310)의 두 입력은 모두 논리 1이 되어 칩 활성화 신호(Chip_live)는 논리 1이 된다.
칩 활성화 신호(Chip_live)가 논리 1의 상태를 유지하는 동안에는 앤드 게이트(312)에서 출력되는 내부 클럭 신호(I_CLK)의 논리 값은 외부 클럭 신호(EXT_CLK)에 의해 결정된다. 즉, 칩 인에이블 신호(Chip_live)가 논리 1인 동안에는 내부 클럭 신호(I_CLK)와 외부 클럭 신호(EXT_CLK)는 동일하다.
이 내부 클럭 신호(I_CLK)에 따라 쉬프트 레지스터(204) 내부의 픽셀 출력 신호(Pixelout)가 순차적으로 발생하여 마지막 번째의 픽셀 출력 신호(PixelNout)의 하강 모서리에 도달하면 두 번째 디 플립플롭(306)에서 논리 1의 출력 데이터 신호(Q302)가 출력되어 앤드 게이트(310)에서 출력되는 칩 활성화 신호(Chip_live)를 논리 0으로 만든다. 이 때문에 앤드 게이트(312)에서 출력되는 내부 클럭 신호(I_CLK) 역시 논리 0으로 고정된다.
이상 설명한 바와 같이, 내부 클럭 신호(I_CLK)는 칩 인에이블 신호(CEIO)가 활성화된 시점부터 마지막 번째 픽셀 출력 신호(PixelNout)의 하강 모서리 시점까지는 외부 클럭 신호(EXT_CLK)와 동일한 주파수와 위상을 갖게되며, 마지막 번째 픽셀 출력 신호(PixelNout)의 하강 모서리 이후부터 다음 칩 인에이블 신호(CEIO) 발생 시점까지는 논리 0의 값으로 고정된다.
본 발명에 따른 엘시디 소스 드라이버의 쉬프트 레지스터의 구성과 동작을 도 5와 도 6을 참조하여 설명하면 다음과 같다. 도 5는 본 발명에 따른 엘시디 소스 드라이버의 쉬프트 레지스터의 구성을 나타낸 논리 회로도이고, 도 6은 본 발명에 따른 엘시디 소스 드라이버의 쉬프트 레지스터의 동작 특성을 나타낸 타이밍 다이어그램이다.
도 5에 나타낸 바와 같이, 본 발명에 따른 엘시디 소스 드라이버의 쉬프트 레지스터는 모두 N개의 데이터 클럭 발생기(502)로 구성된다. 모든 데이터 클럭 발생기(502)는 서로 직렬 연결되며, 각 데이터 클럭 발생기(502)에서 하나씩의 데이터 클럭 신호(dataclk)가 만들어진다. 데이터 클럭 발생기(502)는 앞단의 데이터 클럭 발생기에서 만들어진 픽셀 출력 신호(Pixelout)를 받아 동작하도록 구성된다.
첫 번째 데이터 클럭 발생기(502a)의 구성을 살펴보면 다음과 같다.
칩 인에이블 신호(CEIO)가 3입력 오어 게이트(504a)에 입력되고, 오어 게이트(504a)에서 출력되는 픽셀 활성화 신호(Pixel1_live)는 내부 클럭 신호(I_CLK)와 함께 앤드 게이트(506a)에 입력된다. 앤드 게이트(506a)에서 출력되는 활성화 클럭 신호(Live_clk1)는 디 플립플롭(508a)의 클럭 신호로 입력된다. 디 플립플롭(508a)은 활성화 클럭 신호(Live_clk1)의 하강 모서리에서 출력을 발생시킨다. 디 플립플롭(508a)의 데이터 입력단(D)에는 칩 인에이블 신호(CEIO)가 입력된다. 디 플립플롭(508a)의 출력 데이터 신호(Q)는 오어 게이트(504a)와 디 플립플롭(510a)의 데이터 입력단(D)에 입력된다. 디 플립플롭(510a)의 클럭 입력단에는 활성화 클럭 신호(Live_clk1)가 입력된다. 디 플립플롭(510a)은 활성화 클럭 신호(Live_clk1)의 상승 모서리에서 출력을 발생시킨다. 디 플립플롭(510a)의 출력 데이터 신호(Q)는 픽셀 출력 신호(Pixel1out)인데, 다음 단 데이터 클럭 발생기(502b)의 오어 게이트(504b)와 디 플립플롭(508b)에 입력된다. 또 두 개의 디 플립플롭(508a)(510a)에서 출력되는 각각의 출력 데이터 신호(Q)는 앤드 게이트(512a)에 입력되며, 이 앤드 게이트(512a)에서는 첫 번째 데이터 클럭 신호(dataclk1)가 출력된다
이와 같이 구성되는 쉬프트 레지스터(204)의 데이터 클럭 발생기(502)의 동작을 도 5와 도 6을 참조하여 살펴보면 다음과 같다. 칩 인에이블 신호(CEIO)가 논리 1(하이 레벨)이 되면 오어 게이트(504a)에서 출력되는 픽셀 활성화 신호(Pixel1_live)도 함께 논리 1이 된다. 따라서 앤드 게이트(506a)에서 출력되는 활성화 클럭 신호(Live_clk1)는 내부 클럭 신호(I_CLK)와 같아진다. 활성화 클럭 신호(Live_clk1)의 하강 모서리에서는 첫 번째 디 플립플롭(508a)에서 논리 1의 출력 데이터 신호(Q1)가 출력되어 오어 게이트(504a)와 두 번째 디 플립플롭(510a)에 입력된다. 이어서 활성화 클럭 신호(Live_clk1)의 상승 모서리에서는 두 번째 디 플립플롭(510a)에서 논리 1의 출력 데이터 신호, 즉 픽셀 출력 신호(Pixel1out)가 출력된다. 첫 번째 디 플립플롭(508a)의 출력 데이터 신호(Q1)와 두 번째 디 플립플롭(510a)의 픽셀 출력 신호(Pixel1out)는 앤드 게이트(512a)에 입력되고, 이 앤드 게이트(512a)에서 데이터 클럭 신호(dataclk1)가 출력된다.
도 6에서, 칩 인에이블 신호(CEIO)가 활성화되면 내부 클럭 신호(I_CLK)가 발생한다. 내부 클럭 신호(I_CLK)의 첫 번째 하강 모서리에서는 도 5의 디 플립플롭(508a)에서 출력 데이터 신호(Q1)가 출력되고, 다음 상승 모서리에서는 두 번째 디 플립플롭(510a)에서 픽셀 출력 신호(Pixel1out)가 출력된다. 픽셀 활성화 신호(Pixel1_live)는 칩 인에이블 신호(CEIO)가 활성화되는 시점부터 픽셀 출력 신호(Pixelout)의 하강 모서리까지의 펄스 폭을 갖는데, 데이터 클럭 발생기(502a)는 이 시간 동안에만 동작하고, 이후에는 동작하지 않는다.
두 번째 데이터 클럭 발생기(502b)의 구성과 동작은 위에 설명한 첫 번째 데이터 클럭 발생기(502a)와 동일하다. 다만, 칩 인에이블 신호(CEIO) 대신 앞단에서 출력되는 픽셀 출력 신호(Pixel1out)에 의해 동작하여 두 번째 데이터 클럭신호(dataclk2)와 픽셀 출력 신호(Pixel2out)를 발생시킨다.
결과적으로, 첫 번째 데이터 클럭 발생기(502a)의 출력인 픽셀 출력 신호(Pixel1out)와 데이터 클럭 신호(dataclk1)가 발생함과 동시에 두 번째 데이터 클럭 발생기(502b)가 동작하여 픽셀 출력 신호(Pixel2out)와 데이터 클럭 신호(dataclk2)를 발생시키고, 이와 동시에 세 번째 데이터 클럭 발생기(502c)가 동작하여 픽셀 출력 신호(Pixel3out)와 데이터 클럭 신호(dataclk3)를 발생시킨다. 이와 같은 일련의 동작이 나머지 데이터 클럭 발생기에서도 순차적으로 이루어진다.
마지막 데이터 클럭 발생기(502N)의 동작이 완료되어 마지막 데이터 클럭 신호(dataclkN)와 픽셀 출력 신호(PixelNout)가 발생하면, 도 3의 설명에서 언급한 바와 같이, 픽셀 출력 신호(PixelNout)의 하강 모서리에서 내부 클럭 발생기(202)가 초기화되고, 다음 칩 인에이블 신호(CEIO)가 활성화될 때까지 내부 클럭 신호(I_CLK)는 발생하지 않는다.
본 발명에 따른 엘시디 소스 드라이버는 내부 클럭 발생기를 두어 실제로 픽셀을 구동하는 동안에만 클럭을 발생시키고, 픽셀을 구동하는 동안에도 하나의 픽셀을 구동하기 위한 신호만을 발생시키도록 함으로써 커다란 전력 소비 억제 효과를 얻을 수 있도록 하는데 그 목적이 있다.

Claims (6)

  1. 칩 인에이블 신호와 외부 클럭 신호, 제 N 픽셀 출력 신호가 입력되고, 상기 칩 인에이블 신호의 활성화 시점과 상기 제 N 픽셀 출력 신호의 비활성화 시점 사이에만 내부 클럭 신호를 발생시키는 내부 클럭 발생기와;
    상기 칩 인에이블 신호와 상기 내부 클럭 신호에 의해 동작하여 상기 제 N 픽셀 출력 신호와 다수개의 순차적인 데이터 클럭 신호를 발생시키는 쉬프트 레지스터와;
    상기 내부 클럭 신호에 동기되어 입력되는 디지털 비디오 신호가 저장되는 데이터 레지스터와;
    상기 데이터 레지스터에 저장되어 있는 상기 디지털 비디오 신호가 상기 데이터 클럭 신호에 동기되어 순차적으로 입력되면 이를 샘플링 하는 샘플링 레지스터와;
    상기 샘플링 레지스터에서 샘플링한 값을 저장하는 홀드 레지스터와;
    상기 홀드 레지스터에서 출력되는 디지털 비디오 신호를 고전압 신호로 변환하는 레벨 쉬프터와;
    상기 레벨 쉬프터에서 출력되는 디지털 비디오 신호를 아날로그 비디오 신호로 변환하는 디지털-아날로그 변환기와;
    상기 아날로그 비디오 신호를 엘시디 패널의 각 픽셀에 전달하는 출력 버퍼를 포함하여 이루어지는 것이 특징인 엘시디 소스 드라이버.
  2. 청구항 1에 있어서, 상기 내부 클럭 발생기는,
    항상 논리 1의 데이터 신호가 입력되고, 상기 칩 인에이블 신호가 클럭 신호로 입력되며, 상기 칩 인에이블 신호의 상승 모서리에서 데이터 신호의 입출력이 이루어지는 제 1 디 플립플롭과;
    항상 논리 1의 데이터 신호가 입력되고, 상기 제 N 픽셀 출력 신호가 클럭 신호로서 입력되며, 상기 제 N 픽셀 출력 신호의 하강 모서리에서 데이터 신호의 입출력이 이루어지며, 상기 칩 인에이블 신호가 하이 레벨일 때 리셋 되는 제 2 디 플립플롭과;
    상기 제 1 디 플립플롭의 출력 데이터 신호와 상기 제 2 디 플립플롭의 출력 데이터 신호의 반전된 신호를 논리곱 연산하여 칩 활성화 신호를 발생시키는 제 1 논리 게이트와;
    상기 제 1 논리 게이트의 칩 활성화 신호와 상기 외부 클럭 신호를 입력받아 논리곱 연산하여 상기 내부 클럭 신호를 발생시키는 제 2 논리 게이트를 포함하여 이루어지는 것이 특징인 엘시디 소스 드라이버.
  3. 청구항 1에 있어서 상기 쉬프트 레지스터는,
    적어도 하나 이상의 기억소자를 포함하는 순차회로로서, 상기 칩 인에이블 신호와 상기 내부 클럭 신호를 입력받아 동작하여 제 1 픽셀 출력 신호와 제 1 데이터 클럭 신호를 발생시키도록 이루어지는 제 1 데이터 클럭 발생기와;
    적어도 하나 이상의 기억소자를 포함하는 순차회로로서, 상기 제 1 픽셀 출력 신호와 상기 내부 클럭 신호를 입력받아 동작하여 제 2 픽셀 출력 신호와 제 2 데이터클럭 신호를 발생시키도록 이루어지는 적어도 하나 이상의 제 2 데이터 클럭 발생기와;
    적어도 하나 이상의 기억소자를 포함하는 순차회로로서, 앞단에 연결되는 제 N-1 데이터 클럭 발생기에서 출력되는 제 N-1 픽셀 출력 신호와 상기 내부 클럭 신호를 입력받아 동작하여 상기 제 N 픽셀 출력 신호와 제 N 데이터 클럭 신호를 발생시키도록 이루어지는 제 N 데이터 클럭 발생기를 포함하여 이루어지는 것이 특징인 엘시디 소스 드라이버.
  4. 청구항 3에 있어서, 상기 제 1 데이터 클럭 발생기는,
    상기 칩 인에이블 신호를 포함하는 적어도 두 개 이상의 입력을 갖고, 제 1 픽셀 활성화 신호를 출력하는 제 1 오어 게이트와;
    상기 제 1 픽셀 활성화 신호와 상기 내부 클럭 신호를 입력받아 제 1 활성화 클럭 신호를 출력하는 제 3 앤드 게이트와;
    상기 칩 인에이블 신호가 데이터 신호로 입력되고, 상기 제 1 활성화 클럭 신호가 클럭 신호로 입력되어 상기 제 1 활성화 클럭 신호의 하강 모서리에서 동작하여 제 1 출력 데이터 신호를 발생시키며, 상기 제 1 출력 데이터 신호가 상기 제 1 오어 게이트에 입력되도록 이루어지는 제 3 디 플립플롭과;
    상기 제 1 출력 데이터 신호가 데이터 신호로 입력되고, 상기 제 1 활성화 클럭 신호가 클럭 신호로 입력되어 상기 제 1 픽셀 출력 신호를 발생시키고, 상기 제 1 픽셀 출력 신호가 상기 제 1 오어 게이트에 입력되도록 이루어지는 제 4 디 플립플롭과;
    상기 제 1 출력 데이터 신호와 상기 제 1 픽셀 출력 신호를 입력받아 상기 제 1 데이터 클럭 신호를 발생시키는 제 4 앤드 게이트를 포함하는 엘시디 소스 드라이버.
  5. 청구항 3에 있어서, 상기 제 2 데이터 클럭 발생기는,
    상기 제 1 픽셀 출력 신호를 입력받아 제 2 픽셀 활성화 신호를 발생시키는 제 2 오어 게이트와;
    상기 제 2 픽셀 활성화 신호와 상기 내부 클럭 신호를 입력받아 제 2 활성화 클럭 신호를 발생시키는 제 5 앤드 게이트와;
    상기 칩 인에이블 신호가 데이터 신호로 입력되고, 상기 제 2 활성화 클럭 신호가 클럭 신호로 입력되어 상기 제 2 활성화 클럭 신호의 하강 모서리에서 동작하여 제 2 출력 데이터 신호를 발생시키며, 상기 제 2 출력 데이터 신호가 상기 제 2 오어 게이트에 입력되도록 이루어지는 제 5 디 플립플롭과;
    상기 제 2 출력 데이터 신호가 데이터 신호로 입력되고, 상기 제 2 활성화 클럭 신호가 클럭 신호로 입력되어 상기 제 2 픽셀 출력 신호를 발생시키고, 상기 제 2 픽셀 출력 신호가 상기 제 2 오어 게이트에 입력되도록 이루어지는 제 6 디 플립플롭과;
    상기 제 2 출력 데이터 신호와 상기 제 2 픽셀 출력 신호를 입력받아 상기 제 2 데이터 클럭 신호를 발생시키는 제 6 앤드 게이트를 포함하는 엘시디 소스 드라이버.
  6. 청구항 3에 있어서, 상기 제 N 데이터 클럭 발생기는,
    앞단에 연결되는 제 N-1 데이터 클럭 발생기에서 출력되는 제 N-1 픽셀 출력 신호를 입력받아 제 N 픽셀 활성화 신호를 발생시키는 제 3 오어 게이트와;
    상기 제 N 픽셀 활성화 신호와 상기 내부 클럭 신호를 입력받아 제 N 활성화 클럭 신호를 발생시키는 제 7 앤드 게이트와;
    상기 칩 인에이블 신호가 데이터 신호로 입력되고, 상기 제 N 활성화 클럭 신호가 클럭 신호로 입력되어 상기 제 N 활성화 클럭 신호의 하강 모서리에서 동작하여 제 N 출력 데이터 신호를 발생시키며, 상기 제 N 출력 데이터 신호가 상기 제 3 오어 게이트에 입력되도록 이루어지는 제 7 디 플립플롭과;
    상기 제 N 출력 데이터 신호가 데이터 신호로 입력되고, 상기 제 N 활성화 클럭 신호가 클럭 신호로 입력되어 상기 제 N 픽셀 출력 신호를 발생시키고, 상기 제 N 픽셀 출력 신호가 상기 제 3 오어 게이트에 입력되도록 이루어지는 제 8 디 플립플롭과;
    상기 제 N 출력 데이터 신호와 상기 제 N 픽셀 출력 신호를 입력받아 상기 제 N 데이터 클럭 신호를 발생시키는 제 8 앤드 게이트를 포함하는 엘시디 소스 드라이버.
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