JP2001265715A

JP2001265715A - ２つの非同期クロック・ドメイン境界にわたる処理量を維持するためのパイプライン処理の同期装置

Info

Publication number: JP2001265715A
Application number: JP2001034039A
Authority: JP
Inventors: Iain Robertson; ロバートソンイーアン
Original assignee: Texas Instruments France SAS; Texas Instruments Inc
Current assignee: Texas Instruments France SAS; Texas Instruments Inc
Priority date: 2000-02-09
Filing date: 2001-02-09
Publication date: 2001-09-28
Also published as: DE60036777D1; EP1124179A1; DE60036777T2; ATE376211T1; EP1124179B1; US6493818B2; US20010042219A1

Abstract

(57)【要約】【課題】クロック速度の異なるデバイス間で同期をと
ってデータ転送を可能にする同期装置を提供する。【解決手段】２つのクロックの間でデータのパイプラ
イン処理を行う。複数の各同期装置ステージはデータ・
レジスタ６０1−６０５と同期回路６１１−６１５を含
む。同期回路は第１のクロックの書き込み要求信号と第
２のクロック信号とを同期させる。書込みポインタ６２
５により、１つの同期装置ステージは第１のクロックの
書き込み要求信号を受けてデータを書き込み、書込みポ
インタを増分して次の同期装置ステージを表示する。読
取りポインタ６３５により、出力が第２のクロック信号
と同期すると表示された読取りステージは対応するデー
タ・レジスタからデータを取り出し、読取りポインタを
増分して次の同期装置ステージを表示する。複数の第１
のドメイン書き込み要求信号は、対応する同期装置ステ
ージの中で第２のクロック信号と、同時に種々の同期状
態にある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明の技術分野はディジタ
ル・デバイス機能ブロックについてであり、一般にマイ
クロプロセッサ設計の領域に用いられ、より特定する
と、ディジタル・シグナル・プロセッサ・デバイスの領
域に用いられる。

【０００２】

【従来の技術】本発明は、英国特許出願番号第９９０９
１９．６号、「ハブおよびポート構造を持つ転送コント
ローラ」、１９９９年４月１６日出願、に用いられる。
ハブとポートを持つ転送コントローラは、複雑なディジ
タル・システムにおけるデータ転送方法を大幅に改善し
たものである。この転送コントローラにより、かかるシ
ステムの周辺でのポート・インターフェースを均一に実
現することができる。かかるポートの一部は遅くてデー
タ処理量が比較的小さく、また一部は比較的速くて中央
プロセッサ・ユニットの処理量と速度を有する。デバイ
スのかかる２つの部分は２つの異なるクロック信号で駆
動されることが多い。第1のクロック信号はコアまたは
主プロセッサ・クロックと呼ばれる高い周波数を持つ。
第２のクロック信号では周辺デバイス・クロックと呼ば
れる。

【０００３】

【発明が解決しようとする課題】高速のコア・デバイス
が比較的低速の周辺デバイスとインターフェースするた
めには、外部ポート・インターフェースで同期をとる必
要がある。要求や、データや、任意のマルチビット量を
同期させるための従来の一般的な方法では、情報をレジ
スタに書き込んだ後で１つの信号を他のドメインに同期
させてデータが有効且つ安定であることを示し、これに
よりデータを他のクロック・ドメインに読み取ることが
できる。データの全てのビットを個別に同期させると、
データが信頼できなくなることがあるので望ましくな
い。同期装置がデータをサンプリングする時点でデータ
を同期装置に与えた場合、あるデータはこのサイクルで
サンプリングされ、あるデータは１サイクル後にサンプ
リングされることがある。任意の一般的なクロック周波
数関係を用いることが可能なときは、双方向に同期させ
ることも必要である。

【０００４】

【課題を解決するための手段】本発明は、第１のクロッ
ク・ドメインと、前記第１のクロック・ドメインに同期
する第２のクロック・ドメインとの間の同期をとるため
のデータ同期装置である。本発明は、デバイスの別の部
分で２つのクロックを用いる任意のディジタル・デバイ
スに一般に適用することができる。特に相対高速部と相
対低速部との間にデータを転送するのに有用である。通
常は、高速部はプロセッサ・コアであり、相対低速部は
入出力（Ｉ／Ｏ）デバイスである。

【０００５】本発明は、非同期クロック信号を持つ２つ
のクロック・ドメインの間でデータのパイプライン処理
を行うことを可能にする。本発明は浅い循環先入れ先出
し（ＦＩＦＯ）メモリ要素を用い、全ての語はパイプラ
イン処理された同期制御信号の管理の下に所定のステー
ジの間で授受される。本発明は複数の同期装置ステージ
を含む。各同期装置ステージはデータ・レジスタと同期
回路を含む。同期回路は第１のドメインの書込み要求信
号を受け、この第１のドメインの書込み要求信号に応じ
且つ第２のクロック信号と同期する第２のドメインの読
取り可能信号を出す。書込みポインタは、同期装置ステ
ージの中の１つを書込みステージとする表示を記憶す
る。この書込みポインタの表示により、第１のドメイン
の書込み要求信号を受けると、表示された書込み同期装
置ステージは第１のドメインのデータを対応するデータ
・レジスタに書き込む。次に書込みポインタを増分し
て、循環シーケンスの中の次の同期装置ステージを表示
する。

【０００６】読取りポインタは同期装置ステージの中の
1つを読取りステージとする表示を記憶する。読取りポ
インタの表示により、第２のクロック信号と同期する対
応する第２のドメイン読取り可能信号が出力されると、
表示された読取りステージは対応するデータ・レジスタ
から第２のドメインのデータを呼び出す。次に読取りポ
インタを増分して、循環シーケンスの中の次の同期装置
ステージを表示する。マルチプレクサは、読取りポイン
タが示すデータ・レジスタからの出力データを選択す
る。このように、複数の第１のドメインの書き込み要求
信号は、同期装置ステージの中の対応するステージで第
２のクロック信号と同期する種々の状態に同時になる。

【０００７】

【発明の実施の形態】本発明は、転送コントローラ・ハ
ブとその外部ポートとの間で、ハブからポートに送られ
る要求／書込みデータ信号と、ポートからハブに送られ
るデータ読取り信号を授受することを可能にする方法を
提供する。どちらの場合も、ハブ・クロックとポート・
クロックとの間の周波数関係を完全に任意にする方法が
不可欠である。通常の動作では、これらの２つのクロッ
クの間の周波数関係には少なくとも多少の制限があるの
が普通である。しかし本発明を用いると、アプリケーシ
ョンで必要であれば任意の大きさだけポートを遅らせる
ことができる。また、ハブは非常に低周波で動作するが
一方で通常の速度で動作するポートに接続する、という
回路内エミュレーションが可能になる。

【０００８】ハブおよびポート構造を持つ転送コントロ
ーラの開発に共通する設計思想を適用して、本発明はハ
ブの帯域幅が決して浪費されないようにすることを目指
す。このために重要なのは、要求待ち行列をポートから
出すときは非常に遅いが、ポートに入れるときは可能な
最大ハブ速度で行うことができることである。このよう
にプロセスの初めには要求の初期バーストを生成し、そ
の後で通常ポートが要求を処理する速度で要求を生成す
る。これにより、他の優先度の低い要求のハブの帯域幅
を動作期間中のできるだけ早い時期に利用可能にするこ
とができる。重要な結果は、ハブはサイクル毎に１つの
速度で要求を生成し、これをポートに転送する同期装置
を用いることによりこれらの読取り／書込み命令を許容
できる速度で放送するという要求を十分満たすことがで
きる、ということである。

【０００９】図１は、ハブとポートを持つ転送コントロ
ーラの主な機能のブロック図を示す。ハブとポートを持
つ転送コントローラは基本的にデータ転送コントローラ
であって、要求待ち行列マネージャ１００をそのフロン
トエンド部に備えて転送要求パケットの形のデータを受
け、優先度を決め、送出する。要求待ち行列マネージャ
１００はハブ・ユニット１１０内でチャンネル・レジス
タ１２０に接続する。チャンネル・レジスタ１２０はデ
ータ転送要求パケットを受けて、まずデータの優先度を
決め、それぞれが優先度レベルを表すＮチャンネルの中
の１つにパケットを割り当てる。これらのチャンネル・
レジスタは、原始（読取り）動作と宛先（書込み）動作
のためのアドレス計算ユニットとして、原始制御パイプ
ライン１３０と宛先制御パイプライン１４０とにインタ
ーフェースする。

【００１０】これらのパイプラインからの出力はＭ個の
ポートに放送される。かかる６個のポート１５０から１
５５を図１に示す。これらは、主プロセッサ・クロック
周波数か、またはそれより低い外部デバイス・クロック
周波数でクロックされる。１つのポート（例えばポート
１５３の宛先書込みアドレスを有するポート１５０）か
ら読み取られたデータは、経路選択ユニット１６０を通
してハブ宛先制御パイプライン１４０に返される。

【００１１】各ポートは２つのセクションに分割され
る。アプリケーション専用の設計はアプリケーション・
ユニットすなわちＡＵと呼ばれる。これはホスト・ポー
ト・インターフェース（ＨＰＩ）または外部メモリー・
インターフェース（ＥＭＩＦ）である。アプリケーショ
ン・ユニットとハブとの間は、ハブ・インターフェース
・ユニットすなわちＨＩＵと呼ばれるモジュールであ
る。

【００１２】ハブ・インターフェース・ユニットは複数
の機能を行う。ハブ・インターフェース・ユニットはデ
ータの読取りおよび書込みをある程度緩衝して書込み駆
動処理を支援する。ハブ・インターフェース・ユニット
は転送コントローラの原始制御パイプライン１３０と宛
先制御パイプライン１４０からの読取りおよび書込み命
令の優先度を決め、ポートからは両アクセス方式を統合
した単一インターフェースに見えるようにする。ハブ・
インターフェース・ユニットの最後の機能は、外部ポー
ト・インターフェース・クロック・ドメインとコア・プ
ロセッサ・クロック・ドメインとを切り離すことであ
る。

【００１３】図２は、同期装置２００を持つハブ・イン
ターフェース・ユニットの高レベルのブロック図を示
す。これは、ポインタ６２５および６３５と、ＦＩＦＯ
レジスタ・ステージ６０１から６０５と、アプリケーシ
ョン・ユニット２０８とのそのインターフェースを含
む。ハブ・インターフェース・ユニットの主な機能ブロ
ックは、ハブ・インターフェース・ユニット制御論理２
０７と、ハブ・インターフェース・ユニット読取り待ち
行列２０５と、ハブ・インターフェース・ユニット書き
込み要求待ち行列２０６と、ハブ・インターフェース・
ユニット読取り応答待ち行列２０３を含む。原始制御パ
イプライン入力６４９と宛先制御パイプライン入力６５
９は、ハブ・ユニット１１０からハブ・インターフェー
ス・ユニットの読取り待ち行列２０５と書き込み要求待
ち行列２０６にそれぞれ送られる。ハブ・インターフェ
ース・ユニット制御論理２０７は、命令やアドレスや書
込みデータを含むこれらの語を処理する。ハブ・インタ
ーフェース・ユニットは、同期装置２２０に送られる例
えば書込み要求信号３２１などの命令信号を生成する。
またハブ・インターフェース・ユニットは、書込みデー
タ６６０と共にアプリケーション・ユニットに送られる
例えば非空(not-empty)信号３３２などの状態信号を生
成する。読取り動作では、アプリケーション・ユニット
はそのデータ６９０をハブ・インターフェース・ユニッ
トに送る。

【００１４】ハブ・インターフェース・ユニットのかか
る主な機能ブロックは、宛先制御パイプライン１４０か
ら来るデータ６５０を、ハブ・インターフェース・ユニ
ットＦＩＦＯレジスタ・ステージ６０１から６０５を通
して、書込みデータ６６０を経てアプリケーション・ユ
ニット２０８に送る。同様に、アプリケーション・ユニ
ット２０８から返る読取りデータ６９０を、ハブ・イン
ターフェース・ユニットＦＩＦＯレジスタ・ステージ６
０１から６０５を通して、読取りデータ６８０としてハ
ブ・インターフェース・ユニット読取り応答待ち行列２
０３に入れる。次にこれを読取りデータ６７９として経
路選択ユニットに送る。図６に示す論理の２つの場合
（後で説明する）は図２のＦＩＦＯレジスタ・ステージ
６０１から６０５に含まれるということに注意していた
だきたい。第１の場合は、ハブ・インターフェース・ユ
ニットからアプリケーション・ユニットに書込みデータ
６５０および書込みデータ６６０としてデータを送る。
第２の場合は、アプリケーション・ユニットからハブ・
インターフェース・ユニットに読取りデータ６９０およ
び読取りデータ６８０としてデータを返す。

【００１５】本発明の好ましい実施の態様では、ハブ・
インターフェース・ユニットはクロック・ドメインａ
（主プロセッサ・クロック）内で動作する。アプリケー
ション・ユニットはクロック・ドメインＢ（アプリケー
ション・ユニット・クロック）内で動作する。通常、ク
ロックａはクロックＢより周波数が高いが、必ずしもそ
うでないこともある。いずれにしても、かかる２つの機
能ユニットが２つの別のクロック・ドメイン内で正しく
動作するためには同期装置ブロック２０２が必要であ
る。この同期が本発明の主題である。

【００１６】同期遅れについて以下のことを考える。ク
ロック・ドメインａ内の信号はドメインＢ内の２個のフ
リップフロップを通すことによりクロック・ドメインＢ
と同期させることができる、ということに注意していた
だきたい。これについては後で図４を参照して更に説明
する。２つのドメインの間の位相関係に従って、ドメイ
ンａ信号をドメインＢ内で認識するには、１つのＢクロ
ック・サイクルより大きく２つのＢクロック・サイクル
より小さい端数のクロックだけかかる。更に、ドメイン
ａ信号はドメインａフリップフロップの出力でなければ
ならない。これが組合せ論理の出力の場合は、評価中の
信号の移行状態がドメインＢ内にサンプリングされて信
号の有効な状態と解釈される可能性がある。

【００１７】ドメインａ信号は、ドメインＢのクロック
・エッジで捕らえられるのに十分な時間有効でなければ
ならない。したがって信号がドメインの間を通るには一
般に３フリップフロップ、最悪の場合は１つのａクロッ
ク・サイクルと２つのＢクロック・サイクルを加算した
時間かかる。この必要な時間をＴとする。同期させるド
メインａ内の事象の時間間隔がＴよりある程度長い場合
は、簡単な入力可能および出力可能制御を持つ一般的な
ＦＩＦＯを用いればよい。

【００１８】Ｔに制限を設けない更に一般的な方法は、
本発明の循環ＦＩＦＯを用いる方法である。同期装置の
タスクの基本的な動作は次の通りである。ドメインａは
ドメインＢに転送可能なデータを有することを知らせ
る。ドメインＢはこのデータを受けたことをドメインａ
に回答する。これによりドメインａは別のデータを送る
ことができる。

【００１９】図３は、同期したクロックと制御を付随す
るＦＩＦＯステージに与え、かかる双方向同期装置の１
ステージの構成を示す。双方向同期装置の各ステージ
に、後で示すＦＩＦＯステージが付随する。図３の下側
の部分はドメインａを含む。ドメインａ書き込みクロッ
ク３２０により、付随するＦＩＦＯステージの入力にデ
ータを書込む。図３の上側はドメインＢを含む。ドメイ
ンＢ読取りクロック３３０により、付随するＦＩＦＯス
テージの出力からデータを読み取る。

【００２０】書き込み要求信号３２１が活動状態になる
と、同期装置データパスＦＩＦＯレジスタ・ステージ６
０１から６０５への書込みを要求する。フル信号３２２
が活動状態になった場合はこの書込み要求は拒否され
る。ＦＩＦＯは一杯で、直ちに書込み動作を行うことは
できない。同様に、読取り要求信号３３１が活動状態に
なると、同期装置データパスＦＩＦＯレジスタ・ステー
ジ６０１から６０５からの読取りを要求する。非空信号
３３２が活動状態になった場合にこの読取り要求は受け
付けられる。非空信号３３２は、別の有効な読取りデー
タがＦＩＦＯ内にあることを示す。

【００２１】図４は、図３の同期論理ブロック３０２お
よび３１２の詳細を示す。同期論理ブロック３０２で
は、ドメインＢ読取りクロック３３０が２個のフリップ
フロップ４０１および４０２に与えられる。フリップフ
ロップ４０１および４０２は前にこのＦＩＦＯステージ
でデータを入力したためにハイ状態にあると仮定する。
次のドメインＢ読取りクロック３３０に同期してフリッ
プフロップ４０１および４０２はクリアされる。

【００２２】図３に戻って、非同期エッジ検出器３０１
が新しい書込み入力信号を検出するとその出力はハイに
なる。したがって同期論理ブロック３０２の入力は再び
ハイになる。このため、フリップフロップ４０１および
４０２は更に２つのドメインＢ読取りクロック信号３３
０の後でハイになる。その結果、書込み入力信号がドメ
インａで起動すると、同期論理ブロック３０２は活動状
態になって、ドメインＢの読取り動作に同期する。

【００２３】図４は、ドメインａの同期論理ブロック３
１２の詳細を示す。同期論理ブロック３１２では、書込
みクロック３２０が２個のフリップフロップ４１１およ
び４１２に与えられる。フリップフロップ４１１および
４１２は前にこのＦＩＦＯステージでデータを読み取っ
たためにハイ状態にあると仮定する。次のドメインａク
ロック信号３２０に同期してフリップフロップ４１１お
よび４１２はクリアされる。

【００２４】図３に戻って、非同期エッジ検出器３１１
が新しい読取り入力信号を検出するとその出力はハイに
なる。したがって同期論理ブロック３１２の入力は再び
ハイになる。このため、フリップフロップ４１１および
４１２は更に２つのドメインａ書込みクロック信号３２
０の後でハイになる。その結果、読取り入力信号がドメ
インＢで起動すると、同期論理ブロック３１２は活動状
態になってドメインａの書込み動作に同期する。

【００２５】図５は、図３に示した非同期エッジ検出器
３０１および３１１の詳細を示す。図５のドメインＢの
非同期エッジ検出器３０１では、ドメインＢ読取りクロ
ック３３０が２個のフリップフロップ５０１および５０
２に与えられる。これらのフリップフロップへの同期ブ
ロック・クリア信号３５２は同期しており、アクティブ
・ハイである。次に入力信号３７１がハイで、且つ同期
ブロック・クリア信号３５２とフリップフロップ５０１
および５０２の各Ｄ入力５４４および５４５との間にイ
ンバータ５４２があると、フリップフロップ５０１およ
び５０２のＱ出力はドメインＢ読取りクロック３３０の
立上がりエッジで共にローになる。各フリップフロップ
５０１および５０２のアクティブ・ローのセット入力５
４６および５４８は非同期である。かかるセット入力５
４６および５４８がローになると、フリップフロップ５
０１および５０２の各Ｑ出力５５０および３５１はハイ
になる。

【００２６】非同期エッジ検出器３０１は次のシーケン
スを行う。同期論理ブロック３０２からの同期ブロック
・クリア信号３５２がハイになると、インバータ５４２
を介して入力５４４および５４５はローになる。ドメイ
ンＢ読取りクロック信号３３０の正のエッジが１つ来る
と、フリップフロップ５０１および５０２のＱ出力は共
にローになる。次に入力信号３７１が数ナノ秒程度の短
時間ローになると、フリップフロップ５０１は非同期で
直ちにハイにセットされる。入力信号３７１がハイ状態
に戻ると、フリップフロップ５０２は非同期でハイにセ
ットされる。フリップフロップ５０２がハイになるとい
うことは、入力信号３７１は今はハイであり前はローで
あったことを示す。このようにして非同期エッジ検出器
３０１は立上がりエッジを検出する。

【００２７】同様に、ドメインａの非同期エッジ検出器
３１１では、ドメインａ書込みクロック３２０が２個の
フリップフロップ５１１および５１２に与えられる。こ
れらのフリップフロップへの同期ブロック・クリア信号
３６２は同期しており、アクティブ・ハイである。次に
入力信号３８１がハイで、且つ同期ブロック・クリア信
号３６２とフリップフロップ５１１および５１２の各Ｄ
入力５４４および５４５との間にインバータ５４２があ
ると、フリップフロップ５１１および５１２のＱ出力は
ドメインａ書込みクロック３２０の立上がりエッジで共
にローになる。各フリップフロップ５１１および５１２
のアクティブ・ローのセット入力５４６および５４８は
非同期である。かかるセット入力５４６および５４８が
ローになると、フリップフロップ５１１および５１２の
各Ｑ出力５６０および３６１はハイになる。

【００２８】非同期エッジ検出器３１１は次のシーケン
スを行う。同期論理ブロック３１２からの同期ブロック
・クリア信号３６２がハイになると、インバータ５４２
を介して入力５４４および５４５はローになる。ドメイ
ンａ書込みクロック信号３２０の正のエッジが１つ来る
と、フリップフロップ５１１および５１２のＱ出力は共
にローになる。次に入力信号３８１が数ナノ秒程度の短
時間ローになると、フリップフロップ５１１は非同期で
直ちにハイにセットされる。入力信号３８１がハイ状態
に戻ると、フリップフロップ５１２は非同期でハイにセ
ットされる。フリップフロップ５１２がハイになるとい
うことは、入力信号３８１は今はハイであり前はローで
あったことを示す。このようにして非同期エッジ検出器
３１１は立上がりエッジを検出する。

【００２９】図６は、図２の同期装置／ポインタＦＩＦ
Ｏ２０２のＦＩＦＯレジスタステージ６０１から６０５
と、マルチステージ双方向同期装置６１１から６１５
と、書込みポインタ／デコーダ６２５と、読込みポイン
タ／デコーダ６３５を示す。ＦＩＦＯレジスタ・ステー
ジの番号は６０１、６０２、６０３、６０４、６０５で
ある。双方向同期装置ブロック６１１、６１２、６１
３、６１４、６１５は図３、４、５で説明した全ての論
理を含む。読取り要求信号３３１、非空信号３３２、書
込み要求信号３２１、フル信号３２２は制御情報を双方
向に伝え、これらの信号の状態と書込みおよび読取りポ
インタに従って、個別のＦＩＦＯステージでのデータの
書込みまたはＦＩＦＯからのデータの読取りを制御す
る。

【００３０】書込みはステージ６０１からステージ６０
５に昇順に進んだ後、６０１から再開する。このように
ＦＩＦＯ書込みポインタ／デコーダ６２５は循環ＦＩＦ
Ｏ動作を指示する。同様に、読取りはステージ６０１か
らステージ６０５に昇順に進んだ後、６０１から再開す
る。このようにＦＩＦＯ読取りポインタ／デコーダ６３
５も循環ＦＩＦＯ読取り動作を指示する。

【００３１】同期装置の動作により、書込みを行うのは
そのステージに活動状態の書込み可能信号６２４入力を
受けたレジスタ・ステージだけである。また活動状態の
ステージは空でなければならない。すなわち、前に入力
がなかったか、または対応するフル・ビット信号６２６
が示すようにそのステージの最後のエントリはすでに読
み取られている。書込みデータ６５０は全てのレジスタ
・ステージに並列に与えられるが、書込み可能信号６２
４により書き込むよう選択されるレジスタ・ステージは
１つだけである。同様に、同期装置の動作により、読取
りを行うのはそのステージに活動状態の読取り可能信号
６３４入力を受けたレジスタ・ステージだけである。活
動状態のレジスタ・ステージはすでにエントリを受けて
いる。読取りポインタに対応するマルチプレクサ選択信
号６３７により、マルチプレクサ６８５から出力する読
取りデータ６８０が選択される。

【００３２】図６に示す論理の２つの場合は図２の各Ｆ
ＩＦＯレジスタ・ステージ６０１から６０５の中に含ま
れるということに注意していただきたい。第１の場合で
は、書込みデータはハブ・インターフェース・ユニット
から書込みデータ６５０と書込みデータ６６０を介して
アプリケーション・ユニットに送られる。第２の場合で
は、読取りデータはアプリケーション・ユニットから読
取りデータ６９０と読取りデータ６８０を介してハブ・
インターフェース・ユニットに返される。

【００３３】図７は、同期装置の動作の原理を流れ図の
形で示す。ハブ・インターフェースからアプリケーショ
ン・ユニットへの書き込み動作は次の通りである。書込
み要求信号３２１は、ドメインａ書込みクロック信号３
２０のアクティブ・エッジで（ブロック７０１）活動状
態になる（ブロック７０２）。ドメインａ書込みクロッ
クと書込み要求信号を用いて、データをＦＩＦＯレジス
タ・ステージ６０１から６０５に書き込む（ブロック７
０３）。これは1サイクルの間有効である。書込みポイ
ンタ６２５を増分する（ブロック７０４）。これにより
セット／リセット・ラッチ３１３をセットして、レジス
ターが一杯であることをフル信号３２２を介して示す
（ブロック７０５）。

【００３４】フル信号３２２の立上がりエッジを非同期
エッジ検出器３０１が捕らえる(ブロック７０６）。非
同期エッジ検出器３０１の出力を同期論理ブロック３０
２に送る(ブロック７０７）。同期論理ブロック３０２
の出力がドメインＢ内のセット／リセット・ラッチ３０
３をセットして、レジスタが一杯であることを非空信号
を介して示す(ブロック７０８）。同期論理ブロック３
０２の出力は非同期エッジ検出器３０１と同期論理ブロ
ック３０２をリセットする(ブロック７０９）。これに
より同期装置の出力は１サイクルの間だけハイになる。

【００３５】図８は、逆方向の全く同じ過程を示す。図
８はアプリケーション・ユニットからハブ・インターフ
ェース・ユニットへの読取り動作を示す。読取り要求信
号３３１はドメインＢ読取りクロック信号３３０のアク
ティブ・エッジで（ブロック８０１）活動状態になる
（ブロック８０２）。ドメインＢ読取りクロック３３０
と読取り要求信号を用いて、データをＦＩＦＯレジスタ
・ステージ６０１から６０５に読み取る（ブロック８０
３）。これは1サイクルの間有効である。読取りポイン
タ６３５を増分する（ブロック８０４）。これによりセ
ット／リセット・ラッチ３０３をリセットして、レジス
タが一杯であることを非空信号３３２を介して示す（ブ
ロック８０５）。

【００３６】インバータ３３４から与えられた非空信号
３３２の立下がりエッジを非同期エッジ検出器３１１が
捕らえる(ブロック８０６）。非同期エッジ検出器３１
１の出力を同期論理ブロック３１２に送る(ブロック８
０７）。同期論理ブロック３１２の出力はドメインａ内
のセット／リセット・ラッチ３１３をクリアして、レジ
スタが一杯でないことをフル信号３２２により示す(ブ
ロック８０８）。同期論理ブロック３２２の出力は非同
期エッジ検出器３１１と同期論理ブロック３２２をリセ
ットする(ブロック８０９）。これにより同期装置の出
力は１サイクルの間だけハイになる。

【００３７】別の実施の態様では、図に示すセット／リ
セット・ラッチ３０３および３１３の代わりに、Ｄ入力
を制御する論理内にセットおよびクリア項を考慮した、
トリガされたフリップフロップを用いることができる。

【００３８】本発明の新規性は、各ステージが双方向同
期装置とその関連するＦＩＦＯレジスタ・ステージを有
する図６の内容を何度も繰り返すことにある。これは同
期過程をパイプライン処理することにより、複数の信号
を種々の同期のステージにすることができる。したがっ
て、同期遅れがこれよりはるかに大きい場合でも、新し
いデータをサイクル毎に同期させることができる。書込
みポインタ６２５と読取りポインタ６３５は、任意の所
定のサイクルでどのレジスタ／同期装置の組合わせを用
いるかを決定するのに用いられる。これらは、最大番号
のレジスタ／同期装置の組合わせにアクセスした後でゼ
ロに返る増分器そのものとして用いられる。書込みポイ
ンタ６２５は、エントリを書き込む度にドメインａ内で
増分する。したがって次のサイクルで、次のエントリの
ための一杯ラッチの値により、次のエントリを書き込む
ことができるかどうか決まる。同様に、読取りポインタ
６３５はエントリを取り出す度にドメインＢ内で増分す
る。これは全体的に循環ＦＩＦＯと見ることができる。

【００３９】ＦＩＦＯ内の必要なエントリの数は多くの
要因によって決まる。クロックの関係に全く制限がない
場合は、必要なエントリの数を決定する条件は従属ドメ
イン（この場合はドメインＢ）が主ドメイン（この場合
はドメインａ）と同じ周波数で動作しているときであ
る。ドメインａがサイクル毎に新しいエントリを書き込
むことができ、且つドメインＢがサイクル毎に新しいエ
ントリを読み込むことができる場合は、エントリの数は
ドメインａ内のセット／リセット・ラッチ３１３をセッ
トしたときから次にそれをクリアするまでに要する最大
時間で決まる。

【００４０】これがＮドメインａサイクルの場合は、ド
メインａが新しいエントリをサイクル毎に無期限に書き
込むことを可能にするためには、ＦＩＦＯ内に少なくと
もＮエントリが存在しなければならない。Ｎより少ない
と、書込みポインタがあるエントリに回ってきたとき、
そのエントリは前に書き込んだ後でまだ空であるとマー
クされていないのでドメインａは停止しなければならな
いことを意味する。一般に一巡時間はドメインａとドメ
インＢのサイクルの混合から成り、切り上げてドメイン
ａサイクルの次の整数にしなければならない。

【００４１】アプリケーションの要求によっては必要な
エントリの数は上に述べた数より少ない場合がある。例
えば、ドメインＢが常にドメインａより遅い場合、また
はドメインＢがサイクル毎にエントリを読み取ることが
できない場合は、エントリが少なくてもシステムの性能
に影響を与えない。同期装置の深さがより大きい場合で
も、ドメインａはとにかく停止しなければならない。

【００４２】別のアプリケーションは、ネットワーク装
置におけるドリブルダウン・バッファとの置換である。
この場合は、ある最長時間の間データがサイクル毎に到
着し、その次に休止が来る。その一例はイーサネット
（登録商標）・フレームの後にインターフレーム・ギャ
ップが来る場合である。この場合はドメインａとＢは一
般に同じ公称周波数を有するが、許される許容差（例え
ば１％の偏差）は小さい。ドメインＢがドメインａより
遅い場合は、１フレームの継続時間中にＦＩＦＯは一杯
になる。この場合は、最悪の場合の許容差を持つ最大サ
イズのフレームが終わるまでにＦＩＦＯが完全に一杯に
ならないように、エントリの数を十分大きくしなければ
ならない。この場合はフレームの間のギャップを用いて
バランスを回復する。実際に、ドメインＢ内のギャップ
はドメイン内のギャップよりやや小さい。

【００４３】以上の説明に関して更に以下の項を開示す
る。（１）第１のクロック・ドメイン内の信号と、前記第
１のクロック・ドメインと非同期の第２のクロック・ド
メイン内の信号とを同期させる装置であって、複数の同
期装置ステージであって、それぞれが前記第１のクロッ
ク・ドメインの第１のクロック信号を受ける第１のクロ
ック入力と、前記第２のクロック・ドメインの第２のク
ロック信号を受ける第２のクロック入力と、前記第１の
クロック信号と同期する第１のドメイン入力信号を受け
る第１のドメイン入力と、前記第１のドメイン入力信号
に応じ且つ第２のクロック信号と同期する第２のドメイ
ン出力信号を出す第２のドメイン出力とを有する、複数
の同期装置ステージと、書込みポインタであって、前記
複数の同期装置ステージの中の１つが書込みステージで
あるという表示をその中に記憶し、前記書込みポインタ
により前記複数の同期装置ステージの中の前記１つは第
１のドメイン入力信号を受けると前記第１のドメイン入
力信号を入力し、次に前記書込みステージの前記記憶さ
れた表示を増分して前記複数の同期装置ステージの循環
シーケンス内の次の同期装置ステージを表示する、書込
みポインタと、読取りポインタであって、前記複数の同
期装置ステージの中の１つが読取りステージであるとい
う表示をその中に記憶し、前記読取りポインタにより前
記同期装置ステージの中の前記１つは前記第２のクロッ
ク信号と同期すると前記第２のドメイン出力を出力し、
次に前記読取りステージの前記記憶された表示を増分し
て前記複数の同期装置ステージの前記循環シーケンス内
の前記次の同期装置ステージを表示する、読取りポイン
タと、を備え、複数の第１のドメイン入力信号は前記同
期ステージの対応する１つの中の前記第２のクロック信
号と、同時に種々の同期状態にある、信号の同期をとる
装置。

【００４４】（２）第１のクロック・ドメインから、
前記第１のクロック・ドメインと非同期の第２のクロッ
ク・ドメインにデータを転送するデータ転送装置であっ
て、複数の同期装置ステージであって、それぞれが前記
第１のクロック・ドメインの第１のクロック信号を受け
る第１のクロック入力と、前記第２のクロック・ドメイ
ンの第２のクロック信号を受ける第２のクロック入力を
含み、各同期装置ステージは、データ・レジスタであっ
て、前記第１のクロック信号と同期する第１のクロック
・ドメイン・データを受けて前記第１のクロック・ドメ
イン・データをその中に記憶するデータ入力と、前記第
２のクロック信号と同期してその中からデータを取り出
すデータ出力とを有する、データ・レジスタと、同期回
路であって、前記第１のクロック信号と同期する第１の
ドメイン書込み要求信号を受ける第１のドメイン入力
と、前記第１のドメイン書込み要求信号に応じ且つ第２
のクロック信号と同期する第２のドメイン読取り可能信
号を出す第２のドメイン出力とを有する、同期回路と、
を有する、複数の同期装置ステージと、書込みポインタ
であって、前記複数の同期装置ステージの中の１つが書
込みステージであるという表示をその中に記憶し、前記
書込みポインタにより前記複数の同期装置ステージの中
の前記１つは前記第１のドメイン書込み要求信号を受け
ると第１のドメインデータを前記データ記憶装置に書き
込み、次に前記書込みステージの前記記憶された表示を
増分して前記複数の同期装置ステージの循環シーケンス
内の次の同期装置ステージを表示する、書込みポインタ
と、読取りポインタであって、前記複数の同期装置ステ
ージの中の１つが読取りステージであるという表示をそ
の中に記憶し、前記読取りポインタにより前記同期装置
の前記１つは、前記第２のクロック信号と同期して対応
する第２のドメイン読取り可能信号を出力すると前記第
２のドメイン・データを前記データ記憶装置から取り出
し、次に前記読取りステージの前記記憶された表示を増
分して前記複数の同期装置ステージの前記循環シーケン
ス内の前記次の同期装置ステージを表示する、読取りポ
インタと、マルチプレクサであって、前記読取りポイン
タに接続し、それぞれが前記複数の同期装置ステージの
中の対応する１つの前記データ出力に接続する複数の入
力とデータ出力とを有し、前記読取りポインタの前記記
憶された表示に対応する前記複数の入力の中の１つから
のデータを前記データ出力で選択する、マルチプレクサ
と、を備え、複数の第１のドメイン書込み要求信号は前
記同期ステージの対応する１つの中の前記第２のクロッ
ク信号と、同時に種々の同期状態にある、データ転送装
置。

【００４５】（３）前記各同期装置ステージの前記同
期回路は、前記第１のドメイン書込み要求信号を受ける
セット入力と、リセット入力と、書込み要求信号を受け
るとセットされる出力とを有する、フル信号セット／リ
セット・フリップフロップと、セット入力と、前記第２
ドメイン読取り要求信号を受けるリセット入力と、読取
り要求信号を受けるとリセットされる出力とを有する、
非空信号セット／リセット・フリップフロップと、前記
非空セット／リセット・フリップフロップの前記出力に
接続する入力と出力とを有する、インバータと、前記イ
ンバータの前記出力に接続する入力と、前記第１のクロ
ック信号を受けるクロック入力と、クリア入力と、前記
入力が所定の論理状態移行を行ったことを示すエッジ検
出信号を生成する出力とを有する、第１の非同期エッジ
検出器と、第１の同期論理ブロックであって、前記第１
の非同期エッジ検出器の前記出力に接続する入力と、前
記第１のクロック信号を受けるクロック入力と、クリア
入力と、出力であって前記クリア入力と、前記フル信号
セット／リセット・フリップフロップの前記リセット入
力と、前記第１の非同期エッジ検出器の前記クリア入力
とに接続して、前記第１の非同期エッジ検出器からの入
力を検出すると前記第１のクロック信号と同期する信号
を生成する出力と、を有する、第１の同期論理ブロック
と、前記フル信号セット／リセット・フリップフロップ
の前記出力に接続する入力と、前記第２のクロック信号
を受けるクロック入力と、クリア入力と、前記入力が所
定の論理状態移行を行ったことを示すエッジ検出信号を
生成する出力と、を有する、第２の非同期エッジ検出器
と、第２の同期論理ブロックであって、前記第２の非同
期エッジ検出器の前記出力に接続する入力と、前記第２
のクロック信号を受けるクロック入力と、クリア入力
と、出力であって前記クリア入力と、前記非空信号セッ
ト／リセット・フリップフロップの前記セット入力と、
前記第２の非同期エッジ検出器の前記クリア入力とに接
続し、前記第１の非同期エッジ検出器からの入力を検出
すると前記第１のクロック信号と同期する信号を生成す
る出力と、を有する、第２の同期論理ブロックと、を含
む、（２）に記載のデータ転送装置。

【００４６】（４）前記第１および第２の非同期エッ
ジ検出器はそれぞれ、前記非同期エッジ検出器の前記入
力に接続する逆セット入力と、前記対応するクロック信
号を受けるクロック入力と、Ｄ入力と、出力とを有す
る、第１のＤフリップフロップと、前記非同期エッジ検
出器の前記入力に接続する第１の入力と、前記第１のＤ
フリップフロップの前記出力に接続する第２の入力と、
第３の入力と、出力とを有する、ＮＡＮＤゲートと、前
記ＮＡＮＤゲートの前記入力に接続する逆セット入力
と、前記対応するクロック信号を受けるクロック入力
と、Ｄ入力と、前記非同期エッジ検出器の前記出力に接
続する出力とを有する、第２のＤフリップフロップと、
前記第２のＤフリップフロップの前記出力に接続する入
力と、前記第１のＤフリップフロップの前記Ｄ入力に接
続する出力と、前記ＮＡＮＤゲートの前記第３の入力
と、前記第２のＤフリップフロップの前記Ｄ入力とを有
する、インバータと、を含む、（３）に記載のデータ転
送装置。

【００４７】（５）前記第１および第２の非同期論理
ブロックはそれぞれ、前記同期論理ブロックの前記入力
に接続する非反転入力と、反転入力と、出力とを有す
る、第１のＮＡＮＤゲートと、前記対応するクロック信
号を受けるクロック入力と、前記第１のＮＡＮＤゲート
の前記出力に接続するＤ入力と、出力とを有する、第１
のＤフリップフロップと、前記第１のＤフリップフロッ
プの前記出力に接続する非点反転入力と、反転入力と、
出力とを有する、第２のＮＡＮＤゲートと、前記対応す
るクロック信号を受けるクロック入力と、前記第２のＮ
ＡＮＤゲートの前記出力に接続するＤ入力と、前記第１
のＮＡＮＤゲートの前記反転入力と、前記第２のＮＡＮ
Ｄゲートの前記反転入力と、前記同期論理ブロックの前
記出力に接続する出力とを有する、第２のＤフリップフ
ロップと、を含む、（３）に記載のデータ転送装置。

【００４８】（６）本発明は、第１のクロック・ドメ
インと、第１のクロック・ドメインと非同期の第２のク
ロック・ドメインとの間の同期のためのデータ同期装置
である。本発明は２つのクロック・ドメインの間のデー
タのパイプライン処理を行う。複数の同期装置ステージ
はそれぞれデータ・レジスタ（６０1、６０２、６０
３、６０４、６０５）と同期回路（６１１、６１２、６
１３、６１４、６１５）を含む。同期回路は第１のドメ
インの書き込み要求信号と第２のクロック信号とを同期
させる。書込みポインタ（６２５）により、１つの同期
装置ステージは第１のドメインの書き込み要求信号（３
２１）を受けて第１のドメイン・データを書き込むこと
ができる。次に書込みポインタを増分して、循環シーケ
ンス内の次の同期装置ステージを表示する。読取りポイ
ンタ（６３５）により、出力が第２のクロック信号と同
期すると、表示された読取りステージは対応するデータ
・レジスタからデータを取り出すことができる。次に読
取りポインタを増分して、循環シーケンス内の次の同期
装置ステージを表示する。複数の第１のドメイン書き込
み要求信号は、同期装置ステージに対応する１つの中で
第２のクロック信号と、同時に種々の同期状態にある。

【図面の簡単な説明】

本発明の種々の態様を以下の図に示す。

【図１】本発明が適用可能な、ハブおよびポート構造を
持つ転送コントローラの基本的な主機能のブロック図。

【図２】ポートの１つに同期装置とアプリケーション・
ユニットを持つハブ・インターフェースの基本的な接
続。

【図３】本発明の双方向同期装置の１ステージの機能的
ビルディング・ブロックの接続。

【図４】図３の同期装置論理ブロックのゲート・レベル
の論理図。

【図５】図３の非同期エッジ検出器ブロックのゲート・
レベルの論理図。

【図６】双方向同期装置ステージと、ＦＩＦＯデータパ
ス・レジスタと、ポインタ／デコーダ論理と、マルチス
テージ・パイプライン処理同期装置内のクロックおよび
制御信号の流れとを示す、本発明のマルチステージ・パ
イプライン処理同期装置の機能ブロック図。

【図７】書込み動作の完了後に同期読取りを行う、書込
みサイクルに重点を置いた本発明のマルチステージ・パ
イプライン処理同期装置の原理を示す流れ図。

【図８】読取り動作の完了後に同期書込みを行う、読取
りサイクルに重点を置いた本発明のマルチステージ・パ
イプライン処理同期装置の原理を示す流れ図。

【符号の説明】

６０１-６０５データ・レジスタ６１１-６１５同期回路６２５書込みポインタ６３５読取りポインタ

フロントページの続き (72)発明者イーアンロバートソンイギリス国ベドフォードシャー、グランジレーン、20

Claims

【特許請求の範囲】

【請求項１】第１のクロック・ドメイン内の信号を、
前記第１のクロック・ドメインと非同期の第２のクロッ
ク・ドメイン内の信号に同期させる装置であって、複数の同期装置ステージを有し、それぞれの前記同期ス
テージが前記第１のクロック・ドメインの第１のクロッ
ク信号を受ける第１のクロック入力と、前記第２のクロ
ック・ドメインの第２のクロック信号を受ける第２のク
ロック入力と、前記第１のクロック信号と同期する第１
のドメイン入力信号を受ける第１のドメイン入力と、前
記第１のドメイン入力信号に応じ且つ第２のクロック信
号と同期する第２のドメイン出力信号を出力する第２の
ドメイン出力とを有し、書込みポインタを有し、前記複数の同期装置ステージの
中の１つが書込みステージであるという表示を前記書込
みポインタに記憶し、前記書込みポインタにより前記複
数の同期装置ステージの中の前記１つは第１のドメイン
入力信号を受けると前記第１のドメイン入力信号を入力
し、次に前記書込みステージの前記記憶された表示を増
分して前記複数の同期装置ステージの循環シーケンス内
の次の同期装置ステージを表示し、読取りポインタを有し、前記複数の同期装置ステージの
中の１つが読取りステージであるという表示を前記読取
りポインタに記憶し、前記読取りポインタにより前記同
期装置ステージの中の前記１つは前記第２のクロック信
号と同期すると前記第２のドメイン出力を出力し、次に
前記読取りステージの前記記憶された表示を増分して前
記複数の同期装置ステージの前記循環シーケンス内の前
記次の同期装置ステージを表示する、ことを備え、複数の第１のドメイン入力信号は前記同期ステージの対
応する１つの中の前記第２のクロック信号と、同時に種
々の同期状態にあるように、信号の同期をとる装置。