JP2003203046A - 回路構成 - Google Patents

回路構成

Info

Publication number
JP2003203046A
JP2003203046A JP2002308054A JP2002308054A JP2003203046A JP 2003203046 A JP2003203046 A JP 2003203046A JP 2002308054 A JP2002308054 A JP 2002308054A JP 2002308054 A JP2002308054 A JP 2002308054A JP 2003203046 A JP2003203046 A JP 2003203046A
Authority
JP
Japan
Prior art keywords
storage means
signal
limited state
circuit configuration
clock rate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002308054A
Other languages
English (en)
Inventor
Hans-Joachim Gelke
ハンス‐ヨハヒム、ゲルケ
Steffen Gappisch
シュテファン、ガピッシュ
Stephan Koch
シュテファン、コッホ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JP2003203046A publication Critical patent/JP2003203046A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means

Abstract

(57)【要約】 【課題】 第１のクロックレートで動作する第１の限ら
れた状態の機器から第２のクロックレートで動作する第
２の限られた状態の機器へ信号を伝送するための回路構
成を提供する。 【解決手段】 第１の限られた状態の機器（１）からの
信号が非同期記憶手段（３）とこれに接続される同期記
憶手段（４）とを介して第２の限られた状態の機器
（２）に与えられ、その後、第２の限られた状態の機器
（２）からリセット信号が非同期記憶手段（３）に与え
られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野】本発明は、第１のクロックレート
で動作する、ある限られた状態の機器から第２のクロッ
クレートで動作する、ある限られた状態の別の機器へ信
号伝送するための回路構成に関する。ここで限られた状
態の機器（finite state machine）とは通常、与えられ
る入力信号、状態、現象に応じた限られた数の状態を想
定したデジタル回路を意味する。
【０００２】
【従来の技術】シリコン技術における半導体チップの微
細化に伴い、一つのチップ上に、各々が独立したシステ
ムである各種の限られた状態の機器を集積化することが
可能になっている。これに伴い、エネルギ消費と演算処
理能力との関係を的確に選ぶことが益々重要になってき
ている。従って、多くの装置が異なるクロックレートで
動作する数種の限られた状態の機器を備えるようになっ
ている。例えば、移動無線機においては、デジタル音声
プロセサ（ＤＳＰ）は高クロックレートで動作させ、一
方、とりわけ、キーボードスキャニングを司るシステム
コントローラは低クロックレートで動作させることがあ
る。ところがこれらの異なるクロックレートで動作する
システムは互いに通信し、信号を伝送又は交換する能力
が必要であり、従って、信号を同期させる必要がある。
【０００３】
【発明が解決しようとする課題】異なるクロックレート
での信号通信においては、速いシステムから送出された
信号が、非常に遅いサンプリングレートのために遅いシ
ステムが認識できないことがありうる。これを緩和する
ために、従来のシステムでは限られた状態の機器間に二
つの同期ステージを設けている。しかし、各同期ステー
ジにおいて遅延や速度のロスが生じる。
【０００４】異なるクロックレートで動作するシステム
は既に知られているが、二つの限られた状態の機器のど
ちらが速くは動作するかを確実に予測するのは困難であ
る。そこで双方向に同期ステージを設けてハンドシェイ
クにより信号伝送を行うようにしているが、これは製造
コストアップやさらなる性能ロスをもたらす。
【０００５】従って、本発明の目的は、二つの非同期の
限られた状態の機器間の信号伝送にいて、上記問題を解
決し性能をアップさせる回路構成を提供するものであ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、冒頭で述べたような回路構成において、本発明は、
非同期記憶手段とこれに接続される同期記憶手段とを介
して限られた状態の送信機から限られた状態の受信機へ
の信号伝送において、信号伝送後にリセット信号を非同
期記憶手段へ伝送することを特徴とする回路構成を提供
する。
【０００７】本発明の回路構成の特徴は同期ステージは
一つでよいということである。限られた状態の送信機か
ら信号が非同期に記憶手段に記憶され、同期記憶手段を
介して限られた状態の受信機に伝送される。本発明の大
きな特徴は、信号は直ちに限られた状態の受信機により
処理され、この限られた状態の受信機により送出された
リセット信号により非同期記憶手段がリセットされるこ
とである。同期ステージは一つだけでよく、限られた状
態の受信機により直ちに第２の同期ステップが始まる。
比較的コスト高ではあるがハンドシェイクにより速度ア
ップが図られる。本発明の回路構成では信号伝送は非同
期（あるクロックレートから独立して）に行うことがで
きる。
【０００８】限られた状態の受信機に、非同期記憶手段
へリセット信号を送出するための内部レジスタを設ける
ことにより誤動作を防ぐことができ、早期リセットを防
止することができる。本発明の回路構成の非同期記憶手
段は、フリップフロップのように”０”、”１”状態を
示すラッチタイプが好ましい。限られた状態の受信機か
らのリセット信号により毎回非同期記憶手段がリセット
される。
【０００９】本発明の非同期記憶手段は限られた状態の
受信機のクロックレートで動作する。この記憶手段が第
１の同期ステージとなる。
【００１０】本発明の回路構成の非同期記憶手段は第１
又は第２のクロックレートで動作させることができる。
この回路は特に同期テストに適している。
【００１１】さらには、本発明は上記説明した回路構成
の移動電話、個人用デジタル機器（ＰＤＡ）、ＧＰＳ機
器、ナビゲーション機器等の電子機器に関する。
【００１２】
【発明の実施の形態】図１に示す回路構成はクロックレ
ートＣＬＫ１で動作する第１の限られた状態の機器（Ｆ
ＳＭ）１を備える。図１左側の点線で囲まれた部分がク
ロックレートＣＬＫ１で動作する回路構成全体を示す。
【００１３】信号が第１の限られた状態の機器１から非
同期記憶手段３に伝送される。信号は非同期記憶手段３
に記憶されそして同期記憶手段４に伝送される。同期記
憶手段４は、クロックレートＣＬＫ１より速いか又は遅
い第２のクロックレートＣＬＫ２で動作する。同期記憶
手段４と第２の限られた状態の機器２は同じクロックレ
ートＣＬＫ２で同期して動作する。図１右側の点線で囲
まれた部分がクロックレートＣＬＫ２で動作する回路構
成全体を示す。
【００１４】同期記憶手段４から信号が第２の限られた
状態の機器２に送出される（第２同期ステップ）。第２
のさらなる同期ステップ必要なしに信号が直ちに第２の
限られた状態の機器２にて処理される。従って、ハンド
シェイキングによる時間ロスを防ぐことができる。同時
に、第２の限られた状態の機器２からリセット信号（Ｃ
ＬＲ）が非同期記憶手段３に伝送され、非同期記憶手段
３がリセットされる。リセットの後、非同期記憶手段３
は再び信号伝送可能な状態となる。
【００１５】図１に示す回路構成により個々のクロック
レートから独立した完全なる非同期動作が行われる。
【００１６】図２に示す実施形態では非同期記憶手段の
クロックレートの切り替えが行われる。図１と同様な要
素には同じ参照番号が付されている。
【００１７】図２では図示しない限られた状態の機器か
らの信号ＳＩＧにより非同期記憶手段３の動作、切り替
えが行われる。この信号は同期記憶手段４に伝送されこ
こで同期される。同期記憶手段４の出力信号ＳＯＵＴが
限られた状態の機器２に伝送される。出力信号ＳＯＵＴ
が限られた状態の機器２で認識されると、状態の機器２
からリセット信号ＣＬＲが非同期記憶手段３に送出され
てこれをリセットする。限られた状態の機器２は内部又
は外部レジスタ５を備え、これによりリセット信号ＣＬ
Ｒが一時的に記憶される。レジスタ５により非同期記憶
手段３が早期にリセットされて不安定な状態になること
が防止される。レジスタの個々の論理チップはこれらに
よる遅延が最小になるように選ぶ必要がある。
【００１８】リセット後に非同期記憶手段３を所望の状
態に切り替えるにはＯＲゲートを介して信号ＲＳＴを信
号ＣＬＲにリンクさせる。非同期記憶手段３の入力Ｄに
も信号ＲＳＴが与えられて非同期記憶手段３のリセット
状態がチェックされる。
【００１９】この回路構成の同期をテストするには、ゲ
ート７を介した信号ＴＥにより非同期記憶手段３のクロ
ックレートをクロックレートＣＬＫ２に切り替える。
【００２０】図３に速いシステムの遅いシステムとの同
期における信号の流れを示す。個々の信号の流れは時間
軸上での動きである。図３の第１ラインに示されるよう
に、限られた状態の機器１のクロックレートＣＬＫ１は
第２ラインに示される限られた状態の機器２のクロック
レートＣＬＫ２より速い。限られた状態の機器１により
信号伝送が始まり、第３ラインに示されるように、信号
ＳＩＧが限られた状態の機器１より非同期記憶手段３を
介して同期記憶手段４に与えられる。同期記憶手段４は
クロックレートＣＬＫ２で動作するので、図３の第４ラ
インに示されるように、同期記憶手段４の出力信号ＳＯ
ＵＴが限られた状態の機器ＦＳＭ２のクロックレートと
同期する。出力信号ＳＯＵＴはあるクロックレートＣＬ
Ｋ２の立ち上がりエッジに現れる。この信号は限られた
状態の機器２に与えられ、次のクロックレートＣＬＫ２
の立ち上がりエッジで、図３の最終ラインに示される信
号ＣＬＲを非同期記憶手段３に与えてリセットする。そ
の直後に信号ＳＯＵＴもリセットされる。
【００２１】図４に遅いシステムの速いシステムとの同
期における信号の流れを示す。この実施形態ではクロッ
クレートＣＬＫ１はクロックレートＣＬＫ２より遅い。
図の第３ラインに示される信号ＳＩＧが限られた状態の
機器１により活性化された後、上述のように切り替えら
れて、所定時間経過後、信号ＳＯＵＴの立ち上がりエッ
ジとして現れる。
【００２２】前例と同様に次のサイクルでリセット信号
ＣＬＲ（図４の最終ライン）が限られた状態の機器２に
より活性化され、信号ＳＯＵＴが再びリセットされる。
従って、遅いクロックレートＣＬＫ１の限られた状態の
機器１が速い限られた状態の機器２と同期する。
【００２３】以上説明した回路構成は特に移動無線機、
個人用デジタル機器（ＰＤＡ）、ＧＰＳシステム、ナビ
ゲーションシステム等の複数の異なるクロックレートで
動作するシステムに好適である。
【図面の簡単な説明】
【図１】図１は本発明の異なるクロックレートの二つの
限られた状態の機器間の信号伝送のための回路構成を示
す図である。
【図２】図２は本発明の非同期記憶手段のクロックレー
トを切り替え可能な回路構成を示す図である。
【図３】図３は速いシステムの遅いシステムとの同期に
おける信号の流れを示す図である。
【図４】図４は遅いシステムの速いシステムとの同期に
おける信号の流れを示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンス‐ヨハヒム、ゲルケ スイス国チューリッヒ、ベラリアシュトラ ーセ、74 (72)発明者 シュテファン、ガピッシュ スイス国チューリッヒ、ハプスブルガーシ ュトラーセ、28 (72)発明者 シュテファン、コッホ スイス国チューリッヒ、ウトリベルクシュ トラーセ、196／１ Ｆターム(参考） 5B077 FF01 GG13 MM01 MM02

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】第１のクロックレートで動作する第１の限
    られた状態の機器から第２のクロックレートで動作する
    第２の限られた状態の機器へ信号を伝送するための回路
    構成であって、 前記第１の限られた状態の機器からの信号が非同期記憶
    手段とこれに接続される同期記憶手段とを介して前記第
    ２の限られた状態の機器に与えられ、その後、前記第２
    の限られた状態の機器からリセット信号が前記非同期記
    憶手段に与えられることを特徴とする回路構成。
  2. 【請求項２】前記第２の限られた状態の機器に内部レジ
    スタが備えられ、該内部レジスタより前記リセット信号
    が前記非同期記憶手段に与えられることを特徴とする請
    求項１記載の回路構成。
  3. 【請求項３】前記非同期記憶手段はラッチ型であること
    を特徴とする請求項１又は２記載の回路構成。
  4. 【請求項４】前記同期記憶手段は前記第２の限られた状
    態の機器のクロックレートで動作することを特徴とする
    請求項１乃至３いずれかに記載の回路構成。
  5. 【請求項５】前記非同期記憶手段は前記第１又は第２の
    クロックレートで動作することを特徴とする請求項１乃
    至４いずれかに記載の回路構成。
  6. 【請求項６】請求項１乃至５いずれかに記載の回路構成
    を備えたことを特徴とする、移動電話、個人用デジタル
    機器、ＧＰＳシステム、ナビゲーションシステム等の電
    子機器。
JP2002308054A 2001-10-23 2002-10-23 回路構成 Pending JP2003203046A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10152195.2 2001-10-23
DE10152195A DE10152195A1 (de) 2001-10-23 2001-10-23 Schaltungsanordnung

Publications (1)

Publication Number Publication Date
JP2003203046A true JP2003203046A (ja) 2003-07-18

Family

ID=7703384

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002308054A Pending JP2003203046A (ja) 2001-10-23 2002-10-23 回路構成

Country Status (7)

Country Link
US (1) US20030081708A1 (ja)
EP (1) EP1306747B1 (ja)
JP (1) JP2003203046A (ja)
KR (1) KR20030033973A (ja)
CN (1) CN1331321C (ja)
AT (1) ATE320627T1 (ja)
DE (2) DE10152195A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015527640A (ja) * 2012-06-27 2015-09-17 ノルディック セミコンダクタ アーエスアーＮｏｒｄｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＡＳＡ クロック・ドメイン間のデータ転送

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY137746A (en) * 2004-12-06 2009-03-31 Intel Corp System, apparatus, and method to increase information transfer across clock domains
US8222874B2 (en) 2007-06-26 2012-07-17 Vishay-Siliconix Current mode boost converter using slope compensation
IT1399965B1 (it) * 2010-03-15 2013-05-09 St Microelectronics Srl "sistema per sincronizzare il funzionamento di un circuito con un segnale di controllo, e relativo circuito integrato"
US9223960B1 (en) * 2014-07-31 2015-12-29 Winbond Electronics Corporation State-machine clock tampering detection

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999066392A1 (en) * 1998-06-17 1999-12-23 Nokia Networks Oy An interface apparatus for connecting devices operating at different clock rates, and a method of operating the interface
JP2001265715A (ja) * 2000-02-09 2001-09-28 Texas Instr Inc <Ti> ２つの非同期クロック・ドメイン境界にわたる処理量を維持するためのパイプライン処理の同期装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5070443A (en) * 1989-09-11 1991-12-03 Sun Microsystems, Inc. Apparatus for write handshake in high-speed asynchronous bus interface
US5309561A (en) * 1990-09-28 1994-05-03 Tandem Computers Incorporated Synchronous processor unit with interconnected, separately clocked processor sections which are automatically synchronized for data transfer operations
EP0592715B1 (en) * 1992-10-15 1997-06-11 Siemens Aktiengesellschaft Checking design for testability rules with a VHDL simulator
US5548620A (en) * 1994-04-20 1996-08-20 Sun Microsystems, Inc. Zero latency synchronized method and apparatus for system having at least two clock domains
US5555213A (en) * 1995-06-29 1996-09-10 Rockwell International Corporation Interface circuit, system and method for interfacing an electronic device and a synchronous state machine having different clock speeds
US5834957A (en) * 1996-12-20 1998-11-10 Hewlett-Packard Company Implementing asynchronous sequential circuits using synchronous design techniques and modules
JP2993463B2 (ja) * 1997-05-08 1999-12-20 日本電気株式会社 同期回路制御装置
US6289480B1 (en) * 1998-04-24 2001-09-11 National Semiconductor Corporation Circuitry for handling high impedance busses in a scan implementation
US6064626A (en) * 1998-07-31 2000-05-16 Arm Limited Peripheral buses for integrated circuit
US6779145B1 (en) * 1999-10-01 2004-08-17 Stmicroelectronics Limited System and method for communicating with an integrated circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999066392A1 (en) * 1998-06-17 1999-12-23 Nokia Networks Oy An interface apparatus for connecting devices operating at different clock rates, and a method of operating the interface
JP2001265715A (ja) * 2000-02-09 2001-09-28 Texas Instr Inc <Ti> ２つの非同期クロック・ドメイン境界にわたる処理量を維持するためのパイプライン処理の同期装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015527640A (ja) * 2012-06-27 2015-09-17 ノルディック セミコンダクタ アーエスアーＮｏｒｄｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＡＳＡ クロック・ドメイン間のデータ転送

Also Published As

Publication number Publication date
EP1306747A1 (de) 2003-05-02
CN1417970A (zh) 2003-05-14
US20030081708A1 (en) 2003-05-01
CN1331321C (zh) 2007-08-08
DE50206071D1 (de) 2006-05-11
KR20030033973A (ko) 2003-05-01
ATE320627T1 (de) 2006-04-15
DE10152195A1 (de) 2003-04-30
EP1306747B1 (de) 2006-03-15

Similar Documents

Publication Publication Date Title
US8867573B2 (en) Transferring data between asynchronous clock domains
JP3856696B2 (ja) ２倍データ速度同期式動的ランダムアクセスメモリのための構成可能同期装置
US8301932B2 (en) Synchronising between clock domains
US7994822B2 (en) Semiconductor device for synchronous communication between stacked LSI
EP0905610B1 (en) Dual port buffer
WO1996029655A1 (en) Device and method for transferring data
US6163545A (en) System and method for data transfer across multiple clock domains
KR101266747B1 (ko) 실시간 분산 시스템의 분산 모듈에서, 다른 분산 모듈들과 동기적으로 동작하기 위해 사용되는 방법, 디바이스, 신호 프로세싱 디바이스 및 ｍｉｍｏ 통신 장비
JP2003203046A (ja) 回路構成
JPH0358263A (ja) データ転送同期装置及び方法
US7096375B2 (en) Data transfer circuit between different clock regions
US5557581A (en) Logic and memory circuit with reduced input-to-output signal propagation delay
US7519789B1 (en) Method and system for dynamically selecting a clock edge for read data recovery
CN116501128A (zh) eMMC卡的时钟相位动态切换方法、结构及eMMC卡
KR20170108454A (ko) 레이턴시 제어 장치 및 이를 포함하는 반도체 장치
JP2000195287A (ja) シフトレジスタ及びシリアル／パラレル変換回路並びに通信用ｌｓｉ
JP2005109955A (ja) 非同期通信回路
JP2004185175A (ja) 拡張用ｆｉｆｏ回路及び送受信装置
EP1052563A2 (en) Synchronous signal processing system
JP2003273852A (ja) 半導体集積回路装置
CN116781129A (zh) 中继单元、布局方法、启动方法、芯片及相关设备
US7861018B2 (en) System for transmitting data between transmitter and receiver modules on a channel provided with a flow control link
JP5413367B2 (ja) 半導体装置及び通信方法
JPH1168726A (ja) クロック切替え回路
JPH11202967A (ja) 半導体集積回路及びクロックカウンタの同期方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051021

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080801

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081029

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081104

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081201

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081204

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081225

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090129

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091124

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20091204

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20100326

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110622

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110627

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110722

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110727

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111209

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111214

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120110

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120113