KR101266747B1 - 실시간 분산 시스템의 분산 모듈에서, 다른 분산 모듈들과 동기적으로 동작하기 위해 사용되는 방법, 디바이스, 신호 프로세싱 디바이스 및 ｍｉｍｏ 통신 장비 - Google Patents

실시간 분산 시스템의 분산 모듈에서, 다른 분산 모듈들과 동기적으로 동작하기 위해 사용되는 방법, 디바이스, 신호 프로세싱 디바이스 및 ｍｉｍｏ 통신 장비 Download PDF

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Abstract

실시간 분산 시스템을 위한 동기화 방법은 분산 모듈이 다른 분산 모듈과 통합된 동기화 시작 시간에 모듈이 동기적으로 동작할 수 있는지를 판정하고, 이어서 판정 결과에 따라 논리 회로 내의 모듈의 동작 표시 신호를 설정하고, 마지막으로 논리 회로 내에 각각 설정된 모듈의 동작 표시 신호 및 다른 분산 모듈의 동작 표시 신호에 따라, 다른 분산 모듈과 통합된 규칙에 따라 모듈이 동기적으로 동작하는지를 판정하는 것을 포함한다. 실시간 분산 시스템용 동기화 디바이스가 이 방법을 실현하는데 사용된다.

Description

실시간 분산 시스템의 분산 모듈에서, 다른 분산 모듈들과 동기적으로 동작하기 위해 사용되는 방법, 디바이스, 신호 프로세싱 디바이스 및 ＭＩＭＯ 통신 장비{SYNCHRONIZATION METHOD AND DEVICE FOR REAL-TIME DISTRIBUTED SYSTEM}
본 발명은 실시간 분산 시스템에 관한 것으로서, 특히 무선 MIMO 장비의 프로세싱 디바이스용 동기화 방법 및 디바이스에 관한 것이다.
근래, 무선 통신 시스템 내에서의 고속 데이터 전송이 점점 더 중요해지고 있다. 이 경향은 무선 통신 시스템 내에서의 데이터 프로세싱 능력의 매우 높은 요구를 발생시키고 있다. MIMO (Multiple-input Multiple-output) 시스템에서 물리적 계층 데이터를 프로세싱하기 위한 다수의 디지털 신호 프로세서(DSP)를 포함하는 다수의 분산 프로세싱 디바이스를 사용하는 다중 입력 다중 출력(MIMO) 통신 시스템이 발생하고 있다.
다중 안테나 MIMO 시스템의 특징에 의해, 다수의 채널을 위한 이러한 채널 추정 동작, 다중 안테나에 의해 송신되고 수신되는 데이터를 위한 변조 및 복조가 모든 프로세서에 의해 동기적으로 수행될 필요가 있다. 예를 들어, 다중 안테나로부터의 수신된 데이터는 동기적으로 프로세싱될 필요가 있고, 각각의 프로세서는 하나의 안테나의 수신된 데이터를 개별적으로 프로세싱하고, 모든 프로세서는 동일한 프레임의 물리적 계층 데이터를 프로세싱하고 동시에 MIMO 복조기에 데이터를 송신한다. 따라서, 다수의 프로세서 사이의 동기 동작이 극히 필요하게 된다.
현재, 다중 안테나 MIMO 시스템 내의 다수의 프로세서 사이의 동기화는 소프트웨어에 의해 실현된다. 예를 들어, 각각의 프로세서는 그 각각의 제어 프로세스에 의해 제어되고, 모든 제어 프로세스는 신호값 또는 신호광, 세마포어(semaphore) 또는 공유된 전역 변수와 같은 프로세스간 통신을 통해 이들의 동기화를 실현하고, 동기적으로 동작하도록 각각의 프로세서를 간접적으로 제어한다. 게다가, 몇몇 현재의 기술적 해결책에서, 각각의 프로세스는 상이한 CPU 상에서 실행되고, 각각의 CPU는 이더넷 네트워크에 의해 접속된다. 이 경우에, 각각의 프로세스는 또한 이더넷 프로토콜을 통해 동기화된다.
다중 안테나 MIMO의 통신 속도는 매우 높기 때문에, 따라서 동기화 프로세싱 속도의 요구가 매우 높고, 따라서 동기화를 위한 시간 오버헤드가 가능한 한 작아야 하고, 이는 종종 실시간 동기화를 요구한다. 현재의 기술 분야에서, 프로세스간 통신과 같이 소프트웨어에 의해 분산 모듈 사이의 동기화를 구현하는 것은 일반적으로, 특히 동기화될 필요가 있는 다수의 프로세스가 존재하는 경우에 큰 지연을 갖는다. 동기화 지연은 일반적으로 수 밀리초 내지 수십 밀리초 정도로 길고, 따라서, 다중 안테나 MIMO 시스템의 실시간 동기화 요구에 부합하는 것이 곤란할 것이다.
다중 안테나 MIMO에 그 고속 통신에 의해 요구되는 고속 실시간 동기화를 제공하기 위해, 분산 모듈에 대해 고속 동기화 속도 및 간결한 구조를 갖고 구현 및 확장이 용이한 동기화 방법을 제안하는 것이 상당히 필요하다.
본 발명의 일 양태의 실시예에 따르면, 실시간 분산 시스템의 분산 모듈에서, 다른 분산 모듈과 동기적으로 동작하기 위해 사용되는 방법이 제공되고, 이 방법은 i. 다른 분산 모듈과 통합된 동기화 시작 시간에, 현재 모듈이 동기적으로 동작 가능한지를 판정하는 단계와, ii. 판정 결과에 기초하여 현재 모듈의 동작 표시 신호를 논리 회로 내에 설정하는 단계와, iii. 논리 회로 내의 다른 모듈의 동작 표시 신호와 함께 현재 모듈의 동작 표시 신호에 기초하여, 다른 분산 모듈과 통합된 규칙에 따라 현재 모듈이 동기적으로 동작하는지 여부를 판단하는 단계를 포함한다.
본 발명의 다른 양태의 실시예에 따르면, 실시간 분산 시스템의 분산 모듈에서, 다른 분산 모듈과 동기적으로 동작하기 위해 사용되는 디바이스가 제공되고, 이 디바이스는 다른 분산 모듈과 통합된 동기화 시작 시간에, 현재 모듈이 동기적으로 동작 가능한지를 판정하기 위해 사용되는 판정 수단과, 판정 결과에 기초하여 현재 모듈의 동작 표시 신호를 논리 회로 내에 설정하기 위해 사용되는 설정 수단과, 논리 회로 내의 다른 모듈의 동작 표시 신호와 함께 현재 모듈의 동작 표시 신호에 기초하여, 다른 분산 모듈과 통합된 규칙에 따라 현재 모듈이 동기적으로 동작하는지 여부를 판단하기 위해 사용되는 판단 수단을 포함한다.
바람직하게는, 현재 모듈을 제어하는 카운터에 의해 생성된 시작 인터럽트 신호는 동기화 시작 시간을 표시하고, 이 시작 인터럽트 신호는 다른 모듈을 제어하는 다른 카운터에 의해 다른 모듈에 대해 제공된 시작 인터럽트 신호와 동기화되고, 현재 모듈을 제어하는 카운터는 제 1 클럭 신호에 의해 구동되고, 제 1 클럭 신호는 다른 모듈을 제어하는 카운터를 구동하는 클럭 신호와 동기화된다. 현재 모듈이 동기적으로 동작하는 것이 가능할 때 현재 모듈의 동작 표시 신호를 논리 참으로 설정하고, 그렇지 않으면 현재 모듈의 동작 표시 신호를 논리 거짓으로 설정한다. 분산 모듈은 다른 모듈의 동작 표시 신호와 현재 모듈의 동작 표시 신호의 논리 AND를 판정하고, 논리 AND의 결과가 참이면 현재 모듈이 동기적으로 동작하는 것으로 판단하고, 그렇지 않으면 현재 모듈이 동기적으로 동작하지 않는 것으로 판단한다.
본 발명의 실시예는 하드웨어에 의해 다수의 병렬 DSP 프로세서를 포함하는 다중 안테나 MIMO 시스템과 같은 실시간 분산 시스템 내의 분산 모듈의 동기적인 동작을 실현한다. 논리 회로 내의 논리 디바이스를 위한 논리 설정, 계산 및 판정 동작에 의해 요구되는 시간은 매우 짧기 때문에, 본 발명의 실시예는 더 작은 시간 오버헤드를 갖고 분산 모듈 사이의 동기화를 실현하고, 고속으로 실시간으로 다수의 프로세서를 동기화하고, MIMO 통신 장비 내의 실시간 동기화 데이터 프로세싱의 프로세싱 능력을 향상시키고, 다중 안테나 MIMO 시스템의 복잡한 알고리즘의 요구에 부합하고, 이어서 통신 속도를 증가시킨다. 더욱이, 본 발명의 바람직한 실시예는 단지 2-비트 논리 회로 및 다수의 논리 게이트만을 필요로 하고, 구조는 간결하고, 효율적이고, 구현이 용이하고, 캐스케이딩(cascading) 확장의 편리한 방식을 갖는다.
본 발명의 다른 특징, 목적 및 장점은 이하의 도면을 참조하여 비한정적인 실시예의 상세한 설명을 숙독함으로써 명백해질 것이다.
도 1은 본 발명의 실시예에 따른 4×4 MIMO 수신기 내에서 동기화를 실현하기 위한 시스템 아키텍처의 도면.
도 2는 본 발명의 실시예에 따른 다른 DSP와 동기적으로 동작하기 위한 도 1에 도시된 MIMO 수신기 내의 일 DSP에 의해 사용하는 방법의 흐름도.
도 3은 본 발명의 실시예에 따른 도 1에 도시된 MIMO 수신기 내의 DSP 0 및 다른 동기적인 DSP 1의 각각의 동기화를 위한 논리 신호의 시간 시퀀스 다이어그램.
도 4는 본 발명의 실시예에 따른 다른 DSP 프로세서와 동기적으로 동작하기 위한 MIMO 수신기의 DSP 프로세서에서의 디바이스의 블록 다이어그램.
도면에서, 동일한 또는 유사한 도면 부호는 동일한 또는 유사한 구성 요소를 나타낸다.
이하의 부분은 도 1 내지 3을 참조하여 방법의 관점으로부터 본 발명의 실시예를 설명할 것이다. 도 1은 본 발명에 따른 4×4 MIMO 수신기의 시스템 아키텍처이다. 시스템은 4개의 서비스 보드(service board), 즉 서비스 보드 0, 1, 2 및 3을 갖는다. 각각의 보드는 하나의 DSP 프로세서, 즉 DSP 0, 1, 2 및 3을 갖고, 각각의 DSP는 각각 MIMO 수신기의 4개의 안테나 중 하나로부터 데이터를 프로세싱하는데 사용된다. 당 기술 분야의 숙련자들은 안테나가 데이터를 연속적으로 수신하지만 DSP 유닛은 데이터를 버스트(burst)로 판독하기 때문에, 따라서 버퍼 구역(버퍼)이 일반적으로 안테나와 DSP 프로세서 사이에 구성된다는 것을 이해할 수 있다. 안테나에 의해 수신된 데이터는 먼저 FPGA(필드 프로그램 가능 게이트 어레이)에 의해 버퍼 구역에 저장되고, DSP는 버퍼로부터 데이터를 판독한다. 도 1을 간단화하기 위해, 전술된 안테나, FPGA 및 버퍼 구역은 도 1에 도시되어 있지 않다.
수신기의 각각의 서비스 보드 상에는, DSP 프로세서를 위한 인터럽트 신호를 제공하는 카운터가 존재한다. 모든 카운터는 각각의 DSP 프로세서를 위한 인터럽트 신호를 제공하고, 인터럽트 신호는 각각의 DSP 프로세서에 대해, 동기화 시작 시간, 동기화 종료 시간 등과 같은 다른 DSP 프로세스와 통합된 동기화 시간을 표시하기 위해 사용된다. 모든 카운터는 동일한 GPS(위성 위치 확인 시스템) 클럭에 접속된다. GPS 클럭은 공중으로부터 위성 신호를 수신하고, 위성 신호로부터 포괄적으로 통합된 시간 정보를 복원하고, 모든 카운터에 대해 통합된 10 MHz 구동 신호를 제공한다.
게다가, GPS 클럭은 또한 모든 카운터의 카운팅 논리를 동기화하기 위해, 각각의 카운터에 대한 하나의 통합된 1 Hz 시간 동기화 신호를 제공한다. 카운터의 카운트 논리를 동기화하기 위해 클럭 동기 신호를 사용함으로써 2개의 목적이 존재한다.
1. 각각의 서비스 보드 상의 DSP 프로세서는 각각의 서비스 보드의 카운터에 의해 제공된 인터럽트 신호에 의해 표시되어 있고, 반면에 각각의 서비스 보드의 각각의 카운터의 시동 시간은 상이하기 때문에, 따라서 각각의 카운터를 동기화하기 위해 1 Hz를 사용하지 않으면, 대응 DSP 프로세서에 대해 각각의 카운터에 의해 생성된 인터럽트 신호는 동시에 발생되지 않을 수 있고, 따라서 DSP 프로세서를 위한 동기화 편차를 유도한다. 본 발명의 실시예는 동기화를 트리거링하고 매 1초마다 각각의 카운터의 카운팅 논리를 재설정하고 동기화하기 위해 1 Hz 상승 에지를 사용한다. 이에 의해, 각각의 보드의 카운터가 동기적으로 인터럽트 신호를 생성하는 것을 보장할 수 있다.
2. 카운터의 카운팅 논리는 10 MHz 클럭에 의해 구동되고, 반면에 기지국 및 이동 단말의 MIMO 수신기는 상이한 GPS 클럭을 사용하기 때문에, 개별적으로 생성된 10 MHz 클럭에 동일한 주파수 차이가 존재한다. 1 Hz 클럭은 기지국과 이동 단말 사이의 주파수 차이의 누적 효과를 제거하기 위해, 각각의 카운터의 카운팅 논리를 재설정하는데 사용된다.
이해 가능하게, 상기 통합된 1 Hz 클럭 동기화 신호는 본 발명에 대해 필수는 아니고, 임의의 다른 방법이 다양한 서비스 보드의 다양한 카운터 사이의 카운트 논리 동기화를 성취하기 위해, 그리고 기지국과 이동 단말 사이의 주파수 차이의 누적을 제거하기 위해 적용 가능하다.
게다가, 도면에 의해 도시된 바와 같이, 각각의 서비스 보드는 또한 각각 DSP 프로세서와 접속된 1-비트 논리 디바이스(Req) 및 논리 디바이스(Ack)를 갖는다. 여기서, 각각의 논리 디바이스(Req)의 논리값(즉, 참/거짓, 1/0 또는 유효/무효 등)은 DSP 프로세서에 의해 설정되고, 이 논리값은 DSP 프로세서의 동작 표시 신호를 표현하는데 사용되고, DSP 프로세서가 동기적으로 동작할 수 있는지를 판정한다. 1-비트 논리 회로에서, 각각의 서비스 보드 상의 논리 디바이스(Req)의 논리값은 다수의 AND 게이트를 통해 논리 AND를 갖고 사전 형성되고, 논리 AND의 결과는 각각의 서비스 보드의 모든 논리 디바이스(Ack)에 재차 1-비트 논리 회로에서 송신된다(논리 디바이스 상에 설정됨). 논리 디바이스(Ack)는 각각의 논리 디바이스(Req)의 논리 AND 결과를 DSP 프로세서에 송신한다. 본 발명의 실시예에서, 논리 디바이스(Req) 및 논리 디바이스(Ack)는 DSP 프로세서로부터 분리되고, 당 기술 분야의 숙련자들은 다른 실시예에서 논리 디바이스(Req) 및 논리 디바이스(Ack)가 DSP 프로세서 내에서 일체화될 수 있고 이들의 기능이 DSP 프로세서에 의해 실현된다는 것을 이해할 수 있을 것이다. DSP 프로세서의 하나 이상의 핀은 AND 게이트와 같은 논리 디바이스를 포함하는 대응 논리 회로에 접속된다. 이들 및 다른 구현 방식은 모두 본 발명의 청구범위의 보호 범주 내에 있다.
본 발명의 실시예에서, 데이터 프레임마다의 시간 이내에, 각각의 카운터는 동일한 시간 간격을 갖는 4개의 인터럽트 신호를 동기적으로 생성한다. 각각의 동기적인 인터럽트 신호는 각각의 DSP 프로세서에 대한 프레임 내의 각각의 시간을 표시하고, 또한 동기화 시작 시간, 동기화 종료 시간 등을 포함하는 동기화 시간을 표시한다. 여기서, 제 1 인터럽트 신호는 프레임이 시작하는 것을 표시하는데, 이 시작 인터럽트 신호는 각각의 DSP 프로세서에 대한 통합된 동기화 시작 시간을 표시하고, 제 4 인터럽트 신호는 프레임이 종료하려고 하는 것을 표시하고, 이 종료 인터럽트 신호는 각각의 DSP 프로세서에 대한 통합된 동기화 종료 시간을 표시한다. 바람직하게는, 인터럽트 신호를 생성할 때, 카운터는 도 3에 도시된 바와 같이 예를 들어, 0, 1, 2 및 3과 같은 인터럽트 신호 시리얼 번호를 또한 생성한다. 인터럽트 신호 인덱스는 인터럽트 신호가 한편 생성되기 때문에 동기화 시간인 것을 표시할 수 있고, 이들 2개는 함께 DSP 프로세서에 대한 모든 동기화 시간을 정확하게 표시하여, 인터럽트 신호만을 사용함으로써 발생할 수 있는 혼란을 회피한다. 이해 가능하게, DSP 프로세서 자체가 인터럽트 신호의 도래하는 번호 및 이에 의해 표시된 동기화 시간을 측정하고 유지할 때, 인터럽트 신호 인덱스가 생략될 수 있다.
프레임 N의 시작시에, 도 3에 도시된 바와 같이, 각각의 카운터는 시작 인터럽트 신호 및 인터럽트 신호 인덱스 0을 생성한다. 인터럽트 신호 및 그 인덱스를 수신한 후에, 각각이 DSP 프로세스는 이것이 다른 DSP 프로세서와 통합된 동기화 시작 시간이라는 것을 인지하고, 이어서 도 2에 도시된 바와 같이 단계 S1에서, DSP 0은 현재의 프로세서가 동기적으로 동작하는 것이 가능한지 여부를 판정한다. 유사하게, 다른 DSP 프로세서는 또한 현재의 프로세서가 동기적으로 동작하는 것이 가능한지 여부를 각각 판정한다.
실시예에서, 각각의 DSP 프로세서는 내부 비지/아이들(busy/idle) 플래그를 각각 유지하여, 현재의 DSP 프로세서가 데이터 프로세싱의 진행 중에 있는지를 표시한다. 본 발명의 실시예에서, 플래그가 논리 거짓이면, 이는 현재의 프로세서가 미완성된 작업을 갖지 않고, 현재 아이들 상태이고, 통신 데이터의 새로운 프레임을 동기적으로 프로세싱하는 것이 가능하다는 것을 표시하고, 플래그가 논리 참이면, 이는 현재의 프로세서가 미완성된 작업을 취급하고 있고, 새로운 데이터를 동기적으로 프로세싱하는 것이 가능하지 않다는 것을 표시한다. 이해 가능하게, 본 발명은 DSP 프로세서가 비지/아이들 플래그에 의해 현재의 프로세서의 동작 상태를 표시하고 판정하는 이 체계에 한정되는 것은 아니다.
이 경우에, 현재의 프레임 N 내에서, 도 3에 도시된 바와 같이, 인터럽트 신호 0에서, DSP 0의 비지/아이들 플래그는 논리 거짓이고, 반면에 단계 S2에서, DSP 0은 현재의 서비스 보드의 논리 회로 내에 있는 논리 디바이스(Req)를 논리 참으로 설정하여, 현재의 프로세서가 동기적으로 동작하는 것이 가능한 것을 표시한다. DSP 1, 2 및 3의 비지/아이들 플래그는 또한 논리 거짓이고, 이어서 이들은 또한 논리 디바이스(Req)를 논리 참으로 설정한다. 도면을 간단화하기 위해, 도 3은 단지 DSP 1의 비지/아이들 플래그 및 설정된 논리 디바이스(Req)만을 도시하고 있다. 바람직하게는, 시작 인터럽트 신호는 또한 동시에 판독 인터럽트 신호이고, 이는 현재의 데이터 프레임 시간 내의 제 1 판독 시간을 표시하고, 논리 디바이스(Ack)의 논리값을 검출하고 판정하기 전에, 시간을 절약하기 위해, 아이들 DSP 프로세서는 버퍼로부터 안테나에 의해 수신된 데이터를 판독할 수 있고, 특정 데이터 전처리를 행한다. 이 바람직한 경우에, 각각의 프로세서는 비지로 스위칭되고, 비지/아이들 플래그는 논리 참이 된다.
다음에, 단계 S3에서, DSP 0은 현재의 프로세서에 의해 설정된 논리 디바이스(Req) 및 다른 DSP 프로세서에 의해 논리 회로 내에 각각 설정된 다른 논리 디바이스(Req)에 기초하여, 다른 DSP 프로세서와의 통합된 규칙에 따라, 이것이 동기적으로 동작하는지를 판정한다. 다른 DSP 프로세서는 또한 다른 DSP 프로세서와의 통합된 규칙에 따라 동기적으로 동작하는지를 판정하는 유사한 동작을 행한다.
구체적으로, 도 1에서 전술된 논리 회로의 기능에 따라, 논리 디바이스(Req)의 논리값인 DSP 프로세서에 의해 설정된 동작 표시 신호는 논리 AND를 갖고 수행되고, 결과는 각각의 서비스 보드 상에서 논리 디바이스(Ack)의 논리값으로서 설정된다. 각각의 DSP 프로세서에 의해 사용된 통합된 규칙은 다른 DSP 프로세서의 논리값과 현재의 DSP 프로세서의 논리 디바이스(Req)의 논리값의 논리 AND가 참 또는 거짓인 것으로 판정하고, 논리 AND가 참일 때 현재의 DSP 프로세서가 동기적으로 동작하는 것으로 판정하고, 그렇지 않으면 현재의 DSP 프로세서가 동기적으로 동작하지 않는 것으로 판정한다.
이해 가능하게, 실제 시스템에서, 논리 디바이스(Req)의 값을 설정한 후에, 각각의 DSP 프로세서가 논리 디바이스(Req)의 논리값을 설정하는 시간은 반드시 동일할 필요는 없고 논리 회로는 또한 논리 AND 연산을 행하고 각각의 서비스 보드 상에서 논리 디바이스(ACK)의 논리값을 설정하는데 소정 시간을 필요로 하기 때문에, 각각의 DSP 프로세서는 ACK 신호를 검출하기 전에 수 마이크로초 내지 12 마이크로초 동안의 짧은 시간 동안 대기해야 한다. 이 대기 시간 중에, 바람직하게는 DSP 프로세서를 더 효율적으로 사용하기 위해, 프로세서는 적절하게 시간을 절약하기 위해 전술된 데이터 전처리를 행한다. 이해 가능하게, DSP 프로세서는 그 Req 신호를 설정한 후에 데이터 전처리를 행하지 않을 수 있고, 이는 단지 수 마이크로초 내지 12 마이크로초 동안 단순히 대기하기만 하고 Ack 신호를 검출하고 결정한다.
현재의 프레임에서, 모든 DSP 프로세서의 모든 동작 표시 신호는 참이기 때문에, 이들은 시간 t1에서 동기적으로 동작하기 시작하고, MIMO 데이터 프로세싱을 수행한다. 바람직하게는, 각각의 DSP 프로세서는 전술된 데이터 전처리에 기초하여 데이터 프로세싱을 계속하는 것으로 판정한다.
다음에, 제 2 인터럽트 신호, 즉 인터럽트 신호 1은 판독 인터럽트 신호이고, 이는 각각의 DSP 프로세스가 버퍼로부터 후속 데이터를 판독할 수 있는 현재 데이터 프레임의 시간 내의 제 2 판독 시간을 표시하고, 데이터 프로세싱을 계속한다. 프레임 내에서 다수회 버퍼로부터 판독 방법을 취하는 것은 DSP 프로세서의 버퍼 판독 주파수를 증가시키는 것이 가능하고, 이에 따라 A/B 버퍼의 용량 요건을 감소시킨다. 바람직하게는, 안테나 수신의 속도가 더 빠르고 이는 일반적으로 80 MHz의 속도에서 버퍼 내에 데이터를 계속 저장하기 때문에, DSP 프로세서는 버스트로 판독하는 반면에, 버퍼는 일반적으로 A/B 버퍼의 방식을 사용하여, 즉 FPGA가 버퍼 A에 데이터를 저장하고, DSP가 버퍼 B로부터 판독할 때와 동시에 구현된다. 따라서, 상기 인터럽트 신호 0이 발생할 때, DSP 프로세서는 버퍼 A로부터 데이터를 판독할 수 있고, 인터럽트 신호 1이 현재 시간에 발생할 때 DSP 프로세서는 버퍼 B로부터 데이터를 판독할 수 있는 등이다.
다음, 도 3에 도시된 바와 같이, 제 3 인터럽트 신호, 즉 인터럽트 신호 2는 다른 판독 인터럽트 신호여서, 현재 데이터 프레임의 시간 내의 제 3 판독 시간을 표시하고, DSP 1의 데이터 프로세싱이 완료되고, 비지/아이들 플래그는 거짓으로 전환되지만, DSP 0의 프로세싱은 완료되지 않고, 이어서 이는 버퍼로부터 후속 데이터의 판독을 계속하고, 데이터 프로세싱을 계속한다. 게다가, DSP 2 및 3의 데이터 프로세싱이 또한 완료되고, 비지/아이들 플래그는 거짓으로 전환된다(도면에 도시되어 있지 않음).
다음, 이 프레임의 시간의 종료 및 다음 프레임의 시간의 시작 전에, 제 4 인터럽트 신호, 즉 인터럽트 신호 인덱스 3이 종료 인터럽트 신호이고, 이는 통합된 동기화 종료 시간을 표시한다. 단계 S4에서, DSP 0은 논리 디바이스(Req) 상의 동작 표시 신호를 논리 거짓으로 설정하고, 다른 DSP 프로세서는 또한 유사한 동작을 행한다. 인터럽트 신호는 또한 동시에 판독 인터럽트 신호이고, 이는 현재의 데이터 프레임 시간의 제 4 판독 시간을 표시하고, 본 발명의 실시예에서 DSP 0의 프로세싱이 완료되지 않았기 때문에, 이는 버퍼로부터 후속 데이터의 판독을 계속하고, 데이터의 프로세싱을 계속한다.
프레임 N+1의 시작시에, 상기의 프레임 N의 시작과 유사하게, 각각의 카운터는 시작 인터럽트 신호 및 인터럽트 신호 인덱스 0을 동기적으로 생성하여(프레임 N+1 내의 인터럽트 신호 인덱스는 또한 프레임 N의 최종 인터럽트 신호를 따름으로써 넘버링을 계속할 수 있음), 각각의 DSP 프로세서에 대한 통합된 동기화 시작 시간을 표시한다.
단계 S1'에서, DSP 0은 이것이 동기적으로 동작 가능한지를 판정한다. 이는 프레임 N의 데이터 프로세싱을 완료하지 않았기 때문에, 비지/아이들 플래그는 여전히 참이고, 이는 나머지 데이터를 프로세싱하는 것을 완료해야 하여, 프레임 N+1의 프레임 시간에 새로운 프레임 데이터를 동기적으로 프로세싱하는 것을 가능하지 않게 한다. 따라서, 단계 S2'에서, DSP 0은 동작 표시 신호, 즉 서비스 보드 0의 논리 디바이스(Req)를 논리 거짓으로 설정한다.
DSP 1, 2 및 3에 대해, 이들은 이전의 프레임의 데이터를 프로세싱하는 것을 완료하였기 때문에, 이들의 비지/아이들 플래그가 거짓이고, 이들은 프레임 N+1의 프레임 시간에 새로운 프레임 데이터를 동기적으로 프로세싱하는 것이 가능하다. 따라서, 이들 DSP 1, 2 및 3은 동작 표시 신호, 즉 각각의 서비스 보드 상의 논리 디바이스(Req)를 논리 참으로 각각 설정한다. 그 후에, DSP 1, 2 및 3은 버퍼로부터 안테나에 의해 수신된 데이터를 판독하고, 특정의 데이터 전처리를 행하고, 이들의 비지/아이들 플래그를 참으로 전환한다.
다음에, 단계 S3'에서, t2의 순간에, DSP 0의 논리 디바이스(Req)의 논리값이 거짓이기 때문에, DSP 프로세서의 동작 표시 신호의 논리 AND는 거짓이고, DSP 0은 논리값에 기초하여 현재의 DSP 프로세서가 N+1 프레임 시간에서 동기적으로 동작하지 않는 것으로 판정한다. 다른 DSP 프로세서는 또한 이에 따라 현재의 N+1 프레임 시간에서 동기적으로 동작하지 않는 것으로 판정하고, 이들은 전처리의 결과를 폐기할 수 있고, 비지/아이들 플래그를 거짓으로 변환할 수 있다.
다음에, 프레임 N+1의 시간 이내에, DSP 0은 이전의 데이터 프레임의 데이터 프로세스를 완료한다. 프레임 N+1이 종료하고 다음 프레임이 시작하기 전에 도달하는 제 4 인터럽트 신호에서, DSP 0은 동작 표시 신호, 즉 논리 디바이스(Req)를 논리 거짓으로 설정한다.
다음에, 프레임 N+2가 시작될 때, 이전의 프레임 N이 시작하는 것과 유사하게, 모든 카운터는 모든 DSP 프로세서에 대한 통합된 동기화 시작 시간을 표시하기 위해, 시작 인터럽트 신호 및 인터럽트 신호 인덱스 0을 동기적으로 생성한다.
각각의 DSP 프로세서는 이 순간에 아이들 상태에 있기 때문에, 따라서 이들은 프레임 N+2에서 동기적으로 동작하는 것이 가능하다. 다음에, 각각의 프로세서는 동작 표시 신호의 설정을 행하고, t3의 순간에 동기적으로 동작을 시작하도록 판정한다. 상세한 단계는 전술된 프레임 N과 유사하고, 불필요한 설명은 제공되지 않을 것이다.
상기 부분은 본 발명의 방법의 일 실시예를 설명하였다. 이하의 부분은 도 4를 참조하여 디바이스의 관점으로부터 본 발명의 다른 실시예를 설명할 것이다.
도 4는 본 발명의 다른 실시예에 따른 MIMO 수신기의 DSP 프로세서에 있어서 다른 DSP 프로세서와 동기적으로 동작하기 위한 디바이스(1)의 블록 다이어그램을 도시한다. 디바이스(1)는 판정 수단(10), 설정 수단(20), 판단 수단(30) 및 바람직하게는 재설정 수단(50)을 포함한다. MIMO 수신기, 각각의 서비스 보드, DSP 프로세서, 각각의 카운터, 클럭 및 논리 디바이스(Req, AND 게이트 및 Ack)는 도 1에 도시된 바와 같고, 본 발명의 방법의 실시예와 유사하고, 불필요한 설명은 제공되지 않을 것이다.
프레임 N의 시작에서, 도 3에 도시된 바와 같이, 각각의 카운터는 시작 인터럽트 신호 및 인터럽트 신호 인덱스 0을 생성한다. 인터럽트 신호 및 그 인덱스를 수신한 후에, 각각의 DSP 프로세서는 이것이 다른 DSP 프로세서와 통합된 동기화 시작 시간인 것을 인지하고, 이어서 도 2에 도시된 바와 같이, DSP 0의 디바이스(1)의 판정 수단은 현재의 프로세서가 동기적으로 동작하는 것이 가능한지 여부를 판정한다. 유사하게, 다른 DSP 프로세서의 판정 수단은 또한 현재 프로세서가 동기적으로 동작하는 것이 가능한지 여부를 각각 판정한다.
실시예에서, 각각의 DSP 프로세서는 내부 비지/아이들 플래그를 각각 유지하여, 현재의 DSP 프로세서가 데이터 프로세싱의 진행 중에 있는지를 표시한다. 본 발명의 실시예에서, 플래그가 논리 거짓이면, 이는 현재의 프로세서가 미완성 작업을 갖지 않고, 현재 아이들 상태이고, 통신 데이터의 새로운 프레임을 동기적으로 프로세싱하는 것이 가능하다는 것을 표시하고, 플래그가 논리 참이면, 이는 현재의 프로세서가 미완성된 작업을 취급하고 새로운 데이터를 동기적으로 프로세싱하는 것이 가능하지 않은 것을 표시한다.
현재의 프레임 N에서, 도 3에 도시된 바와 같이, 인터럽트 신호 0에서, DSP 0의 비지/아이들 플래그는 논리 거짓이고, 이어서 설정 수단(20)은 현재의 서비스 보드의 논리 회로 내에 있는 논리 디바이스(Req)를 논리 참으로 설정하여, 현재의 프로세서가 동기적으로 동작하는 것이 가능하다는 것을 표시한다. DSP 1, 2, 및 3의 비지/아이들 플래그는 또한 논리 거짓이고, 이어서 이들은 또한 논리 디바이스(Req)를 논리 참으로 설정한다. 도면을 간단화하기 위해, 도 3은 단지 DSP 1의 비지/아이들 플래그 및 설정 논리 디바이스(Req)만을 도시한다. 바람직하게는, 시작 인터럽트 신호는 또한 동시에 판독 인터럽트 신호이고, 이는 현재 데이터 프레임 시간 내의 제 1 판독 시간을 표시하고, 논리 디바이스(Ack)의 논리값을 검출하여 판정하기 전에, 시간을 절약하기 위해, 판정 수단(10)은 버퍼로부터 안테나에 의해 수신된 데이터를 판독하는 것으로 현재의 아이들 DSP 프로세서를 판정하고, 특정 데이터 전처리를 행하지 않는다. 따라서, 모든 프로세서의 각각의 판독 수단(40)은 버퍼로부터 데이터를 판독하고, DSP 프로세서는 수신된 데이터를 프로세싱하고, 비지로 스위칭하고, 비지/아이들 플래그는 논리 참이 된다.
다음에, 판단 수단(30)은, 현재의 프로세서에 의해 설정된 논리 디바이스(Req) 및 다른 DSP 프로세서에 의해 논리 회로 내에 각각 설정된 다른 논리 디바이스(Req)에 기초하여, 다른 DSP 프로세서와의 통합된 규칙에 따라, DSP 0이 동기적으로 동작하는지를 판정한다. 다른 DSP 프로세서는 또한 다른 DSP 프로세서와의 통합된 규칙에 따라 동기적으로 동작하는지를 판정하는 유사한 동작을 행한다.
구체적으로, 도 1에서 전술된 논리 회로의 기능에 따라, 논리 디바이스(Req)의 논리값인 DSP 프로세서에 의해 설정된 동작 표시 신호는 논리 AND를 갖고 수행되고, 결과는 각각의 서비스 보드 상에서 논리 디바이스(Ack)의 논리값으로서 설정된다. 판단 수단(30)에 의해 사용된 통합된 규칙은 다른 DSP 프로세서의 논리값을 갖는 현재의 DSP 프로세서의 논리 디바이스(Req)의 논리값의 논리 AND가 참 또는 거짓인 것으로 판정하고, 논리 AND가 참일 때 현재의 DSP 프로세서가 동기적으로 동작하는 것으로 판정하고, 그렇지 않으면 현재의 DSP 프로세서가 동기적으로 동작하지 않는 것으로 판정한다.
이해 가능하게, 실제 시스템에서, 논리 디바이스(Req)의 값을 설정한 후에, 각각의 DSP 프로세서가 논리 디바이스(Req)의 논리값을 설정하는 시간은 반드시 동일할 필요는 없고 논리 회로는 또한 논리 AND 연산을 행하고 각각의 서비스 보드 상에서 논리 디바이스(ACK)의 논리값을 설정하는데 소정 시간을 필요로 하기 때문에, 각각의 DSP 프로세서는 ACK 신호를 검출하기 전에 수 마이크로초 내지 12 마이크로초 동안의 짧은 시간 동안 대기해야 한다. 이 대기 시간 중에, 바람직하게는 DSP 프로세서를 더 효율적으로 사용하기 위해, 프로세서는 적절하게 시간을 절약하기 위해 전술된 데이터 전처리를 행한다.
현재의 프레임에서, 모든 DSP 프로세서의 모든 동작 표시 신호는 참이기 때문에, 이들은 시간 t1에서 동기적으로 동작하기 시작하고, MIMO 데이터 프로세싱을 수행한다. 바람직하게는, 판단 수단(30)은 전술된 데이터 전처리에 기초하여 데이터 프로세싱을 계속하기 위해 현재의 DSP 프로세서를 판정한다.
다음에, 제 2 인터럽트 신호, 즉 인터럽트 신호 1은 판독 인터럽트 신호이고, 이는 판독 수단(40)이 버퍼로부터 후속 데이터를 판독할 수 있는 현재 데이터 프레임의 시간 내의 제 2 판독 시간을 표시하고, DSP 프로세서는 후속 데이터 판독에 기초하여 데이터 프로세싱을 계속한다. 바람직하게는, 안테나 수신의 속도가 더 빠르고 이는 일반적으로 80 MHz의 속도에서 버퍼 내에 데이터를 계속 저장하기 때문에, DSP 프로세서는 버스트로 판독하는 반면에, 버퍼는 일반적으로 A/B 버퍼의 방식을 사용하여, 즉 FPGA가 버퍼 A에 데이터를 저장하고, DSP가 버퍼 B로부터 판독할 때와 동시에 구현된다. 따라서, 상기 인터럽트 신호 0이 발생할 때, DSP 프로세서는 버퍼 A로부터 데이터를 판독할 수 있고, 인터럽트 신호 1이 현재 시간에 발생할 때 DSP 프로세서는 버퍼 B로부터 데이터를 판독할 수 있는 등이다. 프레임 내에서 다수회 버퍼로부터 판독하는 방법을 취하는 것은 DSP 프로세서의 버퍼 판독 주파수를 증가시키는 것이 가능하고, 이에 따라 A/B 버퍼의 용량 요건을 감소시킨다.
다음, 도 3에 도시된 바와 같이, 제 3 인터럽트 신호, 즉 인터럽트 신호 2는 다른 판독 인터럽트 신호여서, 현재 데이터 프레임의 시간 내의 제 3 판독 시간을 표시하고, DSP 1의 데이터 프로세싱이 완료되고, 비지/아이들 플래그는 거짓으로 전환되지만, DSP 0의 프로세싱은 완료되지 않고, 이어서 판독 수단(40)은 버퍼로부터 후속 데이터의 판독을 계속하고, DSP 0은 데이터 프로세싱을 계속한다. 게다가, DSP 2 및 3의 데이터 프로세싱이 또한 완료되고, 비지/아이들 플래그는 거짓으로 전환된다(도면에 도시되어 있지 않음).
다음, 이 프레임의 시간의 종료 및 다음 프레임의 시간의 시작 전에, 제 4 인터럽트 신호, 즉 인터럽트 신호 인덱스 3이 종료 인터럽트 신호이고, 이는 통합된 동기화 종료 시간을 표시한다. 단계 S4에서, DSP 0은 논리 디바이스(Req) 상의 동작 표시 신호를 논리 거짓으로 설정하고, 다른 DSP 프로세서는 또한 유사한 동작을 행한다. 인터럽트 신호는 또한 동시에 판독 인터럽트 신호이고, 이는 현재의 데이터 프레임 시간의 제 4 판독 시간을 표시하고, 본 발명의 실시예에서 DSP 0의 프로세싱이 완료되지 않았기 때문에, 판독 수단(40)은 버퍼로부터 후속 데이터의 판독을 계속하고, DSP 0은 데이터의 프로세싱을 계속한다.
프레임 N+1의 시작시에, 상기의 프레임 N의 시작과 유사하게, 각각의 카운터는 시작 인터럽트 신호 및 인터럽트 신호 인덱스 0을 동기적으로 생성하여(프레임 N+1 내의 인터럽트 신호 인덱스는 또한 프레임 N의 최종 인터럽트 신호를 따름으로써 넘버링을 계속할 수 있음), 각각의 DSP 프로세서에 대한 통합된 동기화 시작 시간을 표시한다.
판정 수단(10)은 DSP 0이 동기적으로 동작 가능한지를 판정한다. DSP 0은 프레임 N의 데이터 프로세싱을 완료하지 않았기 때문에, 비지/아이들 플래그는 여전히 참이고, 이는 나머지 데이터를 프로세싱하는 것을 완료해야 하여, 프레임 N+1의 프레임 시간에 새로운 프레임 데이터를 동기적으로 프로세싱하는 것을 가능하지 않게 한다. 따라서, 설정 수단(20)은 동작 표시 신호, 즉 서비스 보드 0의 논리 디바이스(Req)를 논리 거짓으로 설정한다.
DSP 1, 2 및 3에 대해, 이들의 판정 수단은 이들이 이전의 프레임의 데이터를 프로세싱하는 것을 완료한 것으로 판정하기 때문에, 이들의 비지/아이들 플래그가 거짓이고, 이들은 프레임 N+1의 프레임 시간에 새로운 프레임 데이터를 동기적으로 프로세싱하는 것이 가능하다. 따라서, 이들 DSP 1, 2 및 3은 동작 표시 신호, 즉 각각의 서비스 보드 상의 논리 디바이스(Req)를 논리 참으로 각각 설정한다. 그 후에, DSP 1, 2 및 3의 판독 수단은 각각 이들의 각각의 버퍼로부터 안테나에 의해 수신된 데이터를 판독하고, 특정의 데이터 전처리를 행하고, 이들의 비지/아이들 플래그를 참으로 전환한다.
다음에, t2의 순간에, DSP 0의 논리 디바이스(Req)의 논리값이 거짓이기 때문에, DSP 프로세서의 동작 표시 신호의 논리 AND는 거짓이고, DSP 0의 판단 수단(30)은 논리값에 기초하여 현재의 DSP 프로세서가 N+1 프레임 시간에서 동기적으로 동작하지 않는 것으로 판정한다. 다른 DSP 프로세서는 또한 이에 따라 현재의 N+1 프레임 시간에서 동기적으로 동작하지 않는 것으로 판정하고, 이들은 전처리의 결과를 폐기할 수 있고, 비지/아이들 플래그를 거짓으로 변환할 수 있다. 다음에, 프레임 N+1의 시간 이내에, DSP 0은 이전의 데이터 프레임의 데이터 프로세스를 완료한다. 프레임 N+1이 종료하고 다음 프레임이 시작하기 전에 도달하는 제 4 인터럽트 신호에서, DSP 0은 동작 표시 신호, 즉 논리 디바이스(Req)를 논리 거짓으로 설정한다.
다음에, 프레임 N+2가 시작될 때, 이전의 프레임 N이 시작하는 것과 유사하게, 모든 카운터는 모든 DSP 프로세서에 대한 통합된 동기화 시작 시간을 표시하기 위해, 시작 인터럽트 신호 및 인터럽트 신호 인덱스 0을 동기적으로 생성한다.
각각의 DSP 프로세서는 이 순간에 아이들 상태에 있기 때문에, 따라서 이들은 프레임 N+2에서 동기적으로 동작하는 것이 가능하다. 다음에, 각각의 프로세서의 판정 수단이 동기적으로 동작하는 것이 가능한 것으로 판정한 후에, 각각의 설정 수단은 동작 표시 신호의 설정을 행하고, 각각의 판정 수단은 t3의 순간에 동기적으로 동작을 시작하도록 판정한다. 상세한 단계는 전술된 프레임 N과 유사하고, 불필요한 설명은 제공되지 않을 것이다.
상기에는 DSP 프로세서가 버퍼로부터 동기적으로 판독하고 다중 안테나 MIMO 시스템 내의 각각의 안테나에 의해 수신된 데이터를 프로세싱하는 예를 사용함으로써 본 발명을 설명하였다. 이해 가능하게, 본 발명은 각각의 안테나의 전송 데이터를 동기적으로 프로세싱하고 각각의 안테나를 위한 버퍼 구역을 거쳐 데이터를 제공하는 DSP에 또한 적용 가능하고, 여기서 각각의 DSP의 동기화 프로세스는 전술된 절차와 유사하다. 동기화 동작 프로세스에서, 상기 판독 시간에 유사하게, 각각의 DSP 프로세서는 통신 프레임의 시간에 다수의 기록 시간에서 현재의 DSP 프로세서에 대응하는 안테나에 접속된 버퍼 구역 내로 통신 데이터를 기록하기 위해 기록 디바이스를 사용한다. 기록 시간은 현재의 DSP 프로세서를 제어하는 카운터에 의해 제공된 다수의 기록 인터럽트 신호에 의해 표시된다. 이해 가능하게, 하드웨어 논리 회로 내의 논리 디바이스에서 상기 논리 설정, 계산 및 판정의 시간은 매우 짧고, 일반적으로 단지 수 마이크로초 내지 12 마이크로초를 필요로 하고, 따라서 동기화를 위해 요구되는 시간 오버헤드는 전통적인 소프트웨어 프로세스간 통신에서 존재하는 수 밀리초 내지 12 밀리초보다 훨씬 작다. 이는 실시간으로 다수의 DSP 프로세서를 동기화하고, DSP 프로세서의 동기화 프로세싱 속도를 보장하고, 다중 안테나 MIMO 통신 시스템의 통신 속도를 증가시킨다. 더욱이, 본 발명의 구현은 단지 논리 AND 게이트와 같은 다수의 논리 회로를 필요로 하고, 구조는 간결하고, 효율적이고, 구현이 용이하다. 각각의 논리 AND 게이트는 캐스케이딩에 의해 접속되기 때문에, 시스템의 용량에 따라 서비스 보드 또는 DSP 프로세서를 증가시키거나 또는 감소시키는 것이 요구될 때, 단지 논리 디바이스의 캐스케이딩 접속을 증가시키거나 또는 감소시키기만 하면 되고, 이는 확장을 위해 매우 편리하고 동기화를 위한 시간 오버헤드를 증가시키지 않는다.
상기에는 동기적으로 동작하는지 여부가 각각의 DSP 프로세서의 동작 표시 신호의 논리 AND에 따라 결정되는 예에 기초하여 본 발명을 설명하였다. 이해 가능하게, 본 발명은 논리 AND에 따른 동기화에 한정되는 것은 아니고, 예를 들어 DSP 프로세서의 동작 표시 신호가 이것이 동기적으로 동작하는 것이 가능한 것을 표시하기 위한 논리 거짓 및 이것이 동작 가능하지 않은 것을 표시하는 논리 참을 사용할 때, 대응 논리 함수는 각각의 동작 표시 신호의 논리 OR이고, 논리 OR이 거짓일 때 각각의 DSP 프로세서는 동기적으로 작동하고, 그렇지 않으면 각각의 DSP 프로세서는 동기적으로 동작하지 않는다. 논리 회로는 기술적인 해결책을 구현하기 위해 다수의 OR 게이트의 캐스케이딩을 사용하는 것이 가능하다. 본 발명의 교시에 따르면, 당 기술 분야의 숙련자들은 실제 시스템 요구에 기초하여, 구성, 동작 표시 신호의 판정 논리 및 대응 논리 회로를 설계하는 것이 가능하고, 이들 해결책은 모두 본 발명에 의해 청구된 보호의 범주 내에 있다. 그리고, 설명은 불필요한 상세를 제공하지 않을 것이다.
상기 실시예에서, 서로 동기화되고 동일한 GPS 클럭에 의해 구동되는 각각의 카운터는 통합된 동기화 시작 시간 및 동기화 종료 시간을 각각의 DSP 프로세서에 각각 제공한다. 당 기술 분야의 숙련자들은 본 발명이 이에 한정되는 것은 아니고, 각각의 카운터가 또한 원자 클럭과 같은 동일한 주파수를 갖는 다수의 동기화 클럭에 의해 각각 구동되는 것이 가능하고, 또는 각각의 DSP 프로세서는 하나의 카운터를 공유한다. 이들 체계 및 다른 언급되지 않은 체계는 모두 본 발명에 의해 청구된 보호의 범주 내에 있다.
상기에는 무선 통신의 MIMO 통신 디바이스에서 본 발명의 적용에 의해 본 발명을 설명하였다. 이해 가능하게, 본 발명은 이에 한정되는 것은 아니고, 네트워크 프로토콜 시뮬레이션을 위해 사용되는 실시간 분산 컴퓨팅 또는 라우터 컴퓨팅을 위한 멀티-프로세서 컴퓨터와 같은 실시간 분산 프로세싱을 필요로 하는 임의의 디바이스에 적용 가능하다. 본 발명에 기초하여, 당 기술 분야의 숙련자들은 모든 실시간 분산 시스템이 본 발명의 실시예에서 언급된 다중 안테나 MIMO 디바이스의 동등한 대안이고, 본 발명은 또한 이들 대안적인 등가물에도 적용 가능한다는 것을 합리적으로 예측하는 것이 가능하다.
전술된 본 발명의 실시예에서, 이해될 필요가 있는 것은, 본 발명이 전술된 특정 실시예에 한정되는 것은 아니라는 것이고, 당 기술 분야의 숙련자들은 첨부된 청구범위의 권리의 범주 내에서 다양한 변형 및 수정을 행할 수 있다.
1: 디바이스 10: 판정 수단
20: 설정 수단 30: 판단 수단
40: 판독 수단 50: 재설정 수단

Claims (22)

  1. 실시간 분산 시스템의 분산 모듈에서, 다른 분산 모듈들과 동기적으로 동작하기 위해 사용되는 방법에 있어서,
    i. 상기 다른 분산 모듈들과 통합되는 동기화 시작 시간에, 현재의 분산 모듈이 동기적으로 동작 가능한지를 판정하는 단계와,
    ii. 상기 판정 결과에 기초하여 상기 현재의 분산 모듈의 동작 표시 신호를 논리 회로 내에 설정하는 단계와,
    iii. 상기 다른 분산 모듈들에 의해 각각 설정된 상기 논리 회로 내의 동작 표시 신호들과 함께 상기 현재의 분산 모듈의 상기 동작 표시 신호에 기초하여, 상기 다른 분산 모듈들과 통합된 규칙에 따라 상기 현재의 분산 모듈이 동기적으로 동작하는지 여부를 판단하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 동기화 시작 시간은 상기 현재의 분산 모듈을 제어하는 카운터에 의해 생성된 시작 인터럽트 신호에 의해 표시되고, 상기 시작 인터럽트 신호는 상기 다른 분산 모듈들을 제어하는 다른 카운터들에 의해 상기 다른 분산 모듈들에 대해 제공된 시작 인터럽트 신호들과 동기화되고, 상기 현재의 분산 모듈을 제어하는 상기 카운터는 제 1 클럭 신호에 의해 구동되고, 상기 제 1 클럭 신호는 상기 다른 분산 모듈들을 제어하는 카운터들을 구동하는 클럭 신호들과 동기화되는
    방법.
  3. 제 2 항에 있어서,
    상기 동기화 시작 시간은 상기 현재의 분산 모듈을 제어하는 상기 카운터에 의해 제공된 인터럽트 신호 인덱스에 의해 또한 표시되는
    방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 현재의 분산 모듈을 제어하는 상기 카운터는 제 2 클럭 신호에 의해 상기 다른 분산 모듈들을 제어하는 카운터들과 동기화되는
    방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 단계 i에서,
    상기 현재의 분산 모듈이 비지/아이들 플래그에 기초하여 동기적으로 동작하는 것이 가능한지를 판정하고, 상기 플래그가 아이들 상태에 있으면 상기 현재의 분산 모듈이 동기적으로 동작하는 것이 가능한 것으로 판정하고, 그렇지 않으면 상기 현재의 분산 모듈이 동기적으로 동작하는 것이 불가능한 것으로 판정하는
    방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 단계 ii에서,
    - 상기 현재의 분산 모듈이 동기적으로 동작하는 것이 가능할 때 상기 현재의 분산 모듈의 동작 표시 신호를 논리 참으로 설정하고, 그렇지 않으면 상기 현재의 분산 모듈의 동작 표시 신호를 논리 거짓으로 설정하고,
    상기 단계 iii은,
    - 상기 다른 분산 모듈들의 동작 표시 신호들과 상기 현재의 분산 모듈의 동작 표시 신호의 논리 AND를 판정하고, 상기 논리 AND의 결과가 참이면 상기 현재의 분산 모듈이 동기적으로 동작하는 것으로 판단하고, 그렇지 않으면 상기 현재의 분산 모듈이 동기적으로 동작하지 않는 것으로 판단하는 것을 또한 포함하는
    방법.
  7. 제 6 항에 있어서,
    상기 단계 i에서,
    - 상기 현재의 분산 모듈이 동기적으로 동작하는 것이 가능할 때 상기 현재의 분산 모듈이 전처리를 행하는 것으로 판정하고,
    상기 단계 iii에서,
    - 상기 현재의 분산 모듈이 동기적으로 동작하는 것으로 판단할 때 상기 현재의 분산 모듈이 상기 전처리에 기초하여 동기적으로 동작하는 것으로 판단하는
    방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    iv. 상기 다른 분산 모듈들과 통합된 동기화 종료 시간에 상기 논리 회로 내의 상기 현재의 분산 모듈의 상기 동작 표시 신호를 재설정하는 단계를 더 포함하고,
    상기 통합된 동기화 종료 시간은 상기 현재의 분산 모듈을 제어하는 상기 카운터에 의해 제공되는 종료 인터럽트 신호에 의해 표시되고, 상기 종료 인터럽트 신호는 상기 다른 분산 모듈들을 제어하는 카운터들에 의해 상기 다른 분산 모듈들에 대해 제공된 종료 인터럽트 신호들과 동기화되는
    방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 실시간 분산 시스템은 무선 통신에 사용되는 MIMO 통신 장비이고, 상기 현재의 분산 모듈 및 상기 다른 분산 모듈들은 상기 MIMO 통신 장비의 신호 프로세싱 디바이스들인
    방법.
  10. 제 9 항에 있어서,
    상기 단계 iii 후에,
    - 상기 현재의 분산 모듈이 동기적으로 동작할 때, 통신 프레임 내의 다수의 판독 시점에서 각각 프로세싱을 위해 상기 현재의 분산 모듈에 대응하는 I/O 디바이스에 접속된 버퍼 구역으로부터 데이터를 판독하는 단계 - 상기 다수의 판독 시점은 상기 현재의 분산 모듈을 제어하는 상기 카운터에 의해 제공된 판독 인터럽트 신호들에 의해 표시됨 - 및/또는,
    - 상기 현재의 분산 모듈이 동기적으로 동작할 때, 통신 프레임 내의 다수의 기록 시점에서 각각 상기 현재의 분산 모듈에 대응하는 I/O 디바이스에 접속된 버퍼 구역에 데이터를 기록하는 단계 - 상기 다수의 기록 시점은 상기 현재의 분산 모듈을 제어하는 상기 카운터에 의해 제공된 기록 인터럽트 신호들에 의해 표시됨 - 를 더 포함하는
    방법.

  11. 실시간 분산 시스템의 분산 모듈에서, 다른 분산 모듈들과 동기적으로 동작하기 위해 사용되는 디바이스에 있어서,
    - 상기 다른 분산 모듈들과 통합되는 동기화 시작 시간에, 현재의 분산 모듈이 동기적으로 동작 가능한지를 판정하기 위해 사용되는 판정 수단과,
    - 상기 판정 결과에 기초하여 상기 현재의 분산 모듈의 동작 표시 신호를 논리 회로 내에 설정하기 위해 사용되는 설정 수단과,
    - 상기 다른 분산 모듈들에 의해 설정된 상기 논리 회로 내의 동작 표시 신호들과 함께 상기 현재의 분산 모듈의 동작 표시 신호에 기초하여, 상기 다른 분산 모듈들과 통합된 규칙에 따라 상기 현재의 분산 모듈이 동기적으로 동작하는지 여부를 판단하기 위해 사용되는 판단 수단을 포함하는
    디바이스.
  12. 제 11 항에 있어서,
    상기 동기화 시작 시간은 상기 현재의 분산 모듈을 제어하는 카운터에 의해 생성된 시작 인터럽트 신호에 의해 표시되고, 상기 시작 인터럽트 신호는 상기 다른 분산 모듈들을 제어하는 다른 카운터들에 의해 상기 다른 분산 모듈들에 대해 제공된 시작 인터럽트 신호들과 동기화되고, 상기 현재의 분산 모듈을 제어하는 상기 카운터는 제 1 클럭 신호에 의해 구동되고, 상기 제 1 클럭 신호는 상기 다른 분산 모듈들을 제어하는 카운터들을 구동하는 클럭 신호들과 동기화되는
    디바이스.
  13. 제 12 항에 있어서,
    상기 동기화 시작 시간은 상기 현재의 분산 모듈을 제어하는 상기 카운터에 의해 제공된 인터럽트 신호 인덱스에 의해 또한 표시되는
    디바이스.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 현재의 분산 모듈을 제어하는 상기 카운터는 제 2 클럭 신호에 의해 상기 다른 분산 모듈들을 제어하는 카운터들과 동기화되는
    디바이스.
  15. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 판정 수단은,
    상기 현재의 분산 모듈이 비지/아이들 플래그에 기초하여 동기적으로 동작하는 것이 가능한지를 판정하고, 상기 플래그가 아이들 상태에 있으면 상기 현재의 분산 모듈이 동기적으로 동작하는 것이 가능한 것으로 판정하고, 그렇지 않으면 상기 현재의 분산 모듈이 동기적으로 동작하는 것이 불가능한 것으로 판정하기 위해 사용되는
    디바이스.
  16. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 설정 수단은,
    - 상기 현재의 분산 모듈이 동기적으로 동작하는 것이 가능할 때 상기 현재의 분산 모듈의 동작 표시 신호를 논리 참으로 설정하고, 그렇지 않으면 상기 현재의 분산 모듈의 동작 표시 신호를 논리 거짓으로 설정하기 위해 사용되고,
    상기 판단 수단은,
    - 상기 다른 분산 모듈들의 동작 표시 신호와 상기 현재의 분산 모듈의 동작 표시 신호의 논리 AND를 판정하고, 논리 AND의 결과가 참이면 상기 현재의 분산 모듈이 동기적으로 동작하는 것으로 판단하고, 그렇지 않으면 상기 현재의 분산 모듈이 동기적으로 동작하지 않는 것으로 판단하기 위해 사용되는
    디바이스.
  17. 제 16 항에 있어서,
    상기 판정 수단은,
    - 상기 현재의 분산 모듈이 동기적으로 동작하는 것이 가능할 때 전처리를 행하는 것으로 상기 현재의 분산 모듈을 판정하기 위해 또한 사용되고,
    상기 판단 수단은,
    - 상기 현재의 분산 모듈이 동기적으로 동작하는 것으로 판단할 때 상기 현재의 분산 모듈이 상기 전처리에 기초하여 동기적으로 동작하는 것으로 판단하기 위해 또한 사용되는
    디바이스.
  18. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    - 상기 다른 분산 모듈들과 통합된 동기화 종료 시간에 상기 논리 회로 내에 상기 현재의 분산 모듈의 동작 표시 신호를 재설정하기 위해 사용되는 재설정 수단을 더 포함하고,
    상기 통합된 동기화 종료 시간은 상기 현재의 분산 모듈을 제어하는 상기 카운터에 의해 제공되는 종료 인터럽트 신호에 의해 표시되고, 상기 종료 인터럽트 신호는 상기 다른 분산 모듈들을 제어하는 카운터들에 의해 상기 다른 분산 모듈들에 대해 제공된 종료 인터럽트 신호들과 동기화되는
    디바이스.
  19. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 실시간 분산 시스템은 무선 통신에 사용되는 MIMO 통신 장비이고, 상기 현재의 분산 모듈 및 상기 다른 분산 모듈들은 상기 MIMO 통신 장비의 신호 프로세싱 디바이스들인
    디바이스.
  20. 제 19 항에 있어서,
    - 상기 현재의 분산 모듈이 동기적으로 동작할 때, 통신 프레임 내의 다수의 판독 시점에서 각각 프로세싱을 위해 상기 현재의 분산 모듈에 대응하는 I/O 디바이스에 접속된 버퍼 구역으로부터 데이터를 판독하기 위해 사용되는 판독 수단 - 상기 다수의 판독 시점은 상기 현재의 분산 모듈을 제어하는 상기 카운터에 의해 제공된 판독 인터럽트 신호에 의해 표시됨 - 및/또는,
    - 상기 현재의 분산 모듈이 동기적으로 동작할 때, 통신 프레임 내의 다수의 기록 시점에서 각각 상기 현재의 분산 모듈에 대응하는 I/O 디바이스에 접속된 버퍼 구역에 데이터를 기록하기 위해 사용되는 기록 수단 - 상기 다수의 기록 시점은 상기 현재의 분산 모듈을 제어하는 상기 카운터에 의해 제공된 기록 인터럽트 신호에 의해 표시됨 - 을 더 포함하는
    디바이스.
  21. MIMO 통신 장비의 신호 프로세싱 디바이스에 있어서,
    제 19 항에 따른 디바이스를 포함하는
    신호 프로세싱 디바이스.
  22. MIMO 통신 장비에 있어서,
    제 21 항에 따른 하나 또는 다수의 신호 프로세싱 디바이스를 포함하는
    MIMO 통신 장비.
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