WO2010083626A1 - 用于实时分布式系统的同步方法及其装置 - Google Patents

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WO2010083626A1
WO2010083626A1 PCT/CN2009/000100 CN2009000100W WO2010083626A1 WO 2010083626 A1 WO2010083626 A1 WO 2010083626A1 CN 2009000100 W CN2009000100 W CN 2009000100W WO 2010083626 A1 WO2010083626 A1 WO 2010083626A1
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module
modules
counter
time
interrupt signal
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PCT/CN2009/000100
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Inventor
魏鹏辉
汪阳
Original Assignee
上海贝尔股份有限公司
阿尔卡特朗讯
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    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/02—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
    • H04B7/022—Site diversity; Macro-diversity
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/02—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
    • H04B7/04—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas
    • H04B7/0413—MIMO systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W56/00—Synchronisation arrangements

Definitions

  • the present invention relates to a real-time distributed system, and more particularly to a synchronization method and apparatus for a processing apparatus for a wireless multiple input multiple output device. Background technique
  • Multi-Input Multi-Output, MIMO for short communication systems have emerged.
  • MIMO systems physical layer data is processed in parallel using multiple distributed processing devices including multiple digital signal processors (DSPs).
  • DSPs digital signal processors
  • the received data of multiple antennas needs to be synchronized: Each processor processes the data received by one antenna separately, and each processor simultaneously processes the physical layer data in the same frame and sends it to the MIMO demodulator. Therefore, the synchronization between these multiple processors becomes very necessary.
  • each processor is controlled by a respective control process, and each control process synchronizes through inter-process communication such as semaphores or signal lights, shared global variables, and indirectly controls each processor to perform synchronous operations.
  • each process also runs on a different CPU, and each CPU is connected through a network such as Ethernet. In this case, each process is also synchronized by an Ethernet protocol or the like.
  • the speed requirement for the synchronization processing is correspondingly high, so the time overhead required for synchronization should be as small as possible, that is, real-time synchronization is usually required.
  • the synchronization of distributed modules implemented by software such as inter-process communication usually has a large delay, especially in the case where the number of processes requiring synchronization is large, the synchronization delay is usually as long as several milliseconds to several tens In milliseconds, it will be difficult to meet the real-time synchronization requirements of multi-antenna MIMO systems. Summary of the invention
  • a method for synchronous operation with other modules in a distributed module of a real-time distributed system comprising the steps of: i. being unified with the other distributed modules Synchronizing the start time, determining whether the module can operate synchronously; ii. setting an operation indication signal of the module in the logic circuit according to the determination result; iii. according to the operation indication signal of the module, and the other module
  • the operation indication signals respectively set in the logic circuit determine whether the module operates synchronously according to a rule unified with the other modules.
  • an apparatus for synchronizing with other distributed modules in a distributed module of a real-time distributed system comprising: determining means for using the other a unified synchronization start time of the distributed module, determining whether the module can be synchronously operated; setting means for setting an operation indication signal of the module in the logic circuit according to the determination result; determining means for using the The operation indication signal of the module, and the operation indication signal respectively set by the other modules in the logic circuit, determine whether the module operates synchronously according to a rule unified with the other distributed modules.
  • the synchronization start time is indicated by a start interrupt signal provided by a counter controlling the module, and the start interrupt signal is synchronized with a start interrupt signal provided by a counter controlling the other module to other modules controlled thereby.
  • the counter that controls the module is driven by a first clock signal that is synchronized with a clock signal that drives the counter that controls other modules.
  • the distributed module determines the logical AND of the operation indication signal of the module and the operation indication signals of the other modules: when the logical AND is true, it is determined that the module operates synchronously; otherwise, it is determined that the module does not operate synchronously.
  • Embodiments of the present invention are implemented in hardware, for example, including multiple parallel DSPs Synchronous operation of distributed modules of real-time distributed systems such as multi-antenna MIMO systems. Since the time required for logically setting, calculating, and judging the logic device in the logic circuit is short, the embodiment of the present invention realizes the synchronization of the distributed module with a relatively long time overhead, and can synchronize multiple times in real time at high speed.
  • the processor improves the real-time synchronization processing data processing capability of the MIMO communication device, satisfies the complex algorithm requirements in the multi-antenna MIMO system, thereby improving the communication rate; and the preferred embodiment of the present invention requires only two logic lines and several logics.
  • the door is simple, efficient, easy to implement, and has a convenient cascading extension.
  • 1 is a system architecture for implementing synchronization in a 4x4 MIMO receiver in accordance with an embodiment of the present invention
  • FIG. 2 is a flow chart of a method for a DSP to operate synchronously with other DSPs in the MIMO receiver of FIG. 1 in accordance with an embodiment of the present invention
  • FIG. 3 is a timing diagram of logic signals for synchronization of both DSP 0 and another DSP 1 in the MIMO receiver of FIG. 1 for synchronization, in accordance with an embodiment of the present invention
  • FIG. 4 is a block diagram of an apparatus for operating in synchronization with other DSP processor modules in a DSP processor of a MIMO receiver in accordance with another embodiment of the present invention.
  • each DSP processor uses Processing data from one of the four antennas of the MIMO receiver.
  • a buffer is generally provided between the antenna and the DSP processor. The data received by the antenna is first saved to the buffer by the FPGA (Field Programmable Gate Array), and the DSP reads the data from the buffer.
  • the antenna, FPGA and buffer described above are not shown in Figure 1.
  • Each of the service boards of the receiver further has a counter for providing an interrupt signal to the DSP processor, and each counter synchronously provides an interrupt signal for each DSP processor, and the interrupt signal is used to indicate to each DSP processor.
  • the synchronization timings of the other DSP processors are synchronized, such as the synchronization start time and the synchronization end time.
  • Each counter is connected to the same GPS (Global Positioning System) clock. The GPS clock receives satellite signals in the sky and recovers a globally uniform time information from the satellite signals, providing a uniform 10 MHz drive signal to each counter.
  • GPS Global Positioning System
  • the GPS clock provides a uniform 1 Hz clock synchronization signal for each counter to synchronize the counting logic of each counter.
  • clock synchronization signal There are two uses for synchronizing the counter's counting logic using this clock synchronization signal:
  • the counting logic of the counter is driven by a 10 MHz clock, and since the MIMO receiver and mobile terminal located in the base station use different GPS clocks, the 10 MHz clocks generated by them respectively have some frequency difference.
  • the 1 Hz clock is used to reset the count logic of each counter, eliminating the effect of frequency difference accumulation between the base station and the mobile terminal. It can be understood that the above unified 1 Hz clock synchronization signal is not required by the present invention, and any other method may be used to implement between the various counters on each service board.
  • the counting logic is synchronized, and the frequency difference accumulation between the base station and the mobile terminal is eliminated.
  • each service board also has a one-bit logic device Req and a logic device Ack connected to the DSP processor.
  • each logic device Req (ie, true/false, or 1/0, or valid/invalid, etc.) may be set by the DSP processor to indicate whether the DSP processor can perform synchronization operation indication signals.
  • the logic value of the logic device Req of each service board is logically ANDed by a plurality of AND gates in one logic circuit, and the result of the logical AND is fed back to (set to) the logic of each service board in one logic circuit.
  • the logic device Ack returns the logic and result of each logic device Req to the DSP processor.
  • the logic device Req and the logic device Ack are independent of the DSP processor; those skilled in the art can understand that in other embodiments, the logic device Req and the logic device Ack can be integrated into the DSP processor. Its function is implemented by a DSP processor, one or more pins of the DSP processor being coupled to corresponding logic circuits including logic devices such as AND gates. These and other implementations are within the scope of the claims of the present invention.
  • each counter synchronously generates four interrupt signals of the same time interval in each data frame time.
  • Each synchronized interrupt signal indicates each time in a frame for each DSP processor, and also indicates a synchronization time including a synchronization start time, a synchronization end time, and the like.
  • the first interrupt signal indicates the start of the frame
  • the start interrupt signal indicates a unified synchronization start time for each DSP processor
  • the fourth interrupt signal indicates that the frame is about to end, and the end interrupt signal is processed by each DSP.
  • the device indicates a unified synchronization end time.
  • the counter also generates an interrupt signal sequence number, such as 0, 1, 2, and 3, when the interrupt signal is generated, as shown in FIG.
  • the interrupt signal sequence number indicates which synchronization time the interrupt signal is generated at the same time. The two together more accurately indicate the synchronization time for the DSP processor, avoiding the confusion that may occur due to the simple use of the interrupt signal. It can be understood that the interrupt signal sequence number is not necessary. For example, when the DSP processor itself performs metering maintenance on the arrival number of the interrupt signal and the synchronization timing indicated by the processor, the interrupt signal sequence number can be omitted.
  • each counter synchronously generates a start interrupt signal and an interrupt signal sequence number 0.
  • DSP 0 determines whether the processor can operate synchronously.
  • other DSP processors also determine whether the processor can operate synchronously.
  • each DSP processor maintains an internal busy idle flag to indicate whether the DSP processor is currently performing data processing. In this embodiment, if the identifier is logically false, it indicates that the processor has no work that has not been processed yet, and is currently idle, and may perform synchronization processing on the communication data of a new frame; if the identifier is true, it indicates The processor is processing work that has not ended yet, and new data cannot be synchronized. It will be appreciated that the present invention is not limited to a method in which the DSP processor identifies and determines the operational status of the processor by means of a busy identification.
  • the busy idle flag of DSP 0 when the interrupt signal 0, the busy idle flag of DSP 0 is logically false, then in step S2, it will be in the service board in the logic circuit.
  • the logic device Req is set to logic true, indicating that the processor can participate in synchronous operation.
  • the busy and idle identifiers of DSPs 1, 2, and 3 are also logically false, and their logic devices Req are also set to logically true. To simplify the illustration, only the busy and idle identification and setting logic of DSP 1 are shown in FIG. Req.
  • the start interrupt signal is also a read interrupt signal indicating the first read time in the data frame time: before saving and determining the logic value of the logic device Ack, in order to save time, idle
  • the DSP processor can read the data received by the antenna from the buffer and perform certain pre-data processing. In this preferred case, each processor becomes busy and its busy ID is converted to logically true.
  • step S3 the DSP 0 determines whether the DSP 0 operates synchronously according to the logic device Req set by the processor and the logic device Req set by each of the other DSP processors in the logic circuit according to rules unified with other DSP processors. .
  • Other DSP processors perform similar operations, determining whether they operate synchronously according to rules that are consistent with other DSP processors.
  • the operation indication signal set by each DSP processor that is, the logic value of the logic device Req is logically AND, and the result is set as the logic device Ack logic on each service board.
  • Each DSP The uniform rule used by the processor is to determine whether the logical value of its logical device Req and the logical value of other DSP processors are true or false: when the logical AND is true, it is determined that the DSP processor operates synchronously; otherwise , to determine that the DSP processor is not operating synchronously.
  • each DSP processor should wait for a short period of several microseconds to ten microseconds after it sets the logic device Req value to detect the ACK signal. In this waiting time, preferably, in order to utilize the DSP processor more efficiently, the aforementioned pre-data processing is performed to save time. It can be understood that after each DSP sets its own Req signal, it can also not perform data pre-processing, and the waiting time of the single-chip can be detected and judged by the sub-signal to a few microseconds.
  • each DSP processor judges to continue data processing on the basis of the aforementioned advance data processing.
  • the second interrupt signal that is, the interrupt signal 1 is a read interrupt signal, which indicates the second read time in the data frame time
  • each DSP processor can read the subsequent data from the buffer.
  • the frequency of the DSP processor reading buffer can be increased, and the capacity requirement of the A/B buffer is correspondingly reduced.
  • the buffer is usually implemented by using A/B buffering. That is, while the FPGA saves the data to the A buffer, the DSP reads the B buffer. Therefore, when the above interrupt signal 0 occurs, the DSP processor can read the data in the A buffer; and at the moment when the interrupt signal 1 occurs, the DSP processor can read the data of the B buffer to reciprocate.
  • the interrupt signal 2 is another read interrupt signal indicating the third read time in the data frame time, and the data processing of the DSP 1 has been completed.
  • the busy ID is converted to false; but the processing of DSP 0 has not ended yet, it continues to read subsequent data from the buffer and continues data processing.
  • DSP The data processing of 2 and 3 has also been completed, and its busy ID is converted to false (not shown).
  • the fourth interrupt signal that is, the interrupt signal number 3 is the end interrupt signal, which indicates a unified synchronization end time.
  • step S4 DSP 0 sets its operational indication signal to logic false on logic device Req, and other DSP processors perform similar operations.
  • the interrupt signal is also a read interrupt signal indicating the fourth read time in the data frame time. Since the processing of DSP 0 is not finished in this embodiment, it continues to read from the buffer. Take subsequent data and continue data processing.
  • each counter synchronously generates a start interrupt signal and an interrupt signal sequence number 0 (the interrupt signal sequence number of frame N+1 may also continue from the last interrupt signal sequence in frame N). Number) to indicate a uniform synchronization start time to each DSP processor.
  • step S1 DSP 0 determines whether it can operate synchronously. Since the data of the frame N has not been processed yet, the busy idle flag is still true, so it must process the remaining data, so that it cannot perform the synchronization operation of a new frame of data within the frame time of frame N+1. Therefore, in step S2, DSP 0 sets the operation indication signal, that is, the logic device Req of the service board 0 to logical ⁇ .
  • DSPs 1, 2, and 3 since it has processed the data of the previous frame, its busy identification is that the new frame data can be synchronized in the frame time of frame N+1. Therefore, they set their respective operation indication signals, that is, the logic device Req of the respective service boards to be logically true. Thereafter, DSPs 1, 2, and 3 read the data received by the antenna from the buffer, perform certain pre-data processing, and convert the busy ID to true.
  • step S3 the time t 2, since the logic device Req DSP logic 0 is false, so the operation of the logic signal indicative of the respective DSP processor with the logical value is false, 0 DSP Gen It was determined this
  • the DSP processor does not operate synchronously during the N+1 frame time.
  • the other DSP processors also determine accordingly that the synchronization operation is not performed in the current N+1 frame time, which can discard the result of the pre-processing and convert its busy ID to false.
  • DSP 0 completes the data processing of the previous data frame.
  • the fourth interrupt signal before the start of the next time DSP 0 will The operation indication signal, that is, the logic device Req is set to logic false.
  • each counter synchronously generates a start interrupt signal and an interrupt signal number 0 to indicate a unified synchronization start time to each DSP processor.
  • each DSP processor Since each DSP processor is in an idle state at this time, it can be synchronized in frame N+2. Thereafter, each processor is set into the operating instruction signal, and determines the synchronization operation starts at time t 3. The detailed steps are similar to those in the aforementioned frame N, and will not be described here.
  • FIG. 4 is a block diagram of an apparatus 1 for operating in synchronization with other DSP processor modules in a DSP processor of a MIMO receiver in accordance with another embodiment of the present invention.
  • the device 1 comprises a judging device 10, a setting device 20, a determining device 30 and a preferred resetting device 40.
  • the MIMO receiver, each service board, the DSP processor, the counters, the clocks, and the logic devices Req, AND gates, and Ack are as shown in FIG. 1, similar to the foregoing embodiments of the method of the present invention, and are not described herein. .
  • each counter synchronously generates a start interrupt signal and an interrupt signal sequence number 0.
  • each DSP processor knows that it is now a synchronization start time unified with other DSP processors.
  • the judging device 10 of the device 1 of the DSP 0 determines whether the processor can be synchronized. .
  • the judging devices of other DSP processors also determine whether the processor can operate synchronously.
  • each DSP processor maintains an internal busy idle flag to indicate whether the DSP processor is currently performing data processing. In this embodiment, if the identifier is logically false, it indicates that the processor has no work that has not been processed yet, and is currently idle, and may perform synchronization processing on the communication data of a new frame; if the identifier is true, it indicates The processor is processing work that has not ended yet, and new data cannot be synchronized.
  • the setting device 20 will be the logic device of the service board in the logic circuit. Req is set to logically true, indicating that the processor can participate in synchronous operation.
  • the busy IDs of DSPs 1, 2, and 3 are also logically false, and their logic devices Req are also set to logically true. In order to illustrate the illustration, only the logic of the busy and idle identification and setting of DSP 1 is shown in Figure 3. Device Req.
  • the start interrupt signal is also a read interrupt signal, which indicates the first read time in the data frame time: before saving and determining the logic value of the logic device Ack, in order to save time, determine
  • the device 10 determines that the idle DSP processor reads the data received by the antenna from the buffer and performs certain pre-data processing. Therefore, the reading device 40 of each processor reads data from the buffer, and the DSP processor processes the read data and becomes busy, and its busy identification is converted to logically true.
  • the determining device 30 determines whether the DSP 0 operates synchronously according to the logic device Req set by the processor and the logic device Req set by the other DSP processors in the logic circuit according to rules unified with other DSP processors.
  • Other DSP processors perform similar operations, determining whether they operate synchronously in accordance with rules that are common to other DSP processors.
  • the operation indication signal set by each DSP processor that is, the logic value of the logic device Req is logically AND, and the result is set as the logic device Ack logic on each service board.
  • the unified rule used by the determining device 30 is to determine whether the logic value of the logic device Req and the logic value of other DSP processors are true or false: when the logic is true, it is determined that the DSP processor operates synchronously. Otherwise, it is determined that the DSP processor is not operating synchronously.
  • each DSP processor should wait a few microseconds to a few microseconds for a short period of time after it sets the logic device Req value to detect the ACK signal. During this waiting time, preferably, in order to utilize the DSP processor more efficiently, the aforementioned pre-data processing is performed to save time.
  • the operation indication signals of the respective DSP processors are all true, they start synchronous operation at the time and perform MIMO data processing.
  • the determining device 30 judges that the DSP processor continues data processing on the basis of the aforementioned advance data processing.
  • the second interrupt signal that is, the interrupt signal 1 is a read interrupt signal, which indicates the second read time in the data frame time
  • the reading device 40 can read the subsequent data from the buffer.
  • the DSP processor continues the data processing based on the read subsequent data.
  • the buffer is usually implemented by using A/B buffering, that is, FPGA. While saving the data to the A buffer, the DSP reads the B buffer.
  • the DSP processor can read the data in the A buffer; and at the moment the interrupt signal 1 occurs, the DSP processor can read the data of the B buffer.
  • the interrupt signal 2 is another read interrupt signal indicating the third read time in the data frame time, and the data processing of the DSP 1 has been completed.
  • the busy flag is converted to false; however, the processing of DSP 0 has not ended yet, the reading device 40 continues to read subsequent data from the buffer, and DSP 0 continues the data processing.
  • the data processing of DSP 2 and 3 has been completed, and the busy idle flag is converted to false (not shown).
  • the fourth interrupt signal that is, the interrupt signal number 3 is the end interrupt signal, which indicates a unified synchronization end time.
  • DSP 0 sets its operational indication signal to logic false on logic device Req, and other DSP processors perform similar operations.
  • the interrupt signal is also a read interrupt signal indicating the fourth read time in the current data frame time. Since the processing of DSP 0 is not yet completed in the present embodiment, the reading device 40 continues to buffer from the buffer. The subsequent data is read in the area, and DSP 0 continues the data processing.
  • each counter synchronously generates a start interrupt signal and an interrupt signal sequence number 0 (the interrupt signal sequence number of frame N+1 may also continue from the last interrupt signal sequence in frame N). Number) to indicate to each DSP processor A unified synchronization start time.
  • the judging means 10 of the DSP 0 judges whether or not the DSP 0 can operate in synchronization. Since DSP 0 has not processed the data of frame N, its busy idle flag is still true, so it must process the remaining data, resulting in the inability to synchronize the operation of a new frame of data within the frame time of frame N+1. Therefore, the setting means 20 sets the operation instruction signal, i.e., the logic device Req of the service board 0, to logical false.
  • DSPs 1, 2 and 3 their respective judging devices judge that they have processed the data of the previous frame, and the busy idle flag is 4 ⁇ , and a new frame data can be performed within the frame time of frame N+1. Synchronous operation. Therefore, their respective setting devices set their respective operation indication signals, that is, the logic devices Req of the respective service boards to be logically true. Thereafter, the reading devices of DSPs 1, 2 and 3 respectively read the data received by the antenna from the respective buffers, perform a certain pre-data processing, and convert the busy idle flag to true.
  • the determining device 30 of the DSP 0 determines that the DSP processor is at the N according to the logic value. Synchronous operation is not performed during +1 frame time.
  • the determining means of the other respective DSP processors also correspondingly determines that the synchronous operation is not performed in the N+1 frame time, which can discard the result of the previous processing and convert its busy idle flag to false.
  • DSP 0 completes the data processing of the previous data frame.
  • the fourth interrupt signal before the start of the next frame time DSP 0 sets its operation indication signal, logic device Req, to logic false.
  • each counter synchronously generates a start interrupt signal and an interrupt signal number 0 to indicate a unified synchronization start time to each DSP processor.
  • each DSP processor Since each DSP processor is in an idle state at this time, it can be synchronized in frame N+2. After the determination means determines each of the processors can be synchronized operation, each of the setting means is set into the operating instruction signal, and each determining means determines the synchronization starts operating at time t 3. The detailed steps are similar to those in the aforementioned frame N, and are not described herein.
  • the DSP processor synchronously reads and processes the data received by each antenna from the buffer as an example to explain the present invention.
  • each DSP processor writes communication data to a buffer connected to the corresponding antenna of the DSP processor by using a writing device at a plurality of writing times within the communication frame time.
  • the plurality of write times are indicated by a plurality of read interrupt signals provided by a counter that controls the DSP processor.
  • the time required for the logical setting, operation and judgment operation of the logic device in the hardware logic circuit described above is very short, usually only takes several microseconds to ten microseconds, so the time overhead required for synchronization is performed. Compared with the traditional software inter-process communication, it is much smaller than the millisecond to tens of milliseconds. It can synchronize multiple DSP processors in real time to ensure the synchronous processing rate of the DSP processor, and then improve the communication rate of the multi-antenna MIMO system. Moreover, in the implementation, only a few logic devices such as an AND gate are needed, the structure is concise and efficient, and easy to implement. Since each AND gate device is cascade-connected, when the service board or the DSP processor needs to be increased or decreased according to the system capacity, only By increasing or decreasing the cascade of logic devices, the expansion is very convenient and does not increase the time overhead of synchronization.
  • the present invention has been described above by taking the logical AND of the operation instruction signals of the respective DSP processors as an example to determine whether or not the synchronous operation is performed. It can be understood that the present invention is not limited to being based on logic and synchronization. For example, when the operation instruction signal of the DSP processor uses logic false to indicate that it can perform synchronous operation, and the logic indicates that the operation cannot be performed, the corresponding logic function can be used for each The logical OR of the operation indication signal: When the logic is false, each DSP processor performs synchronous operation; otherwise, the DSP processors do not perform synchronous operation. This technical solution can be implemented in a logic circuit using multiple OR gate cascades.
  • each counter may also be driven by a plurality of synchronized clocks of the same source frequency, such as atomic clocks; or each DSP processor shares a counter, and so on.
  • the present invention has been described above with reference to the application of the present invention to a MIMO communication device for wireless communication. It will be understood that the present invention is not limited thereto, and can be applied to any device having real-time distributed processing requirements, such as a multi-processor computer for real-time distributed computing such as network protocol emulation, routing calculation, and the like. Those skilled in the art can reasonably predict on the basis of the present invention that various real-time distributed systems are equivalent alternatives to the multi-antenna MIMO device involved in the embodiments of the present invention, and the present invention is equally applicable to these equivalent alternatives. the way.
  • the embodiments of the present invention have been described above, and it is to be understood that the present invention is not limited to the specific embodiments described above, and those skilled in the art can make various modifications and changes within the scope of the appended claims.

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Description

用于实时分布式系统的同歩方法及其装置 技术领域
本发明涉及实时分布式系统， 尤其涉及用于无线多输入多输出设 备的处理装置的同步方法及其装置。 背景技术
如今， 无线通信系统中的高速数据传输已变得越来越重要。 这一趋 势对无线通信系统的数据处理能力提出了极高的要求。 多输入多输出
( Multi-Input Multi-Output, 简称 MIMO )通信系统应运而生， 在 MIMO 系统中， 使用包括多个数字信号处理器 （DSP ) 的多个分布式处理装置 并行地对物理层数据进行处理。
由于多天线 MIMO系统的特性，对多个信道的信道估计、多个天线 收发数据的调制与解调等工作需要各个处理器同步地进行。 例如， 多个 天线的接收数据需要进行同步处理： 每个处理器分别处理一个天线接收 的数据， 且各个处理器同时处理同一帧中的物理层数据并将其发送给 MIMO解调器。 因而， 这多个处理器之间的同步运作就变得十分必要。
目前来说，多天线 MIMO系统中的各个处理器之间的同步由软件方 式实现。 例如， 各个处理器分别由各自的控制进程所控制， 各个控制进 程通过信号量或信号灯、 共享全局变量等进程间通信实现同步， 并间接 地控制各处理器进行同步运作。 此外， 在一些现有技术方案中， 各个进 程还运行在不同的 CPU上， 各个 CPU之间通过以太网等网络连接， 在 这种情况下， 各进程还通过以太网协议等进行同步。
由于多天线 MIMO通信速率 4艮高，对同步处理的速度要求相应地也 较高， 因而同步所需的时间开销应尽可能小， 即通常会要求实现实时同 步。 而现有技术中， 以进程间通信等软件方式实现的分布式模块的同步 通常具有较大的延迟， 特别是在需要同步的进程数很多的情况下， 同步 延迟通常长达数毫秒至数十毫秒，将很难满足多天线 MIMO系统的实时 性同步的要求。 发明内容
为了向多天线 MIMO 提供其在高速通信速率下所需的高速实时 同步， 提出一种同步速率高、 结构筒明、 易于实现与扩展的分布式模 块的同步方法是十分必要的。
根据本发明一个方面的实施例，提供了一种实时分布式系统的分布 式模块中用于和其他模块同步运作的方法，其中，包括如下步驟： i. 在 与所述其他分布式模块统一的同步起始时刻， 判断本模块是否可同步 运作； ii. 根据所述判断结果， 在逻辑电路中设置本模块的运作指示 信号； iii. 根据所述本模块的运作指示信号， 和所述其他模块各自在 所述逻辑电路中设置的运作指示信号， 按与所述其他模块统一的规则 确定本模块是否同步运作。
根据本发明另一个方面的实施例，提供了一种在实时分布式系统的 分布式模块中用于和其他分布式模块同步运作的装置， 其中， 包括： 判断装置， 用于在与所述其他分布式模块统一的同步起始时刻， 判断 本模块是否可同步运作； 设置装置， 用于根据所述判断结果， 在逻辑 电路中设置本模块的运作指示信号； 确定装置， 用于根据所述本模块 的运作指示信号， 和所述其他模块各自在所述逻辑电路中设置的运作 指示信号， 按与所述其他分布式模块统一的规则确定本模块是否同步 运作。
优选地， 所述同步起始时刻由控制本模块的计数器所提供的起始 中断信号指示， 该起始中断信号与控制所述其他模块的计数器向其控 制的其他模块提供的起始中断信号同步， 所述控制本模块的计数器受 第一时钟信号驱动， 该第一时钟信号与驱动所述控制其他模块的计数 器的时钟信号同步。 当本模块可同步运作时， 将本模块的运作指示信 号设置为逻辑真；否则，将所述本模块的运作指示信号设置为逻辑假。 分布式模块判断本模块的运作指示信号和所述其他模块各自的运作 指示信号的逻辑与： 当所述逻辑与为真时， 确定本模块同步运作； 否 则， 确定本模块不同步运作。
本发明的实施例以硬件的方式实现了例如含有多个并行 DSP 处 理器的多天线 MIMO 系统等实时分布式系统的分布式模块的同步运 作。 由于在逻辑电路中对逻辑器件进行逻辑设置、 运算与判断操作所 需的时间很短， 因此本发明的实施例以较 、的时间开销实现了分布式 模块的同步， 可以高速地实时同步多个处理器， 提高 MIMO通信设备 实时同步处理数据处理能力， 满足多天线 MIMO 系统中复杂的算法要 求， 进而提高了通信速率； 并且， 本发明的优选实施例仅需要两位的 逻辑线路及数个逻辑门， 结构简明高效， 易于实现， 并具有方便的级 联扩展方式。 附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描 述， 本发明的以上及其它特征、 目的和优点将会变得更加明显:
图 1为 居本发明的一个具体实施例， 在一个 4x4的 MIMO接收 机中的实现同步的系统架构；
图 2为根据本发明的一个具体实施例，图 1所示的 MIMO接收机中 一个 DSP用于和其他 DSP同步运作的方法的流程图；
图 3为根据本发明的一个具体实施例，图 1所示 MIMO接收机中的 DSP 0与另一个进行同步的 DSP 1两者的用于同步的各逻辑信号的时序 图；
图 4为根据本发明的另一个具体实施例， 在 MIMO接收机的 DSP 处理器中用于和其他 DSP处理器模块同步运作的装置的框图。
附图中， 相同或者相似的附图标识代表相同或者相似的部件。 具体实施方式
以下参照附图 1至图 3 , 从方法的角度对本发明的具体实施方式 进行详细地描述：
图 1是根据本发明的 , 一个 4 x 4的 MIMO接收机的系统架构。 该系统具有四块业务板， 即业务板 0、 1、 2与 3。 其中， 每块板分别 带有一个 DSP处理器， 即 DSP 0、 1、 2与 3 , 各 DSP处理器分别用 于处理 MIMO 接收机的四根天线中的一根的数据。 本领域的一般技 术人员可以理解， 由于天线连续地接收数据， 而 DSP 单元突发地读 取数据， 因此在天线与 DSP处理器一般之间设置緩冲区 （Buffer )。 天线接收到的数据先由 FPGA ( Field Programmable Gate Array, 现场 可编程门阵列）保存到緩冲区中， DSP从緩冲区中读取数据。 为了简 化图 1 , 以上所述的天线、 FPGA与緩冲区未在图 1中示出。
该接收机的各块业务板上还分别带有一个为 DSP 处理器提供中 断信号的计数器， 各计数器同步地为各 DSP处理器提供的中断信号， 该中断信号用于为各 DSP处理器指示与其他 DSP处理器统一的同步 起始时刻、 同步结束时刻等各同步时刻。 各个计数器连接至同一个 GPS (全球定位系统， Global Positioning System ) 时钟。 该 GPS时钟 接收天空中的卫星信号， 并从卫星信号中恢复出一个全球统一的时间 信息， 向各计数器提供统一的 10MHz的驱动信号。
此外， 该 GPS时钟还为各计数器提供一个统一的 1Hz的时钟同 步信号， 以同步各个计数器的计数逻辑。 使用该时钟同步信号对计数 器的计数逻辑进行同步有两个用处：
1. 由于各个业务板的 DSP 处理器分别受该业务板上的计数器 提供的中断信号指示， 而各个业务板的计数器的启动时间可能 会有不同， 因而如果不用 1Hz来同步各计数器， 则各计数器为 相应 DSP处理器产生的中断信号可能不在同一时刻产生， 因此 导致各 DSP处理器同步偏差。 本发明的实施例使用 1Hz的上升 沿触发同步， 每一秒对各计数器的计数逻辑进行复位与同步。 从而可以保证每块板上的计数器同步产生中断信号；
2. 计数器的计数逻辑由 10MHz时钟驱动， 而由于位于基站中 的 MIMO的接收机和移动终端使用不同 GPS时钟， 其分别产生 的 10MHz时钟会有一些频差。 1Hz时钟用来对各计数器的计数 逻辑复位， 消除了在基站和移动终端两者之间的频差累计效应。 可以理解，以上统一的 1Hz的时钟同步信号并不是本发明所必需 的， 也可以使用任何其他方法实现各个业务板上的各个计数器之间的 计数逻辑同步， 以及消除基站和移动终端之间的频差累计。 此外， 如图所示， 各业务板上还分别带有与 DSP 处理器相连的 一位 （one bit ) 的逻辑器件 Req与逻辑器件 Ack。 其中， 各逻辑器件 Req的逻辑值（即真 /假， 或 1/0, 或有效 /无效等）可由 DSP处理器设 置， 用于表示 DSP 处理器的是否可进行同步的运作指示信号。 各个 业务板的逻辑器件 Req 的逻辑值在一位的逻辑电路中通过多个与门 进行逻辑与， 该逻辑与的结果在一位的逻辑电路中回馈给（设置于） 各个业务板各自的逻辑器件 Ack上。 逻辑器件 Ack将各个逻辑器件 Req的逻辑与结果返回给 DSP处理器。 在本实施例中， 逻辑器件 Req 与逻辑器件 Ack独立于 DSP处理器； 本领域的一般技术人员可以理 解， 在其他实施例中，逻辑器件 Req与逻辑器件 Ack可以可以整合于 DSP处理器中， 其功能由 DSP处理器实现， DSP处理器的一个或多 个针脚与相应的、 包括与门等逻辑器件的逻辑电路相连。 这些以及其 他实现方式都处于本发明权利要求的保护范围之内。
在本实施例中， 在每一个数据帧时间内， 各计数器同步地产生 4 个时间间隔相同的中断信号。 各同步的中断信号为各 DSP 处理器指 示一个帧中的各个时刻， 也指示包括同步起始时刻、 同步结束时刻等 同步时刻。 其中， 第一个中断信号表示该帧开始， 该起始中断信号为 各 DSP 处理器指示一个统一的同步起始时刻； 第四个中断信号表示 该帧即将结束， 该结束中断信号为各 DSP 处理器指示一个统一的同 步结束时刻。 优选地， 计数器在产生中断信号时， 还产生一个中断信 号序号， 例如 0， 1 , 2与 3 , 如图 3所示。 中断信号序号可以指示同 时产生的中断信号是哪一个同步时刻， 两者一起更加准确地为 DSP 处理器指示各个同步时刻， 避免单纯使用中断信号可能出现的错乱。 可以理解， 该中断信号序号并不是必须的， 例如当 DSP 处理器本身 对中断信号的到来数量与其指示的同步时刻进行计量维护时， 该中断 信号序号可以省去。
在帧 N开始时， 如图 3所示，各计数器同步地产生起始中断信号 与中断信号序号 0。 各个 DSP处理器接收到该中断信号及其序号后， 知道现在是与其他 DSP处理器统一的同步起始时刻， 则如图 2所示， 在步驟 S1 中， DSP 0判断本处理器是否可同步运作。 类似的， 其他 DSP处理器也分别判断本处理器可否同步运作。
在一个实施例中， 各个 DSP 处理器分别维护着一个内部的忙闲 标识， 用于指示本 DSP 处理器目前是否正在进行数据处理工作。 在 本实施例中， 若该标识为逻辑假， 则表明本处理器没有尚未处理完的 工作， 目前空闲， 可以进行对新的一帧的通信数据进行同步处理； 若 该标识为真， 则表明本处理器正在处理尚未结束的工作， 不能对新数 据进行同步处理。 可以理解， 本发明并不限于 DSP 处理器通过忙闲 标识标明并判断本处理器的工作状态这一种方法。
在这种情况下， 在本帧 N中， 如图 3所示， 在中断信号 0时， DSP 0的忙闲标识为逻辑假， 则在步骤 S2中， 其将处于逻辑电路中 的本业务板的逻辑器件 Req设置为逻辑真，表示本处理器可以参与同 步运作。 DSP 1、 2与 3的忙闲标识也为逻辑假， 也分别将其逻辑器件 Req设置为逻辑真， 为了简化图示， 图 3中仅示出了 DSP 1的忙闲标 识与设置的逻辑器件 Req。 优选地， 该起始中断信号同时也是一个读 取中断信号， 其指示本数据帧时间中的第一个读取时刻： 在对逻辑器 件 Ack的逻辑值进行检测与判断前， 为了节省时间， 空闲的 DSP处 理器可以从缓冲区中读取天线已接收的数据， 进行一定的预先数据处 理。 在这种优选情况下， 各处理器变为繁忙， 其忙闲标识转换为逻辑 真。
而后， 在步骤 S3中， DSP 0根据本处理器设置的逻辑器件 Req, 和其他 DSP处理器各自在逻辑电路中设置的逻辑器件 Req,按与其他 DSP处理器统一的规则确定 DSP 0是否同步运作。 其他 DSP处理器 也进行类似的操作， 按与其他 DSP 处理器统一的规则确定其是否同 步运作。
具体的， 根据前述的图 1 中的逻辑电路的功能， 各个 DSP处理 器设置的运作指示信号， 即逻辑器件 Req的逻辑值被逻辑与， 该结果 被设置为各个业务板上的逻辑器件 Ack逻辑器件的逻辑值。 各 DSP 处理器使用的该统一规则为， 判断其逻辑器件 Req 的逻辑值和其他 DSP处理器的逻辑值的逻辑与真假与否： 当该逻辑与为真时， 确定本 DSP处理器同步运作； 否则， 确定本 DSP处理器不同步运作。
可以理解， 在实际系统中， 由于各个 DSP 处理器设置其逻辑器 件 Req逻辑值的时间不一定相同，且逻辑电路也需要一定时间进行逻 辑与运算， 并设置各个业务板上的逻辑器件 Ack逻辑器件的逻辑值， 因此各个 DSP处理器在其设置逻辑器件 Req值后， 应等待数微秒至 十几微秒的一小段时间， 才去检测 ACK信号。 在这段等待时间中， 优选地， 为了更有效地利用 DSP 处理器， 就进行前述的预先数据处 理， 以适当节省时间。 可以理解， 每个 DSP在设置完自己的 Req信 号后， 也可以不进行数据预处理， 而筒单的等待数微妙到十几微妙时 间可检测并判断 Ack信号。
在本帧中， 由于各个 DSP 处理器的运作指示信号都为真， 则其 在^时刻开始同步运作， 进行 MIMO数据处理。 优选地， 各 DSP处 理器判断在前述的预先数据处理的基础上， 继续进行数据处理。
而后， 第二个中断信号， 即中断信号 1为一个读取中断信号， 其 指示本数据帧时间中的第二个读取时刻， 各个 DSP 处理器可以从緩 冲区中读取后继的数据， 继续进行数据处理。 采用一帧内多次读取緩 冲区的方式， 可以增加 DSP 处理器读取緩冲区的频率， 相应地降低 了将 A/B緩冲区的容量要求。 优选地， 由于天线接收数量较快， 一般 以 80Mhz的速率连续地将数据保存在緩冲区中， 而 DSP处理器采用 突发读取， 所以緩冲通常使用 A/B緩冲的方式实现， 即 FPGA将数据 保存到 A緩冲区的同时， DSP去读取 B緩冲区。 因此， 在以上中断 信号 0发生时， DSP处理器可以读取 A緩冲区中的数据； 而在此刻中 断信号 1发生时， DSP处理器可以读取 B緩冲区的数据， 以次往复。
而后， 如图 3所示， 在第三个中断信号， 中断信号 2为另一个读 取中断信号， 其指示本数据帧时间中的第三个读取时刻， DSP 1的数 据处理已经完毕， 其忙闲标识转换为假； 但 DSP 0的处理尚未结束， 则其继续从緩冲区中读取后继的数据，继续进行数据处理。此外， DSP 2与 3的数据处理也已经完毕， 其忙闲标识转换为假（图中未示出）。 接着， 在该帧时间结束， 下一帧时间开始前， 第四个中断信号， 即中断信号序号 3为结束中断信号，其指示一个统一的同步结束时刻。 在步骤 S4中， DSP 0将其运作指示信号在逻辑器件 Req上设置为逻 辑假， 其他 DSP 处理器也进行类似操作。 该中断信号同时也是一个 读取中断信号， 其指示本数据帧时间中的第四个读取时刻， 由于在本 实施例中， DSP 0的处理仍未结束， 则其继续从緩冲区中读取后继的 数据， 继续进行数据处理。
在帧 N+1开始时， 与以上帧 N开始类似的， 各计数器同步地产 生起始中断信号与中断信号序号 0 (帧 N+1的中断信号序号也可以从 帧 N中最后一个中断信号序号继续编号） 以向各个 DSP处理器指示 统一的同步起始时刻。
在步骤 Sl，中， DSP 0判断其是否可同步运作。 由于其尚未处理 完帧 N的数据， 其忙闲标识仍旧为真， 因而其必须将剩余数据处理完 毕， 导致其不能在帧 N+1的帧时间内进行新的一帧数据的同步运作。 因此其在步骤 S2，中， DSP 0将运作指示信号， 即业务板 0的逻辑器 件 Req设为逻辑殳。
而对于 DSP 1 , 2与 3 , 由于其已经处理完上一帧的数据， 其忙闲 标识为 可以在帧 N+1的帧时间内进行新的一帧数据的同步运作。 因此其将各自的运作指示信号，即各自的业务板的逻辑器件 Req设为 逻辑真。 此后， DSP 1 , 2与 3从緩冲区中读取天线接收的数据， 进行 一定的预先数据处理， 其忙闲标识转换为真。
而后在步骤 S3，中， 在 t2时刻， 由于 DSP 0的逻辑器件 Req逻辑 值为假， 因此各个 DSP处理器的运作指示信号的逻辑与为假， DSP 0 才艮据该逻辑值，确定本 DSP处理器在 N+1帧时间中不进行同步运作。 其他各个 DSP处理器也相应地确定在本 N+1帧时间中不进行同步运 作， 其可以将前期处理的结果抛弃， 并将其忙闲标识转换为假。
而后，在帧 N+1时间内， DSP 0完成了前一个数据帧的数据处理。 在帧 N+1结束， 下一桢时间开始前的第四个中断信号时， DSP 0将其 运作指示信号即逻辑器件 Req设置为逻辑假。
而后， 帧 N+2开始时， 与以上帧 N开始类似的， 各计数器同步 地产生起始中断信号与中断信号序号 0 以向各个 DSP处理器指示统 一的同步起始时刻。
由于此时各个 DSP处理器都处于空闲状态， 因此可以在帧 N+2 中进行同步运作。 之后， 各个处理器进行运作指示信号的设置， 并确 定在 t3时刻开始同步运作。详细的步骤与前述的帧 N中的类似， 在此 不做赘述。
以上对本发明的方法的一个实施例进行了详述。以下将参照图 4 , 从装置的角度对本发明的另一个实施例进行详述：
图 4为根据本发明的另一个具体实施例， 在 MIMO接收机的 DSP 处理器中用于和其他 DSP处理器模块同步运作的装置 1 的框图。 该 装置 1包括判断装置 10、 设置装置 20、 确定装置 30以及优选的重置 装置 40。 MIMO接收机、 各块业务板、 DSP处理器、 各计数器、 时 钟以及逻辑器件 Req、 与门及 Ack如图 1所示， 与前述的本发明的方 法的实施例类似， 在此不 #文赘述。
在帧 N开始时， 如图 3所示， 各计数器同步地产生起始中断信号 与中断信号序号 0。 各个 DSP处理器接收到这一信号后， 知道现在是 与其他 DSP处理器统一的同步起始时刻， 则如图 2所示， DSP 0的装 置 1的判断装置 10判断本处理器是否可同步运作。类似的，其他 DSP 处理器的判断装置也分别判断本处理器可否同步运作。
在一个实施例中， 各个 DSP 处理器分别维护着一个内部的忙闲 标识， 用于指示本 DSP 处理器目前是否正在进行数据处理工作。 在 本实施例中， 若该标识为逻辑假， 则表明本处理器没有尚未处理完的 工作， 目前空闲， 可以进行对新的一帧的通信数据进行同步处理； 若 该标识为真， 则表明本处理器正在处理尚未结束的工作， 不能对新数 据进行同步处理。
在本帧 N中， 如图 3所示， 在中断信号 0时， DSP 0的忙闲标识 为逻辑假， 则设置装置 20将处于逻辑电路中的本业务板的逻辑器件 Req设置为逻辑真， 表示本处理器可以参与同步运作。 DSP 1、 2与 3 的忙闲标识也为逻辑假， 也分别将其逻辑器件 Req设置为逻辑真， 为 了筒化图示， 图 3 中仅示出了 DSP 1 的忙闲标识与设置的逻辑器件 Req。 优选地， 该起始中断信号同时也是一个读取中断信号, 其指示 本数据帧时间中的第一个读取时刻：在对逻辑器件 Ack的逻辑值进行 检测与判断前， 为了节省时间， 判断装置 10判断本空闲的 DSP处理 器从緩冲区中读取天线接收的数据，进行一定的预先数据处理。因此， 各处理器的读取装置 40从緩冲区中读取数据， DSP处理器对读取的 数据进行处理， 并变为繁忙， 其忙闲标识转换为逻辑真。
而后， 确定装置 30根据本处理器设置的逻辑器件 Req, 和其他 DSP 处理器各自在逻辑电路中设置的逻辑器件 Req， 按与其他 DSP 处理器统一的规则确定 DSP 0是否同步运作。 其他 DSP处理器也进 行类似的操作， 按与其他 DSP 处理器统一的规则确定其是否同步运 作。
具体的, 根据前述的图 1 中的逻辑电路的功能， 各个 DSP处理 器设置的运作指示信号， 即逻辑器件 Req的逻辑值被逻辑与， 该结果 被设置为各个业务板上的逻辑器件 Ack逻辑器件的逻辑值。确定装置 30使用的该统一的规则为，判断其逻辑器件 Req的逻辑值和其他 DSP 处理器的逻辑值的逻辑与真假与否： 当该逻辑与为真时， 确定本 DSP 处理器同步运作； 否则， 确定本 DSP处理器不同步运作。
可以理解， 在实际系统中， 由于各个 DSP 处理器设置其逻辑器 件 Req逻辑值的时间不一定相同，且逻辑电路也需要一定时间进行逻 辑与， 并设置各个业务板上的逻辑器件 Ack逻辑器件的逻辑值， 因此 各个 DSP处理器在其设置逻辑器件 Req值后， 应等待数微秒至十几 微秒的一小段时间， 才去检测 ACK信号。 在这段等待时间中， 优选 地， 为了更有效地利用 DSP 处理器， 就进行前述的预先数据处理， 以适当节省时间。
在本帧中， 由于各个 DSP 处理器的运作指示信号都为真， 则其 在 时刻开始同步运作， 进行 MIMO数据处理。 优选地， 确定装置 30判断本 DSP处理器在前述的预先数据处理的基础上， 继续进行数 据处理。
而后， 第二个中断信号， 即中断信号 1为一个读取中断信号， 其 指示本数据帧时间中的第二个读取时刻， 读取装置 40 可以从緩冲区 中读取后继的数据， DSP处理器根据该读取的后继数据继续进行数据 处理。 优选地， 由于天线接收数量较快， 一般以 80Mhz 的速率连续 地将数据保存在 Buffer中， 而 DSP处理器采用突发读取， 所以緩冲 通常使用 A/B緩冲的方式实现， 即 FPGA将数据保存到 A緩冲区的 同时， DSP去读取 B緩冲区。 因此， 在以上中断信号 0发生时， DSP 处理器可以读取 A緩冲区中的数据； 而在此刻中断信号 1发生时， DSP处理器可以读取 B緩冲区的数据。 以次往复， 采用一帧内多次中 断信号的方式， 可以增加了 DSP 在緩冲区间切换的速率， 相应地降 低了将 A/B緩沖区的容量要求。
而后， 如图 3所示， 在第三个中断信号， 中断信号 2为另一个读 取中断信号， 其指示本数据帧时间中的第三个读取时刻， DSP 1的数 据处理已经完毕， 其忙闲标识转换为假； 但 DSP 0的处理尚未结束， 则读取装置 40继续从缓冲区中读取后继的数据， DSP 0继续进行数 据处理。 此外， DSP 2与 3的数据处理也已经完毕， 其忙闲标识转换 为假（图中未示出） 。
接着， 在该帧时间结束， 下一帧时间开始前， 第四个中断信号， 即中断信号序号 3为结束中断信号，其指示一个统一的同步结束时刻。 在步骤 S4中， DSP 0将其运作指示信号在逻辑器件 Req上设置为逻 辑假， 其他 DSP 处理器也进行类似操作。 该中断信号同时也是一个 读取中断信号， 其指示本数据帧时间中的第四个读取时刻， 由于在本 实施例中， DSP 0的处理仍未结束， 则读取装置 40继续从緩冲区中 读取后继的数据， DSP 0继续进行数据处理。
在帧 N+1开始时， 与以上帧 N开始类似的， 各计数器同步地产 生起始中断信号与中断信号序号 0 (帧 N+1的中断信号序号也可以从 帧 N中最后一个中断信号序号继续编号） 以向各个 DSP处理器指示 统一的同步起始时刻。
DSP 0的判断装置 10判断 DSP 0是否可同步运作。 由于 DSP 0 尚未处理完帧 N的数据， 其忙闲标识仍旧为真， 因而其必须将剩余数 据处理完毕，导致不能在帧 N+ 1的帧时间内进行新的一帧数据的同步 运作。 因此设置装置 20将运作指示信号， 即业务板 0的逻辑器件 Req 设为逻辑假。
而对于 DSP 1 , 2与 3 ,其各自的判断装置判断其已经处理完上一 帧的数据，其忙闲标识为 4叚，可以在帧 N+1的帧时间内进行新的一帧 数据的同步运作。 因此其各自的设置装置将各自的运作指示信号， 即 各自的业务板的逻辑器件 Req设为逻辑真。 此后， DSP 1 , 2与 3的 读取装置分别从各自的緩冲区中读取天线接收的数据， 进行一定的预 先数据处理， 其忙闲标识转换为真。
而后， 在 时刻， 由于 DSP 0的逻辑器件 Req逻辑值为假， 因此 各个 DSP处理器的运作指示信号的逻辑与为假， DSP 0的确定装置 30根据该逻辑值， 确定本 DSP处理器在 N+1帧时间中不进行同步运 作。 其他各个 DSP处理器的确定装置也相应地确定在本 N+1帧时间 中不进行同步运作， 其可以将前期处理的结果抛弃， 并将其忙闲标识 转换为假。
而后，在帧 N+1时间内， DSP 0完成了前一个数据帧的数据处理。 在帧 N+1结束， 下一帧时间开始前的第四个中断信号时， DSP 0将其 运作指示信号即逻辑器件 Req设置为逻辑假。
而后， 帧 N+2开始时， 与以上帧 N开始类似的， 各计数器同步 地产生起始中断信号与中断信号序号 0 以向各个 DSP处理器指示统 一的同步起始时刻。
由于此时各个 DSP处理器都处于空闲状态， 因此可以在帧 N+2 中进行同步运作。 则在各个处理器的判断装置判断可以进行同步运作 后， 各设置装置进行运作指示信号的设置， 且各确定装置确定在 t3时 刻开始同步运作。详细的步骤与前述的帧 N中的类似，在此不做赘述。 以上以多天线 MIMO 系统中， DSP处理器同步地分别从緩冲区 读取并处理各天线接收的数据为例对本发明进行说明。 可以理解， 本 发明还适用于 DSP 同步地处理各天线的发送数据并将其通过緩冲区 提供给各天线， 其中， 对各 DSP 处理器的同步过程与上述的过程类 似； 在同步运作过程中， 与以上读取时刻类似地， 各 DSP 处理器分 别在通信帧时间内的多个写入时刻， 使用其写入装置将通信数据写入 到连接至本 DSP 处理器对应天线的緩冲区中， 该多个写入时刻由控 制本 D S P处理器的计数器所提供的多个读取中断信号指示。
可以理解， 上述在硬件逻辑电路中的逻辑器件的逻辑设置、 运算 与判断操作所需的时间是很短的， 通常仅需数微秒至十几微秒时间， 因此进行同步所需的时间开销相对于传统的软件进程间通信的数毫 秒至数十毫秒来说要小很多， 可以实时地同步多个 DSP处理器， 保证 DSP处理器的同步处理速率，继而提高多天线 MIMO系统通信速率。并 且，在实现上仅需要与门等数个逻辑器件， 结构简明高效， 易于实现， 由于各个与门器件为级联连接， 当根据系统容量需要增加或减少业务 板或 DSP 处理器时， 只需要相应增加或减少逻辑器件的级联即可， 扩展十分方便， 且不会增加同步的时间开销。
以上以根据各个 DSP 处理器的运作指示信号的逻辑与， 判断是 否进行同步运作为例， 对本发明进行了描述。 可以理解， 本发明并不 限于基于逻辑与进行同步， 例如， 当 DSP 处理器的运作指示信号使 用逻辑假表明其可以进行同步运作， 用逻辑真表明无法进行运作时， 相应的逻辑函数可以为各个运作指示信号的逻辑或： 当逻辑或为假 时， 各个 DSP处理器进行同步运作； 否则各 DSP处理器不进行同步 运作。 逻辑电路中可以使用多个或门级联实现这一技术方案。 本领域 的一般技术人员可以根据本发明的教导， 根据实际系统需要， 设计出 合适的运作指示信号的设置、 判断逻辑以及相应的逻辑电路， 这些方 案都处于本发明权利要求的保护范围内。 本发明在此不做赘述。
在以上的实施例中， 受同一 GPS 时钟驱动的彼此同步的各个计 数器分别向各个 DSP 处理器提供统一的同步起始时刻与同步结束时 刻。 本领域的一般技术人员可以理解， 本发明并不限于此： 各个计数 器也可以分别受数个同步的、源频率相同的时钟，例如原子钟等驱动； 或者各个 DSP 处理器共用一个计数器， 等等。 这些和其他未提及的 方案都处于本发明权利要求的保护范围内。 本发明在此不做赘述。
以上以本发明在用于无线通信的 MIMO 通信设备中的应用对本 发明进行描述。 可以理解， 本发明并不限于此， 而可以适用于任何具 有实时分布式处理要求的设备， 例如用于进行网络协议仿真、 路由计 算等实时分布式计算的多处理器计算机等等。 本领域的一般技术人员 可以在本发明的基础上合理预测出， 各种实时分布式系统都是本发明 的实施例中涉及的多天线 MIMO 设备的等同替代方式， 本发明同样 适用于这些等同替代方式。 以上对本发明的具体实施例进行了描述， 需要理解的是， 本发明 并不局限于上述特定的实施方式， 本领域技术人员可以在所附权利要 求的范围内做出各种变型和修改。

Claims

权 利 要 求 书
1. 一种在实时分布式系统的分布式模块中用于和其他分布式模块 同步运作的方法， 其中， 包括如下步躁：
1. 在与所述其他分布式模块统一的同步起始时刻， 判断本模块是否 可同步运作；
ii.根据所述判断结果， 在逻辑电路中设置本模块的运作指示信号； iii. 根据所述本模块的运作指示信号， 和所述其他模块各自在所述 逻辑电路中设置的运作指示信号， 按与所述其他分布式模块统一的规则 确定本模块是否同步运作。
2.根据权利要求 1所述的方法， 其特征在于， 所述同步起始时刻由 控制本模块的计数器所提供的起始中断信号指示， 该起始中断信号与控 制所述其他模块的计数器向其控制的其他模块提供的起始中断信号同 步， 所述控制本模块的计数器受第一时钟信号驱动， 该第一时钟信号与 驱动所述控制其他模块的计数器的时钟信号同步。
3.根据权利要求 2所述的方法， 其特征在于， 所述统一的同步起始 时刻还由控制本模块的计数器所提供的中断信号序号指示。
4.根据权利要求 2或 3所述的方法， 其特征在于， 所述控制本模块 的计数器由第二时钟信号和控制所述其他模块的计数器同步。
5.根据权利要求 1至 3中任一项所述的方法， 其特征在于， 所述步 骤 i中：
通过本模块的忙闲标识判断本模块是否可同步运作： 当所述忙闲标 识为闲时， 判断本模块可同步运作； 否则， 判断本模块不可同步运作。
6. 根据权利要求 1至 3中任一项所述的方法， 其特征在于， 所述步 骤 ii中：
- 当本模块可同步运作时， 将所述本模块的运作指示信号设置为逻 辑真； 否则， 将所述本模块的运作指示信号设置为逻辑假；
所述步骤 iii中进一步包括：
- 判断所述本模块的运作指示信号和所述其他模块各自的运作指示 信号的逻辑与： 当所述逻辑与为真时， 确定本模块同步运作； 否则， 确 定本模块不同步运作。
7.根据权利要求 6所述的方法， 其特征在于， 所述步骤 i中： - 当本模块可同步运作时， 判断本模块进行预运作；
所述步骤 iii中：
- 当确定本模块同步运作时， 确定本模块在所述预运作的基石出上进 行同步运作。
8.根据权利要求 1至 3中任一项所述的方法， 其特征在于， 所述方 法还包括如下步骤：
iv. 在与所述其他模块统一的同步结束时刻，在逻辑电路中重置所述 本模块的运作指示信号， 所述统一的同步结束时刻由所述控制本模块的 计数器所提供的结束中断信号指示， 该结束中断信号与控制所述其他模 块的计数器向其控制的其他模块提供的结束中断信号同步。
9.根据权利要求 1至 3中任一项所述的方法， 其特征在于， 所述实 时分布式系统为用于无线通信的多输入多输出通信设备， 所述本模块与 所述其他模块为多输入多输出通信设备的信号处理装置。
10.根据权利要求 9所述的方法， 其特征在于， 所述步骤 iii之后， 还包括如下步骤：
- 当进行同步运作时， 分别在通信帧时间内的多个读取时刻， 从连 接至本模块对应的输入输出设备的緩冲区中读取通信数据以进行处理， 所述多个读取时刻由控制本模块的计数器所提供的读取中断信号指示； 和 /或
- 当进行同步运作时， 分别在通信帧时间内的多个写入时刻， 将通 信数据写入到连接至本模块对应的输入输出设备的緩沖区中， 所述多个 写入时刻由控制本模块的计数器所提供的多个读取中断信号指示。
11. 一种在实时分布式系统的分布式模块中用于和其他分布式模 块同步运作的装置， 其中， 包括：
- 判断装置， 用于在与所述其他分布式模块统一的同步起始时刻， 判断本模块是否可同步运作； -设置装置， 用于根据所述判断结果， 在逻辑电路中设置本模块的 运作指示信号；
- 确定装置， 用于才 据所述本模块的运作指示信号， 和所述其他模 块各自在所述逻辑电路中设置的运作指示信号， 按与所述其他分布式模 块统一的规则确定本模块是否同步运作。
12. 根据权利要求 11所述的装置， 其特征在于， 所述同步起始时刻 由控制本模块的计数器所提供的起始中断信号指示， 该起始中断信号与 控制所述其他模块的计数器向其控制的其他模块提供的起始中断信号 同步， 所述控制本模块的计数器受第一时钟信号驱动， 该第一时钟信号 与驱动所述控制其他模块的计数器的时钟信号同步。
13. 根据权利要求 12所述的装置， 其特征在于， 所述统一的同步起 始时刻还由控制本模块的计数器所提供的中断信号序号指示。
14.根据权利要求 12或 13所述的装置， 其特征在于， 所述控制本 模块的计数器由第二时钟信号和控制所述其他模块的计数器同步。
15.根据权利要求 11至 13中任一项所述的装置， 其特征在于， 所 述判断装置用于：
通过本模块的忙闲标识判断本模块是否可同步运作： 当所述忙闲标 识为闲时， 判断本模块可同步运作； 否则， 判断本模块不可同步运作。
16. 根据权利要求 11至 13中任一项所述的装置， 其特征在于， 所 述设置装置用于：
- 当本模块可同步运作时， 将所述本模块的运作指示信号设置为逻 辑真； 否则， 将所述本模块的运作指示信号设置为逻辑假；
所述确定装置用于：
- 判断所述本模块的运作指示信号和所述其他模块各自的运作指示 信号的逻辑与： 当所述逻辑与为真时， 确定本模块同步运作； 否则， 确 定本模块不同步运作。
17. 根据权利要求 16所述的装置， 其特征在于， 所述判断装置还用 于：
- 当本模块可同步运作时， 判断本模块进行预运作； 所述确定装置还用于：
- 当确定本模块同步运作时， 确定本模块在所述预运作的基础上进 行同步运作。
18. 居权利要求 11至 13中任一项所述的装置， 其特征在于， 所 述装置还包括：
- 重置装置， 用于在与所述其他模块统一的同步结束时刻， 在逻辑 电路中重置所述本模块的运作指示信号， 所述统一的同步结束时刻由所 述控制本模块的计数器所提供的结束中断信号指示， 该结束中断信号与 控制所述其他模块的计数器向其控制的其他模块提供的结束中断信号 同步。
19. 根据权利要求 11至 13中任一项所述的装置， 其特征在于， 所 述实时分布式系统为用于无线通信的多输入多输出通信设备， 所述本模 块与所述其他模块为多输入多输出通信设备的信号处理装置。
20. #居权利要求 19所述的装置， 其特征在于， 该装置还包括： - 读取装置， 用于当进行同步运作时， 分别在通信帧时间内的多个 读取时刻， 从连接至本模块对应的输入输出设备的緩冲区中读取通信数 据以进行处理， 所述多个读取时刻由控制本模块的计数器所提供的读取 中断信号指示； 和 /或
- 写入装置， 用于当进行同步运作时， 分别在通信帧时间内的多个 写入时刻， 将通信数据写入到连接至本模块对应的输入输出设备的緩冲 区中， 所述多个写入时刻由控制本模块的计数器所提供的多个读取中断 信号指示。
21. 一种多输入多输出通信设备的信号处理装置， 其特征在于， 包 括根据权利要求 19所述的装置。
22. 一种多输入多输出通信设备， 其特征在于， 包括一个或多个根 据权利要求 21所述的信号处理装置。
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