CN102217207B - 用于实时分布式系统的同步方法及其装置 - Google Patents

Abstract

一种用于实时分布式系统的同步方法包括：分布式模块在与其他分布式模块统一的同步起始时刻判断该模块是否可同步运作，然后根据该判断结果在逻辑电路中设置该模块的运作指示信号，最后根据该模块的该运作指示信号和其他分布式模块各自在逻辑电路中设置的运作指示信号，按与其他分布式模块统一的规则确定该模块是否同步运作。一种用于实时分布式系统的同步装置用于实现该方法。

Description

用于实时分布式系统的同步方法及其装置

技术领域

本发明涉及实时分布式系统，尤其涉及用于无线多输入多输出设备的处理装置的同步方法及其装置。

背景技术

如今，无线通信系统中的高速数据传输已变得越来越重要。这一趋势对无线通信系统的数据处理能力提出了极高的要求。多输入多输出(Multi-Input Multi-Output，简称MIMO)通信系统应运而生，在MIMO系统中，使用包括多个数字信号处理器(DSP)的多个分布式处理装置并行地对物理层数据进行处理。

由于多天线MIMO系统的特性，对多个信道的信道估计、多个天线收发数据的调制与解调等工作需要各个处理器同步地进行。例如，多个天线的接收数据需要进行同步处理：每个处理器分别处理一个天线接收的数据，且各个处理器同时处理同一帧中的物理层数据并将其发送给MIMO解调器。因而，这多个处理器之间的同步运作就变得十分必要。

目前来说，多天线MIMO系统中的各个处理器之间的同步由软件方式实现。例如，各个处理器分别由各自的控制进程所控制，各个控制进程通过信号量或信号灯、共享全局变量等进程间通信实现同步，并间接地控制各处理器进行同步运作。此外，在一些现有技术方案中，各个进程还运行在不同的CPU上，各个CPU之间通过以太网等网络连接，在这种情况下，各进程还通过以太网协议等进行同步。

由于多天线MIMO通信速率很高，对同步处理的速度要求相应地也较高，因而同步所需的时间开销应尽可能小，即通常会要求实现实时同步。而现有技术中，以进程间通信等软件方式实现的分布式模块的同步通常具有较大的延迟，特别是在需要同步的进程数很多的情况下，同步延迟通常长达数毫秒至数十毫秒，将很难满足多天线MIMO系统的实时性同步的要求。

发明内容

为了向多天线MIMO提供其在高速通信速率下所需的高速实时同步，提出一种同步速率高、结构简明、易于实现与扩展的分布式模块的同步方法是十分必要的。

根据本发明一个方面的实施例，提供了一种实时分布式系统的分布式模块中用于和其他模块同步运作的方法，其中，包括如下步骤：i.在与所述其他分布式模块统一的同步起始时刻，判断本模块是否可同步运作；ii.根据所述判断结果，在逻辑电路中设置本模块的运作指示信号；iii.根据所述本模块的运作指示信号，和所述其他模块各自在所述逻辑电路中设置的运作指示信号，按与所述其他模块统一的规则确定本模块是否同步运作。

根据本发明另一个方面的实施例，提供了一种在实时分布式系统的分布式模块中用于和其他分布式模块同步运作的装置，其中，包括：判断装置，用于在与所述其他分布式模块统一的同步起始时刻，判断本模块是否可同步运作；设置装置，用于根据所述判断结果，在逻辑电路中设置本模块的运作指示信号；确定装置，用于根据所述本模块的运作指示信号，和所述其他模块各自在所述逻辑电路中设置的运作指示信号，按与所述其他分布式模块统一的规则确定本模块是否同步运作。

优选地，所述同步起始时刻由控制本模块的计数器所提供的起始中断信号指示，该起始中断信号与控制所述其他模块的计数器向其控制的其他模块提供的起始中断信号同步，所述控制本模块的计数器受第一时钟信号驱动，该第一时钟信号与驱动所述控制其他模块的计数器的时钟信号同步。当本模块可同步运作时，将本模块的运作指示信号设置为逻辑真；否则，将所述本模块的运作指示信号设置为逻辑假。分布式模块判断本模块的运作指示信号和所述其他模块各自的运作指示信号的逻辑与：当所述逻辑与为真时，确定本模块同步运作；否则，确定本模块不同步运作。

本发明的实施例以硬件的方式实现了例如含有多个并行DSP处理器的多天线MIMO系统等实时分布式系统的分布式模块的同步运作。由于在逻辑电路中对逻辑器件进行逻辑设置、运算与判断操作所需的时间很短，因此本发明的实施例以较小的时间开销实现了分布式模块的同步，可以高速地实时同步多个处理器，提高MIMO通信设备实时同步处理数据处理能力，满足多天线MIMO系统中复杂的算法要求，进而提高了通信速率；并且，本发明的优选实施例仅需要两位的逻辑线路及数个逻辑门，结构简明高效，易于实现，并具有方便的级联扩展方式。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的以上及其它特征、目的和优点将会变得更加明显：

图1为根据本发明的一个具体实施例，在一个4×4的MIMO接收机中的实现同步的系统架构；

图2为根据本发明的一个具体实施例，图1所示的MIMO接收机中一个DSP用于和其他DSP同步运作的方法的流程图；

图3为根据本发明的一个具体实施例，图1所示MIMO接收机中的DSP 0与另一个进行同步的DSP 1两者的用于同步的各逻辑信号的时序图；

图4为根据本发明的另一个具体实施例，在MIMO接收机的DSP处理器中用于和其他DSP处理器模块同步运作的装置的框图。

附图中，相同或者相似的附图标识代表相同或者相似的部件。

具体实施方式

以下参照附图1至图3，从方法的角度对本发明的具体实施方式进行详细地描述：

图1是根据本发明的，一个4×4的MIMO接收机的系统架构。该系统具有四块业务板，即业务板0、1、2与3。其中，每块板分别带有一个DSP处理器，即DSP 0、1、2与3，各DSP处理器分别用于处理MIMO接收机的四根天线中的一根的数据。本领域的一般技术人员可以理解，由于天线连续地接收数据，而DSP单元突发地读取数据，因此在天线与DSP处理器一般之间设置缓冲区(Buffer)。天线接收到的数据先由FPGA(Field Programmable Gate Array，现场可编程门阵列)保存到缓冲区中，DSP从缓冲区中读取数据。为了简化图1，以上所述的天线、FPGA与缓冲区未在图1中示出。

该接收机的各块业务板上还分别带有一个为DSP处理器提供中断信号的计数器，各计数器同步地为各DSP处理器提供的中断信号，该中断信号用于为各DSP处理器指示与其他DSP处理器统一的同步起始时刻、同步结束时刻等各同步时刻。各个计数器连接至同一个GPS(全球定位系统，Global Positioning System)时钟。该GPS时钟接收天空中的卫星信号，并从卫星信号中恢复出一个全球统一的时间信息，向各计数器提供统一的10MHz的驱动信号。

此外，该GPS时钟还为各计数器提供一个统一的1Hz的时钟同步信号，以同步各个计数器的计数逻辑。使用该时钟同步信号对计数器的计数逻辑进行同步有两个用处：

1.由于各个业务板的DSP处理器分别受该业务板上的计数器提供的中断信号指示，而各个业务板的计数器的启动时间可能会有不同，因而如果不用1Hz来同步各计数器，则各计数器为相应DSP处理器产生的中断信号可能不在同一时刻产生，因此导致各DSP处理器同步偏差。本发明的实施例使用1Hz的上升沿触发同步，每一秒对各计数器的计数逻辑进行复位与同步。从而可以保证每块板上的计数器同步产生中断信号；

2.计数器的计数逻辑由10MHz时钟驱动，而由于位于基站中的MIMO的接收机和移动终端使用不同GPS时钟，其分别产生的10MHz时钟会有一些频差。1Hz时钟用来对各计数器的计数逻辑复位，消除了在基站和移动终端两者之间的频差累计效应。

可以理解，以上统一的1Hz的时钟同步信号并不是本发明所必需的，也可以使用任何其他方法实现各个业务板上的各个计数器之间的计数逻辑同步，以及消除基站和移动终端之间的频差累计。

此外，如图所示，各业务板上还分别带有与DSP处理器相连的一位(one bit)的逻辑器件Req与逻辑器件Ack。其中，各逻辑器件Req的逻辑值(即真/假，或1/0，或有效/无效等)可由DSP处理器设置，用于表示DSP处理器的是否可进行同步的运作指示信号。各个业务板的逻辑器件Req的逻辑值在一位的逻辑电路中通过多个与门进行逻辑与，该逻辑与的结果在一位的逻辑电路中回馈给(设置于)各个业务板各自的逻辑器件Ack上。逻辑器件Ack将各个逻辑器件Req的逻辑与结果返回给DSP处理器。在本实施例中，逻辑器件Req与逻辑器件Ack独立于DSP处理器；本领域的一般技术人员可以理解，在其他实施例中，逻辑器件Req与逻辑器件Ack可以可以整合于DSP处理器中，其功能由DSP处理器实现，DSP处理器的一个或多个针脚与相应的、包括与门等逻辑器件的逻辑电路相连。这些以及其他实现方式都处于本发明权利要求的保护范围之内。

在本实施例中，在每一个数据帧时间内，各计数器同步地产生4个时间间隔相同的中断信号。各同步的中断信号为各DSP处理器指示一个帧中的各个时刻，也指示包括同步起始时刻、同步结束时刻等同步时刻。其中，第一个中断信号表示该帧开始，该起始中断信号为各DSP处理器指示一个统一的同步起始时刻；第四个中断信号表示该帧即将结束，该结束中断信号为各DSP处理器指示一个统一的同步结束时刻。优选地，计数器在产生中断信号时，还产生一个中断信号序号，例如0，1，2与3，如图3所示。中断信号序号可以指示同时产生的中断信号是哪一个同步时刻，两者一起更加准确地为DSP处理器指示各个同步时刻，避免单纯使用中断信号可能出现的错乱。可以理解，该中断信号序号并不是必须的，例如当DSP处理器本身对中断信号的到来数量与其指示的同步时刻进行计量维护时，该中断信号序号可以省去。

在帧N开始时，如图3所示，各计数器同步地产生起始中断信号与中断信号序号0。各个DSP处理器接收到该中断信号及其序号后，知道现在是与其他DSP处理器统一的同步起始时刻，则如图2所示，在步骤S1中，DSP 0判断本处理器是否可同步运作。类似的，其他DSP处理器也分别判断本处理器可否同步运作。

在一个实施例中，各个DSP处理器分别维护着一个内部的忙闲标识，用于指示本DSP处理器目前是否正在进行数据处理工作。在本实施例中，若该标识为逻辑假，则表明本处理器没有尚未处理完的工作，目前空闲，可以进行对新的一帧的通信数据进行同步处理；若该标识为真，则表明本处理器正在处理尚未结束的工作，不能对新数据进行同步处理。可以理解，本发明并不限于DSP处理器通过忙闲标识标明并判断本处理器的工作状态这一种方法。

在这种情况下，在本帧N中，如图3所示，在中断信号0时，DSP 0的忙闲标识为逻辑假，则在步骤S2中，其将处于逻辑电路中的本业务板的逻辑器件Req设置为逻辑真，表示本处理器可以参与同步运作。DSP 1、2与3的忙闲标识也为逻辑假，也分别将其逻辑器件Req设置为逻辑真，为了简化图示，图3中仅示出了DSP 1的忙闲标识与设置的逻辑器件Req。优选地，该起始中断信号同时也是一个读取中断信号，其指示本数据帧时间中的第一个读取时刻：在对逻辑器件Ack的逻辑值进行检测与判断前，为了节省时间，空闲的DSP处理器可以从缓冲区中读取天线已接收的数据，进行一定的预先数据处理。在这种优选情况下，各处理器变为繁忙，其忙闲标识转换为逻辑真。

而后，在步骤S3中，DSP 0根据本处理器设置的逻辑器件Req，和其他DSP处理器各自在逻辑电路中设置的逻辑器件Req，按与其他DSP处理器统一的规则确定DSP 0是否同步运作。其他DSP处理器也进行类似的操作，按与其他DSP处理器统一的规则确定其是否同步运作。

具体的，根据前述的图1中的逻辑电路的功能，各个DSP处理器设置的运作指示信号，即逻辑器件Req的逻辑值被逻辑与，该结果被设置为各个业务板上的逻辑器件Ack逻辑器件的逻辑值。各DSP处理器使用的该统一规则为，判断其逻辑器件Req的逻辑值和其他DSP处理器的逻辑值的逻辑与真假与否：当该逻辑与为真时，确定本DSP处理器同步运作；否则，确定本DSP处理器不同步运作。

可以理解，在实际系统中，由于各个DSP处理器设置其逻辑器件Req逻辑值的时间不一定相同，且逻辑电路也需要一定时间进行逻辑与运算，并设置各个业务板上的逻辑器件Ack逻辑器件的逻辑值，因此各个DSP处理器在其设置逻辑器件Req值后，应等待数微秒至十几微秒的一小段时间，才去检测ACK信号。在这段等待时间中，优选地，为了更有效地利用DSP处理器，就进行前述的预先数据处理，以适当节省时间。可以理解，每个DSP在设置完自己的Req信号后，也可以不进行数据预处理，而简单的等待数微妙到十几微妙时间可检测并判断Ack信号。

在本帧中，由于各个DSP处理器的运作指示信号都为真，则其在t1时刻开始同步运作，进行MIMO数据处理。优选地，各DSP处理器判断在前述的预先数据处理的基础上，继续进行数据处理。

而后，第二个中断信号，即中断信号1为一个读取中断信号，其指示本数据帧时间中的第二个读取时刻，各个DSP处理器可以从缓冲区中读取后继的数据，继续进行数据处理。采用一帧内多次读取缓冲区的方式，可以增加DSP处理器读取缓冲区的频率，相应地降低了将A/B缓冲区的容量要求。优选地，由于天线接收数量较快，一般以80Mhz的速率连续地将数据保存在缓冲区中，而DSP处理器采用突发读取，所以缓冲通常使用A/B缓冲的方式实现，即FPGA将数据保存到A缓冲区的同时，DSP去读取B缓冲区。因此，在以上中断信号0发生时，DSP处理器可以读取A缓冲区中的数据；而在此刻中断信号1发生时，DSP处理器可以读取B缓冲区的数据，以次往复。

而后，如图3所示，在第三个中断信号，中断信号2为另一个读取中断信号，其指示本数据帧时间中的第三个读取时刻，DSP 1的数据处理已经完毕，其忙闲标识转换为假；但DSP 0的处理尚未结束，则其继续从缓冲区中读取后继的数据，继续进行数据处理。此外，DSP2与3的数据处理也已经完毕，其忙闲标识转换为假(图中未示出)。

接着，在该帧时间结束，下一帧时间开始前，第四个中断信号，即中断信号序号3为结束中断信号，其指示一个统一的同步结束时刻。在步骤S4中，DSP 0将其运作指示信号在逻辑器件Req上设置为逻辑假，其他DSP处理器也进行类似操作。该中断信号同时也是一个读取中断信号，其指示本数据帧时间中的第四个读取时刻，由于在本实施例中，DSP 0的处理仍未结束，则其继续从缓冲区中读取后继的数据，继续进行数据处理。

在帧N+1开始时，与以上帧N开始类似的，各计数器同步地产生起始中断信号与中断信号序号0(帧N+1的中断信号序号也可以从帧N中最后一个中断信号序号继续编号)以向各个DSP处理器指示统一的同步起始时刻。

在步骤S1’中，DSP 0判断其是否可同步运作。由于其尚未处理完帧N的数据，其忙闲标识仍旧为真，因而其必须将剩余数据处理完毕，导致其不能在帧N+1的帧时间内进行新的一帧数据的同步运作。因此其在步骤S2’中，DSP 0将运作指示信号，即业务板0的逻辑器件Req设为逻辑假。

而对于DSP 1，2与3，由于其已经处理完上一帧的数据，其忙闲标识为假，可以在帧N+1的帧时间内进行新的一帧数据的同步运作。因此其将各自的运作指示信号，即各自的业务板的逻辑器件Req设为逻辑真。此后，DSP 1，2与3从缓冲区中读取天线接收的数据，进行一定的预先数据处理，其忙闲标识转换为真。

而后在步骤S3’中，在t2时刻，由于DSP 0的逻辑器件Req逻辑值为假，因此各个DSP处理器的运作指示信号的逻辑与为假，DSP 0根据该逻辑值，确定本DSP处理器在N+1帧时间中不进行同步运作。其他各个DSP处理器也相应地确定在本N+1帧时间中不进行同步运作，其可以将前期处理的结果抛弃，并将其忙闲标识转换为假。

而后，在帧N+1时间内，DSP 0完成了前一个数据帧的数据处理。在帧N+1结束，下一帧时间开始前的第四个中断信号时，DSP 0将其运作指示信号即逻辑器件Req设置为逻辑假。

而后，帧N+2开始时，与以上帧N开始类似的，各计数器同步地产生起始中断信号与中断信号序号0以向各个DSP处理器指示统一的同步起始时刻。

由于此时各个DSP处理器都处于空闲状态，因此可以在帧N+2中进行同步运作。之后，各个处理器进行运作指示信号的设置，并确定在t3时刻开始同步运作。详细的步骤与前述的帧N中的类似，在此不做赘述。

以上对本发明的方法的一个实施例进行了详述。以下将参照图4，从装置的角度对本发明的另一个实施例进行详述：

图4为根据本发明的另一个具体实施例，在MIMO接收机的DSP处理器中用于和其他DSP处理器模块同步运作的装置1的框图。该装置1包括判断装置10、设置装置20、确定装置30以及优选的重置装置40。MIMO接收机、各块业务板、DSP处理器、各计数器、时钟以及逻辑器件Req、与门及Ack如图1所示，与前述的本发明的方法的实施例类似，在此不做赘述。

在帧N开始时，如图3所示，各计数器同步地产生起始中断信号与中断信号序号0。各个DSP处理器接收到这一信号后，知道现在是与其他DSP处理器统一的同步起始时刻，则如图2所示，DSP 0的装置1的判断装置10判断本处理器是否可同步运作。类似的，其他DSP处理器的判断装置也分别判断本处理器可否同步运作。

在一个实施例中，各个DSP处理器分别维护着一个内部的忙闲标识，用于指示本DSP处理器目前是否正在进行数据处理工作。在本实施例中，若该标识为逻辑假，则表明本处理器没有尚未处理完的工作，目前空闲，可以进行对新的一帧的通信数据进行同步处理；若该标识为真，则表明本处理器正在处理尚未结束的工作，不能对新数据进行同步处理。

在本帧N中，如图3所示，在中断信号0时，DSP 0的忙闲标识为逻辑假，则设置装置20将处于逻辑电路中的本业务板的逻辑器件Req设置为逻辑真，表示本处理器可以参与同步运作。DSP 1、2与3的忙闲标识也为逻辑假，也分别将其逻辑器件Req设置为逻辑真，为了简化图示，图3中仅示出了DSP 1的忙闲标识与设置的逻辑器件Req。优选地，该起始中断信号同时也是一个读取中断信号，其指示本数据帧时间中的第一个读取时刻：在对逻辑器件Ack的逻辑值进行检测与判断前，为了节省时间，判断装置10判断本空闲的DSP处理器从缓冲区中读取天线接收的数据，进行一定的预先数据处理。因此，各处理器的读取装置40从缓冲区中读取数据，DSP处理器对读取的数据进行处理，并变为繁忙，其忙闲标识转换为逻辑真。

而后，确定装置30根据本处理器设置的逻辑器件Req，和其他DSP处理器各自在逻辑电路中设置的逻辑器件Req，按与其他DSP处理器统一的规则确定DSP 0是否同步运作。其他DSP处理器也进行类似的操作，按与其他DSP处理器统一的规则确定其是否同步运作。

具体的，根据前述的图1中的逻辑电路的功能，各个DSP处理器设置的运作指示信号，即逻辑器件Req的逻辑值被逻辑与，该结果被设置为各个业务板上的逻辑器件Ack逻辑器件的逻辑值。确定装置30使用的该统一的规则为，判断其逻辑器件Req的逻辑值和其他DSP处理器的逻辑值的逻辑与真假与否：当该逻辑与为真时，确定本DSP处理器同步运作；否则，确定本DSP处理器不同步运作。

可以理解，在实际系统中，由于各个DSP处理器设置其逻辑器件Req逻辑值的时间不一定相同，且逻辑电路也需要一定时间进行逻辑与，并设置各个业务板上的逻辑器件Ack逻辑器件的逻辑值，因此各个DSP处理器在其设置逻辑器件Req值后，应等待数微秒至十几微秒的一小段时间，才去检测ACK信号。在这段等待时间中，优选地，为了更有效地利用DSP处理器，就进行前述的预先数据处理，以适当节省时间。

在本帧中，由于各个DSP处理器的运作指示信号都为真，则其在t1时刻开始同步运作，进行MIMO数据处理。优选地，确定装置30判断本DSP处理器在前述的预先数据处理的基础上，继续进行数据处理。

而后，第二个中断信号，即中断信号1为一个读取中断信号，其指示本数据帧时间中的第二个读取时刻，读取装置40可以从缓冲区中读取后继的数据，DSP处理器根据该读取的后继数据继续进行数据处理。优选地，由于天线接收数量较快，一般以80Mhz的速率连续地将数据保存在Buffer中，而DSP处理器采用突发读取，所以缓冲通常使用A/B缓冲的方式实现，即FPGA将数据保存到A缓冲区的同时，DSP去读取B缓冲区。因此，在以上中断信号0发生时，DSP处理器可以读取A缓冲区中的数据；而在此刻中断信号1发生时，DSP处理器可以读取B缓冲区的数据。以次往复，采用一帧内多次中断信号的方式，可以增加了DSP在缓冲区间切换的速率，相应地降低了将A/B缓冲区的容量要求。

而后，如图3所示，在第三个中断信号，中断信号2为另一个读取中断信号，其指示本数据帧时间中的第三个读取时刻，DSP 1的数据处理已经完毕，其忙闲标识转换为假；但DSP 0的处理尚未结束，则读取装置40继续从缓冲区中读取后继的数据，DSP 0继续进行数据处理。此外，DSP 2与3的数据处理也已经完毕，其忙闲标识转换为假(图中未示出)。

接着，在该帧时间结束，下一帧时间开始前，第四个中断信号，即中断信号序号3为结束中断信号，其指示一个统一的同步结束时刻。在步骤S4中，DSP 0将其运作指示信号在逻辑器件Req上设置为逻辑假，其他DSP处理器也进行类似操作。该中断信号同时也是一个读取中断信号，其指示本数据帧时间中的第四个读取时刻，由于在本实施例中，DSP 0的处理仍未结束，则读取装置40继续从缓冲区中读取后继的数据，DSP 0继续进行数据处理。

在帧N+1开始时，与以上帧N开始类似的，各计数器同步地产生起始中断信号与中断信号序号0(帧N+1的中断信号序号也可以从帧N中最后一个中断信号序号继续编号)以向各个DSP处理器指示统一的同步起始时刻。

DSP 0的判断装置10判断DSP 0是否可同步运作。由于DSP 0尚未处理完帧N的数据，其忙闲标识仍旧为真，因而其必须将剩余数据处理完毕，导致不能在帧N+1的帧时间内进行新的一帧数据的同步运作。因此设置装置20将运作指示信号，即业务板0的逻辑器件Req设为逻辑假。

而对于DSP 1，2与3，其各自的判断装置判断其已经处理完上一帧的数据，其忙闲标识为假，可以在帧N+1的帧时间内进行新的一帧数据的同步运作。因此其各自的设置装置将各自的运作指示信号，即各自的业务板的逻辑器件Req设为逻辑真。此后，DSP 1，2与3的读取装置分别从各自的缓冲区中读取天线接收的数据，进行一定的预先数据处理，其忙闲标识转换为真。

而后，在t2时刻，由于DSP 0的逻辑器件Req逻辑值为假，因此各个DSP处理器的运作指示信号的逻辑与为假，DSP 0的确定装置30根据该逻辑值，确定本DSP处理器在N+1帧时间中不进行同步运作。其他各个DSP处理器的确定装置也相应地确定在本N+1帧时间中不进行同步运作，其可以将前期处理的结果抛弃，并将其忙闲标识转换为假。

而后，在帧N+1时间内，DSP 0完成了前一个数据帧的数据处理。在帧N+1结束，下一帧时间开始前的第四个中断信号时，DSP 0将其运作指示信号即逻辑器件Req设置为逻辑假。

而后，帧N+2开始时，与以上帧N开始类似的，各计数器同步地产生起始中断信号与中断信号序号0以向各个DSP处理器指示统一的同步起始时刻。

由于此时各个DSP处理器都处于空闲状态，因此可以在帧N+2中进行同步运作。则在各个处理器的判断装置判断可以进行同步运作后，各设置装置进行运作指示信号的设置，且各确定装置确定在t3时刻开始同步运作。详细的步骤与前述的帧N中的类似，在此不做赘述。

以上以多天线MIMO系统中，DSP处理器同步地分别从缓冲区读取并处理各天线接收的数据为例对本发明进行说明。可以理解，本发明还适用于DSP同步地处理各天线的发送数据并将其通过缓冲区提供给各天线，其中，对各DSP处理器的同步过程与上述的过程类似；在同步运作过程中，与以上读取时刻类似地，各DSP处理器分别在通信帧时间内的多个写入时刻，使用其写入装置将通信数据写入到连接至本DSP处理器对应天线的缓冲区中，该多个写入时刻由控制本DSP处理器的计数器所提供的多个读取中断信号指示。

可以理解，上述在硬件逻辑电路中的逻辑器件的逻辑设置、运算与判断操作所需的时间是很短的，通常仅需数微秒至十几微秒时间，因此进行同步所需的时间开销相对于传统的软件进程间通信的数毫秒至数十毫秒来说要小很多，可以实时地同步多个DSP处理器，保证DSP处理器的同步处理速率，继而提高多天线MIMO系统通信速率。并且，在实现上仅需要与门等数个逻辑器件，结构简明高效，易于实现，由于各个与门器件为级联连接，当根据系统容量需要增加或减少业务板或DSP处理器时，只需要相应增加或减少逻辑器件的级联即可，扩展十分方便，且不会增加同步的时间开销。

以上以根据各个DSP处理器的运作指示信号的逻辑与，判断是否进行同步运作为例，对本发明进行了描述。可以理解，本发明并不限于基于逻辑与进行同步，例如，当DSP处理器的运作指示信号使用逻辑假表明其可以进行同步运作，用逻辑真表明无法进行运作时，相应的逻辑函数可以为各个运作指示信号的逻辑或：当逻辑或为假时，各个DSP处理器进行同步运作；否则各DSP处理器不进行同步运作。逻辑电路中可以使用多个或门级联实现这一技术方案。本领域的一般技术人员可以根据本发明的教导，根据实际系统需要，设计出合适的运作指示信号的设置、判断逻辑以及相应的逻辑电路，这些方案都处于本发明权利要求的保护范围内。本发明在此不做赘述。

在以上的实施例中，受同一GPS时钟驱动的彼此同步的各个计数器分别向各个DSP处理器提供统一的同步起始时刻与同步结束时刻。本领域的一般技术人员可以理解，本发明并不限于此：各个计数器也可以分别受数个同步的、源频率相同的时钟，例如原子钟等驱动；或者各个DSP处理器共用一个计数器，等等。这些和其他未提及的方案都处于本发明权利要求的保护范围内。本发明在此不做赘述。

以上以本发明在用于无线通信的MIMO通信设备中的应用对本发明进行描述。可以理解，本发明并不限于此，而可以适用于任何具有实时分布式处理要求的设备，例如用于进行网络协议仿真、路由计算等实时分布式计算的多处理器计算机等等。本领域的一般技术人员可以在本发明的基础上合理预测出，各种实时分布式系统都是本发明的实施例中涉及的多天线MIMO设备的等同替代方式，本发明同样适用于这些等同替代方式。

以上对本发明的具体实施例进行了描述，需要理解的是，本发明并不局限于上述特定的实施方式，本领域技术人员可以在所附权利要求的范围内做出各种变型和修改。

Claims (18)

1.一种在实时分布式系统的分布式模块中用于和其他分布式模块同步运作的方法，其中，包括如下步骤：

i.在与所述其他分布式模块统一的同步起始时刻，判断本模块是否可同步运作，其中，通过本模块的忙闲标识判断本模块是否可同步运作：当所述忙闲标识为闲时，判断本模块可同步运作；否则，判断本模块不可同步运作；

ii.根据所述判断结果，在逻辑电路中设置本模块的运作指示信号，其中，当本模块可同步运作时，将所述本模块的运作指示信号设置为逻辑真；否则，将所述本模块的运作指示信号设置为逻辑假；

iii.根据所述本模块的运作指示信号，和所述其他模块各自在所述逻辑电路中设置的运作指示信号，按与所述其他分布式模块统一的规则确定本模块是否同步运作，其中，该逻辑电路中对各模块所设置的各运作指示信号进行逻辑与运算操作，得到的同一运算结果被回馈给各个模块以进行判断操作，当所述逻辑与为真时，确定本模块同步运作；否则，确定本模块不同步运作。

2.根据权利要求1所述的方法，其特征在于，所述同步起始时刻由控制本模块的计数器所提供的起始中断信号指示，该起始中断信号与控制所述其他模块的计数器向其控制的其他模块提供的起始中断信号同步，所述控制本模块的计数器受第一时钟信号驱动，该第一时钟信号与驱动所述控制其他模块的计数器的时钟信号同步。

3.根据权利要求2所述的方法，其特征在于，所述统一的同步起始时刻还由控制本模块的计数器所提供的中断信号序号指示。

4.根据权利要求2或3所述的方法，其特征在于，所述控制本模块的计数器由第二时钟信号和控制所述其他模块的计数器同步。

5.根据权利要求1至3中任一项所述的方法，其特征在于，所述步骤i中：

-当本模块可同步运作时，判断本模块进行预运作；

所述步骤iii中：

-当确定本模块同步运作时，确定本模块在所述预运作的基础上进行同步运作。

6.根据权利要求1至3中任一项所述的方法，其特征在于，所述方法还包括如下步骤：

iv.在与所述其他模块统一的同步结束时刻，在逻辑电路中重置所述本模块的运作指示信号，所述统一的同步结束时刻由所述控制本模块的计数器所提供的结束中断信号指示，该结束中断信号与控制所述其他模块的计数器向其控制的其他模块提供的结束中断信号同步。

7.根据权利要求1至3中任一项所述的方法，其特征在于，所述实时分布式系统为用于无线通信的多输入多输出通信设备，所述本模块与所述其他模块为多输入多输出通信设备的信号处理装置。

8.根据权利要求7所述的方法，其特征在于，所述步骤iii之后，还包括如下步骤：

-当进行同步运作时，分别在通信帧时间内的多个读取时刻，从连接至本模块对应的输入输出设备的缓冲区中读取通信数据以进行处理，所述多个读取时刻由控制本模块的计数器所提供的读取中断信号指示；和/或

-当进行同步运作时，分别在通信帧时间内的多个写入时刻，将通信数据写入到连接至本模块对应的输入输出设备的缓冲区中，所述多个写入时刻由控制本模块的计数器所提供的多个读取中断信号指示。

9.一种在实时分布式系统的分布式模块中用于和其他分布式模块同步运作的装置，其中，包括：

-判断装置，用于在与所述其他分布式模块统一的同步起始时刻，判断本模块是否可同步运作，其中，通过本模块的忙闲标识判断本模块是否可同步运作：当所述忙闲标识为闲时，判断本模块可同步运作；否则，判断本模块不可同步运作；

-设置装置，用于根据所述判断结果，在逻辑电路中设置本模块的运作指示信号，其中，当本模块可同步运作时，将所述本模块的运作指示信号设置为逻辑真；否则，将所述本模块的运作指示信号设置为逻辑假；

-确定装置，用于根据所述本模块的运作指示信号，和所述其他模块各自在所述逻辑电路中设置的运作指示信号，按与所述其他分布式模块统一的规则确定本模块是否同步运作；

其中，该逻辑电路中对各模块所设置的各运作指示信号进行逻辑与运算操作，得到的同一运算结果被回馈给各个模块以进行判断操作，当所述逻辑与为真时，确定本模块同步运作；否则，确定本模块不同步运作。

10.根据权利要求9所述的装置，其特征在于，所述同步起始时刻由控制本模块的计数器所提供的起始中断信号指示，该起始中断信号与控制所述其他模块的计数器向其控制的其他模块提供的起始中断信号同步，所述控制本模块的计数器受第一时钟信号驱动，该第一时钟信号与驱动所述控制其他模块的计数器的时钟信号同步。

11.根据权利要求10所述的装置，其特征在于，所述统一的同步起始时刻还由控制本模块的计数器所提供的中断信号序号指示。

12.根据权利要求10或11所述的装置，其特征在于，所述控制本模块的计数器由第二时钟信号和控制所述其他模块的计数器同步。

13.根据权利要求9至11中任一项所述的装置，其特征在于，所述判断装置还用于：

-当本模块可同步运作时，判断本模块进行预运作；

所述确定装置还用于：

-当确定本模块同步运作时，确定本模块在所述预运作的基础上进行同步运作。

14.根据权利要求9至11中任一项所述的装置，其特征在于，所述装置还包括：

-重置装置，用于在与所述其他模块统一的同步结束时刻，在逻辑电路中重置所述本模块的运作指示信号，所述统一的同步结束时刻由所述控制本模块的计数器所提供的结束中断信号指示，该结束中断信号与控制所述其他模块的计数器向其控制的其他模块提供的结束中断信号同步。

15.根据权利要求9至11中任一项所述的装置，其特征在于，所述实时分布式系统为用于无线通信的多输入多输出通信设备，所述本模块与所述其他模块为多输入多输出通信设备的信号处理装置。

16.根据权利要求15所述的装置，其特征在于，该装置还包括：

-读取装置，用于当进行同步运作时，分别在通信帧时间内的多个读取时刻，从连接至本模块对应的输入输出设备的缓冲区中读取通信数据以进行处理，所述多个读取时刻由控制本模块的计数器所提供的读取中断信号指示；和/或

-写入装置，用于当进行同步运作时，分别在通信帧时间内的多个写入时刻，将通信数据写入到连接至本模块对应的输入输出设备的缓冲区中，所述多个写入时刻由控制本模块的计数器所提供的多个读取中断信号指示。

17.一种多输入多输出通信设备的信号处理装置，其特征在于，包括根据权利要求15所述的装置。

18.一种多输入多输出通信设备，其特征在于，包括一个或多个根据权利要求17所述的信号处理装置。

Images