JPS63172357A - 自己診断回路 - Google Patents
自己診断回路Info
- Publication number
- JPS63172357A JPS63172357A JP62003282A JP328287A JPS63172357A JP S63172357 A JPS63172357 A JP S63172357A JP 62003282 A JP62003282 A JP 62003282A JP 328287 A JP328287 A JP 328287A JP S63172357 A JPS63172357 A JP S63172357A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pattern
- parity
- elastic memory
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004092 self-diagnosis Methods 0.000 title claims description 11
- 238000003780 insertion Methods 0.000 claims description 8
- 230000037431 insertion Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は自己診断回路に関し、特にエラスティックメ
モリを含む回路の誤シを検出する自己診断回路に関する
ものである。
モリを含む回路の誤シを検出する自己診断回路に関する
ものである。
第２図は従来の自己診断回路を示すブロック図である。
同図において、１は入力端子、２は入力信号からパリテ
ィを生成し入力信号にパリティビットを挿入するパリテ
ィ生成回路、３はフレーム位相の調整またはフォーマッ
トの変換を行なうエラスチックメモリ４を備えた被測定
回路、５ｉパリテイチエツクを行なうパリティチェック
回路、６は出力端子である。
ィを生成し入力信号にパリティビットを挿入するパリテ
ィ生成回路、３はフレーム位相の調整またはフォーマッ
トの変換を行なうエラスチックメモリ４を備えた被測定
回路、５ｉパリテイチエツクを行なうパリティチェック
回路、６は出力端子である。
次に、上記構成による自己診断回路では、パリティ生成
回路２は入力信号からパリティを生成し入力信号にパリ
ティビットを挿入して被測定回路３に出力する。したが
って、このパリティビットを含む信号は魯込みクロック
によシ被測定回路３のエラスティックメモリ４に記憶さ
れる。そして、この工２ステックメモリ４に記憶された
データは読出しクロックによル読み出されてパリティ検
出回路５に入力する。したがって、パリティ検出回路５
は入力する信号のパリティをチェックし、被測定回路３
の誤りを検出することができる。
回路２は入力信号からパリティを生成し入力信号にパリ
ティビットを挿入して被測定回路３に出力する。したが
って、このパリティビットを含む信号は魯込みクロック
によシ被測定回路３のエラスティックメモリ４に記憶さ
れる。そして、この工２ステックメモリ４に記憶された
データは読出しクロックによル読み出されてパリティ検
出回路５に入力する。したがって、パリティ検出回路５
は入力する信号のパリティをチェックし、被測定回路３
の誤りを検出することができる。
上述した従来の自己診断回路は、エラスチックメモリの
書込みクロックが停止したときにエラスティックメモリ
内部のデータは畳込みクロック停止時の状態で保持され
るため、エラスティックメモリの出力はその保持された
データが繰返し読み出されることになる。このと舞読み
出されたデータのパリティが誤っていないときには誤）
検出は不可能になるという欠点がある。
書込みクロックが停止したときにエラスティックメモリ
内部のデータは畳込みクロック停止時の状態で保持され
るため、エラスティックメモリの出力はその保持された
データが繰返し読み出されることになる。このと舞読み
出されたデータのパリティが誤っていないときには誤）
検出は不可能になるという欠点がある。
この発明の自己診断回路は、入力信号からパリティを生
成してこの入力信号にパリティビットを挿入し、その（
ｉｔ号の余剰ビットにパターン金挿入してエラスティッ
クメモリを含む回路に入力し、このエクスティックメモ
リでフレーム位相の調整またはフレーム７オーフツトの
変換を行ない、その信号をパターン同期回路でパターン
検出したのちパリティチェックを行なうようにしたもの
である０ 〔作用〕 この発明はエラスティックメモリの書込みクロックの障
害を検出できるうえ、パリティをチェックすることによ
り全ビットについて誤り′ｔ−監視することができる。
成してこの入力信号にパリティビットを挿入し、その（
ｉｔ号の余剰ビットにパターン金挿入してエラスティッ
クメモリを含む回路に入力し、このエクスティックメモ
リでフレーム位相の調整またはフレーム７オーフツトの
変換を行ない、その信号をパターン同期回路でパターン
検出したのちパリティチェックを行なうようにしたもの
である０ 〔作用〕 この発明はエラスティックメモリの書込みクロックの障
害を検出できるうえ、パリティをチェックすることによ
り全ビットについて誤り′ｔ−監視することができる。
第１図はこの発明に係る自己診断回路の一実施例を示す
ブロック図である。同図において、７は余剰ビットにパ
ターン例えばＮフレーム（ただし、Ｎ〉２）に１ビツト
だけ１１″を挿入するパターン挿入回路、８はこのパタ
ーン挿入回路７で挿入されたパターンを検出するパター
ン同期回路である。
ブロック図である。同図において、７は余剰ビットにパ
ターン例えばＮフレーム（ただし、Ｎ〉２）に１ビツト
だけ１１″を挿入するパターン挿入回路、８はこのパタ
ーン挿入回路７で挿入されたパターンを検出するパター
ン同期回路である。
次に上記構成による自己診断回路の動作について説明す
る。まず、パリティ生成回路２は入力信号からパリティ
を生成し入力信号にパリティビットを挿入してパターン
挿入回路７に出力する。したがって、パターン御入回ｗ
１７は信号の余剰ビットにパターン金挿入して被測定回
路３のエラスティックメモリ４に出力する。したがって
、このパリティビットおよび余剰ビットにパターンが挿
入された信号は書込みクロックにより被測定回路３のエ
ラスティックメモリ４に記憶される。そして、このエラ
スティックメモリ４でフレーム位相の詞整またはフレー
ムフォーマットの変換がなされた信号はパターン同期回
路８に入力する。そして、このパターン同期口Ｍ８はこ
の変換された信号からパターン挿入回路Ｔで挿入された
パターンを検出したのち、パリティ検出回路５は全ビッ
トのパリティチェックすることにより被測定回路３の誤
ｐを検出することができる。
る。まず、パリティ生成回路２は入力信号からパリティ
を生成し入力信号にパリティビットを挿入してパターン
挿入回路７に出力する。したがって、パターン御入回ｗ
１７は信号の余剰ビットにパターン金挿入して被測定回
路３のエラスティックメモリ４に出力する。したがって
、このパリティビットおよび余剰ビットにパターンが挿
入された信号は書込みクロックにより被測定回路３のエ
ラスティックメモリ４に記憶される。そして、このエラ
スティックメモリ４でフレーム位相の詞整またはフレー
ムフォーマットの変換がなされた信号はパターン同期回
路８に入力する。そして、このパターン同期口Ｍ８はこ
の変換された信号からパターン挿入回路Ｔで挿入された
パターンを検出したのち、パリティ検出回路５は全ビッ
トのパリティチェックすることにより被測定回路３の誤
ｐを検出することができる。
以上詳細に説明したように、この発明に係る自己診断回
路によれば、エラスティックメモリを含む回路の前後に
パターン挿入回路およびパターン同期回路を挿入するこ
とによシ、エラスティックメモリの書込みクロックが停
止してもこれを確実に検出することができる効果がある
。
路によれば、エラスティックメモリを含む回路の前後に
パターン挿入回路およびパターン同期回路を挿入するこ
とによシ、エラスティックメモリの書込みクロックが停
止してもこれを確実に検出することができる効果がある
。
路を示すブロック図である。
Claims (1)
- 入力信号からパリティを生成しこの入力信号にパリティ
ビットを挿入するパリティ生成回路と、このパリティ生
成回路の出力信号の余剰ビットにパターンを挿入するパ
ターン挿入回路と、このパターン挿入回路の出力信号の
フレーム位相の調整またはフレームフォーマットの変換
を行なうエラスティックメモリを含む回路と、前記パタ
ーン挿入回路で挿入されたパターンを検出するパターン
同期回路と、このパターン同期回路の出力信号のパリテ
ィをチェックするパリティ検出回路とを備えたことを特
徴とする自己診断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003282A JPS63172357A (ja) | 1987-01-12 | 1987-01-12 | 自己診断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003282A JPS63172357A (ja) | 1987-01-12 | 1987-01-12 | 自己診断回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63172357A true JPS63172357A (ja) | 1988-07-16 |
Family
ID=11553055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62003282A Pending JPS63172357A (ja) | 1987-01-12 | 1987-01-12 | 自己診断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63172357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0487442A (ja) * | 1990-07-31 | 1992-03-19 | Nec Corp | データ伝送用位相制御方式 |
-
1987
- 1987-01-12 JP JP62003282A patent/JPS63172357A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0487442A (ja) * | 1990-07-31 | 1992-03-19 | Nec Corp | データ伝送用位相制御方式 |
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