JP2871337B2 - メモリ監視回路 - Google Patents
メモリ監視回路Info
- Publication number
- JP2871337B2 JP2871337B2 JP4247025A JP24702592A JP2871337B2 JP 2871337 B2 JP2871337 B2 JP 2871337B2 JP 4247025 A JP4247025 A JP 4247025A JP 24702592 A JP24702592 A JP 24702592A JP 2871337 B2 JP2871337 B2 JP 2871337B2
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- JP
- Japan
- Prior art keywords
- parity
- signal
- circuit
- output
- memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明はメモリ監視回路に関し、
特にデータ信号を記憶するメモリのメモリ監視回路に関
する。
特にデータ信号を記憶するメモリのメモリ監視回路に関
する。
【０００２】
【従来の技術】従来のメモリ監視回路は図２に示すよう
に、入力データ信号２０１を入力とし、パリティ信号２
０２を出力するパリティ発生回数２０３と、入力データ
信号２０１とパリティ信号２０２とを入力とし、出力デ
ータ信号２０５と出力パリティ信号２０６とを出力とす
るメモリ回路２０４と、出力データ信号２０５とパリテ
ィ信号２０６とを入力とし、パリティエラー出力信号２
０８を出力するパリティ検出回路２０７とを有して構成
され、入力側のパリティ演算結果をメモリ回路２０４に
データ信号とともに通過させ、出力側で同様にパリティ
演算を行い比較してエラー検出を行っていた。
に、入力データ信号２０１を入力とし、パリティ信号２
０２を出力するパリティ発生回数２０３と、入力データ
信号２０１とパリティ信号２０２とを入力とし、出力デ
ータ信号２０５と出力パリティ信号２０６とを出力とす
るメモリ回路２０４と、出力データ信号２０５とパリテ
ィ信号２０６とを入力とし、パリティエラー出力信号２
０８を出力するパリティ検出回路２０７とを有して構成
され、入力側のパリティ演算結果をメモリ回路２０４に
データ信号とともに通過させ、出力側で同様にパリティ
演算を行い比較してエラー検出を行っていた。
【０００３】
【発明が解決しようとする課題】この従来のメモリ監視
回路において、パリティ検出回路では、メモリ回路での
データの２度書き、あるいは、書き込み側の停止等が確
認されないという問題があった。
回路において、パリティ検出回路では、メモリ回路での
データの２度書き、あるいは、書き込み側の停止等が確
認されないという問題があった。
【０００４】
【課題を解決するための手段】本発明のメモリ監視回路
は、入力のデータ信号を垂直パリティ演算し第１のパリ
ティ信号として出力するパリティ発生回路と、入力の書
き込みフレームパルスをカウントし指示信号として出力
するカウンタ回路と、前記第１のパリティ信号を前記指
示信号および前記書き込みフレームパルスにより１フレ
ーム中の各タイムスロット単位にパリティを一定の規則
で変換しフレームごとにパリティエラーの数を変化させ
た変換パリティ信号を出力するパリティ変換回路と、前
記データ信号および前記変換パリティ信号を前記書き込
みフレームパルスによりメモリに書き込み、読み出しフ
レームパルスにより前記メモリから出力データ信号およ
び出力変換パリティ信号を出力するメモリ回路と、前記
出力データ信号を垂直パリティ演算し第２のパリティ信
号として出力するパリティ検出回路と、前記出力変換パ
リティ信号と前記第２のパリティ信号とを比較しエラー
データを出力するエラー検出回路と、前記エラーデータ
を前記読み出しフレームパルスによりパリティの誤り数
をカウントしエラー信号を出力する計数回路とを有す
る。
は、入力のデータ信号を垂直パリティ演算し第１のパリ
ティ信号として出力するパリティ発生回路と、入力の書
き込みフレームパルスをカウントし指示信号として出力
するカウンタ回路と、前記第１のパリティ信号を前記指
示信号および前記書き込みフレームパルスにより１フレ
ーム中の各タイムスロット単位にパリティを一定の規則
で変換しフレームごとにパリティエラーの数を変化させ
た変換パリティ信号を出力するパリティ変換回路と、前
記データ信号および前記変換パリティ信号を前記書き込
みフレームパルスによりメモリに書き込み、読み出しフ
レームパルスにより前記メモリから出力データ信号およ
び出力変換パリティ信号を出力するメモリ回路と、前記
出力データ信号を垂直パリティ演算し第２のパリティ信
号として出力するパリティ検出回路と、前記出力変換パ
リティ信号と前記第２のパリティ信号とを比較しエラー
データを出力するエラー検出回路と、前記エラーデータ
を前記読み出しフレームパルスによりパリティの誤り数
をカウントしエラー信号を出力する計数回路とを有す
る。
【０００５】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例のブロック図、図
３は本実施例の入力データ信号を示す図である。
３は本実施例の入力データ信号を示す図である。
【０００７】本実施例は、データ信号１０１を入力とす
るパリティ発生回路１０８と、書き込みフレームパルス
１０２を入力とするカウンタ回路１０９と、パリティ発
生回路１０８の出力とカウンタ回路１０９の出力と書き
込みフレームパルス１０２とを入力とするパリティ変換
回路１１０と、入力のデータ信号１０１とパリティ変換
回路１１０の出力と書き込みフレームパルス１０２と読
みだしプレームパルス１０７とを入力とするメモリ回路
１１１と、メモリ回路１１１の出力データ信号１０４を
入力とするパリティ検出回路１１２と、メモリ回路１１
１の出力パリティ信号１０５とパリティ検出回路１１２
の出力とを入力とするエラー検出回路１１３と、エラー
検出回路１１３の出力と読みだしフレームパルス１０７
とを入力とする計数回路１１４とを有して構成される。
るパリティ発生回路１０８と、書き込みフレームパルス
１０２を入力とするカウンタ回路１０９と、パリティ発
生回路１０８の出力とカウンタ回路１０９の出力と書き
込みフレームパルス１０２とを入力とするパリティ変換
回路１１０と、入力のデータ信号１０１とパリティ変換
回路１１０の出力と書き込みフレームパルス１０２と読
みだしプレームパルス１０７とを入力とするメモリ回路
１１１と、メモリ回路１１１の出力データ信号１０４を
入力とするパリティ検出回路１１２と、メモリ回路１１
１の出力パリティ信号１０５とパリティ検出回路１１２
の出力とを入力とするエラー検出回路１１３と、エラー
検出回路１１３の出力と読みだしフレームパルス１０７
とを入力とする計数回路１１４とを有して構成される。
【０００８】次に本実施例の動作について説明する。図
３に示すように、入力データ信号が１フレーム４タイム
スロットの場合を示す。
３に示すように、入力データ信号が１フレーム４タイム
スロットの場合を示す。
【０００９】入力データ信号１０１は、パリティ発生回
路１０８に入力され、垂直パリティ演算を行われ、その
結果であるパリティ信号１０３が生成される。
路１０８に入力され、垂直パリティ演算を行われ、その
結果であるパリティ信号１０３が生成される。
【００１０】本実施例で、パリティの極性を奇数パリテ
ィとする。パリティ信号１０３は、パリティ変換回路１
１０に入力され、カウンタ回路１０９の指示により、１
フレーム目は、１のタイムスロット目だけ偶数パリテ
ィ、２フレーム目は、１および２のタイムスロット目が
偶数パリティ、３フレーム目は、１，２および３のタイ
ムスロットが偶数パリティという様にパリティの極性変
換を、各フレーム毎に行う。このため、メモリ回路１１
１に入力の１フレーム目はパリティエラーが１つ、２フ
レーム目はパリティエラーが２つ、３フレーム目はパリ
ティエラーが３つあることになる。
ィとする。パリティ信号１０３は、パリティ変換回路１
１０に入力され、カウンタ回路１０９の指示により、１
フレーム目は、１のタイムスロット目だけ偶数パリテ
ィ、２フレーム目は、１および２のタイムスロット目が
偶数パリティ、３フレーム目は、１，２および３のタイ
ムスロットが偶数パリティという様にパリティの極性変
換を、各フレーム毎に行う。このため、メモリ回路１１
１に入力の１フレーム目はパリティエラーが１つ、２フ
レーム目はパリティエラーが２つ、３フレーム目はパリ
ティエラーが３つあることになる。
【００１１】メモリ回路１１１の出力側では、出力デー
タ信号１０４をパリティ検出回路１１２で、垂直パリテ
ィ演算を行った出力と、出力パリティ信号１０５とをエ
ラー検出回路１１３で比較を行い、計数回路１１４でエ
ラー数をカウントし、エラーカウント数が各フレーム毎
に、書き込み側のエラー挿入方法と一致しているかどう
かにより、データが正しく伝送されたがどうかを判定
し、エラー信号１０６を出力する。
タ信号１０４をパリティ検出回路１１２で、垂直パリテ
ィ演算を行った出力と、出力パリティ信号１０５とをエ
ラー検出回路１１３で比較を行い、計数回路１１４でエ
ラー数をカウントし、エラーカウント数が各フレーム毎
に、書き込み側のエラー挿入方法と一致しているかどう
かにより、データが正しく伝送されたがどうかを判定
し、エラー信号１０６を出力する。
【００１２】このようにすると、パリティ変換回路１１
０において、１フレーム中の各タイムスロット単位に、
パリティを一定の規則で変換し、フレームごとにパリテ
エラーの数を変化させ、パリティ検出回路１１２では、
メモリ回路１１１の出力１０４を入力し、パリティの誤
りを検出し、エラー検出回路１１３および計数回路１１
４でパリティの誤り数のカウントを行い、エラーの数に
より、データが正しく伝送されたかどうか確認すること
ができる。
０において、１フレーム中の各タイムスロット単位に、
パリティを一定の規則で変換し、フレームごとにパリテ
エラーの数を変化させ、パリティ検出回路１１２では、
メモリ回路１１１の出力１０４を入力し、パリティの誤
りを検出し、エラー検出回路１１３および計数回路１１
４でパリティの誤り数のカウントを行い、エラーの数に
より、データが正しく伝送されたかどうか確認すること
ができる。
【００１３】
【発明の効果】以上説明したように本発明のメモリ回路
によれば、データの２度書きあるいは、書き込み側の停
止等も検出できるという効果がある。
によれば、データの２度書きあるいは、書き込み側の停
止等も検出できるという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来のメモリ監視回路の一例のブロック図であ
る。
る。
【図３】本実施例の入力データ信号を示す図である。
１０１ 入力データ信号 １０２ 書き込みフレームパルス １０３ パリティ信号 １０４ 出力データ信号 １０５ 出力パリティ信号 １０６ エラー信号 １０７ 読みだしフレームパルス １０８ パリティ発生回路 １０９ カウンタ回路 １１０ パリティ変換回路 １１１ メモリ回路 １１２ パリティ検出回路 １１３ エラー検出回路 １１４ 計数回路
Claims (1)
- 【請求項１】 入力のデータ信号を垂直パリティ演算し
第１のパリティ信号として出力するパリティ発生回路
と、入力の書き込みフレームパルスをカウントし指示信
号として出力するカウンタ回路と、前記第１のパリティ
信号を前記指示信号および前記書き込みフレームパルス
により１フレーム中の各タイムスロット単位にパリティ
を一定の規則で変換しフレームごとにパリティエラーの
数を変化させた変換パリティ信号を出力するパリティ変
換回路と、前記データ信号および前記変換パリティ信号
を前記書き込みフレームパルスによりメモリに書き込
み、読み出しフレームパルスにより前記メモリから出力
データ信号および出力変換パリティ信号を出力するメモ
リ回路と、前記出力データ信号を垂直パリティ演算し第
２のパリティ信号として出力するパリティ検出回路と、
前記出力変換パリティ信号と前記第２のパリティ信号と
を比較しエラーデータを出力するエラー検出回路と、前
記エラーデータを前記読み出しフレームパルスによりパ
リティの誤り数をカウントしエラー信号を出力する計数
回路とを有することを特徴とするメモリ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247025A JP2871337B2 (ja) | 1992-09-17 | 1992-09-17 | メモリ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247025A JP2871337B2 (ja) | 1992-09-17 | 1992-09-17 | メモリ監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0695976A JPH0695976A (ja) | 1994-04-08 |
| JP2871337B2 true JP2871337B2 (ja) | 1999-03-17 |
Family
ID=17157291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247025A Expired - Lifetime JP2871337B2 (ja) | 1992-09-17 | 1992-09-17 | メモリ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871337B2 (ja) |
-
1992
- 1992-09-17 JP JP4247025A patent/JP2871337B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695976A (ja) | 1994-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981208 |