JPS58142419A - プログラマブル・コントロ−ラの入出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はプログラマブル・コントローラの人、特に、
コントローラ本体との間 で直列データ伝送により入出力データを交換できるよう
にした入出力装置に関する。

最近では、一般の機械プラント等の制御システムにおい
て、プログラマブル・コントローラを用いた比較的大規
模な集中制御システムがよく見られる。このような集中
制御システムにおいては、多くの場合、例えばリミット
スイッチ、温度スイツチ、近接スイッチ、光電スイッチ
等の各種入力機器やモータ、プランジャ、電磁弁等の各
種出力機器がそれぞれ別個の信号線で中央の制御装置に
接続されている。この場合、これらの入出力機器の数が
多くて、しかも各入出力機器が比較的広い空間に分散し
ているシステムでは、各入出力機器と中央制御装置を結
ぶ配線スペースや配線コストが大きな問題となっており
、この間の信号伝送を適宜な多重伝送を応用して簡便化
したいとの要望が強い。

従来から各種の多重伝送システムが知られており、これ
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送制御手順が非常に複雑かつ高度で
あり、従って高価な装置となっている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、プログ
ラマブル・コントローラにおける入出力データ伝送シス
テムに不必要な機能が多く、そのため上述の要望に適切
に応え得るものではなかった。

この発明は上述した従来の問題点に鑑みなされたもので
あり、その目的は、入出力装置をコントローラ本体と別
体に構成し、この入出力装置を必要数だけコントローラ
本体に対して直列データ線とクロック信号線の２系統の
信号線で接続するだけで、入出力装置側にはアドレス判
別回路が不要で、しかも面倒な伝送制御手順を介するこ
となくコントローラ本体から入出力装置への出力データ
の転送および入出力装置からコントローラ本体への入力
データの伝送を行なえるようにしたプログラマブル・コ
ントローラの入出力装置を提供することにある。

以下、この発明の実施例を図面に基づいて詳細に説明す
る。

コントローラ・システムの全体の概略構成を示す　、′
１ブロック図である。このプログラマブル・コント　゛
ローラは、コントローラ本体１と複数台の入出力装置２
，２．・・・・・・とに分割構成されている。この実施
例における複数台の入出力装置２，２．・・・・・・は
全く同一構成である。各入出力装置２には、リミット）
インチ等の各種入力機器が接続される４つの入力端子と
、モータやプランジャ等の各種出力機器が接続される４
つの出力端子を備える。各入力端子に印加される信号を
外部入力信号と称し、この信号にＩＮ１〜ＩＮ４．ＩＮ
５〜ＩＮ８．ＩＮ９〜ｌＮｌ２という各別の番号を付け
る。−同様に、入出力装置２の出力端子から出力される
信号を外部出力信号と称し、この信号に０ＵＴ１〜０Ｕ
Ｔ４．０ＵＴ５〜０ＵＴ８．０ＵＴ９〜０ＬＩＴ１２と
いう各別の識別番号を付ける。

コントローラ本体１は、全体の制御の中枢となるＣＰＵ
３　（中央処理ユニット）と、ＣＰＵ３によって実行さ
れるシステムプログラムを格納したシステムプログラム
メモリ４と、ＣＰＵ３によって各種可変データの一時格
納エリアと使われるシステムデータメモリ５と、使用者
が任意に設定したシーケンス制御プログラムが格納され
るユーザプログラムメモリ６と、上記入出力装置２にお
ける外部入出力信号と対応した入出力データのバッファ
メモリとなる入出カメモリ７、と、コントローラ本体１
から入出力装置２に出力データを与えるとともに、入出
力装置２からの入力データをコントローラ本体１に取込
むためのインターフェイスとなる入出力ボート８を備え
ている。

周知のヨ′うに、この種のプログラマブル・コントロー
ラにおけるユーザプログラムの実行動作は、基本的に、
ユーザプログラムメモリ６からユーザ命令を順次読出し
、各ユーザ命令に従って入出カメ、モリ７に格納されて
いる入出力データ間の演篩処理をし、かつその演算結果
によって入出カメモリ７中の出力データを更新すること
であり、またユーザプログラムの実行と同期して入出力
６１ｔ２からの入力データを入出カメモリ７の所定エリ
アに書込む入力更新動作と、入出カメモリ７の所定エリ
アの出力データを入出力装置２に転送する出力更新動作
が行なわれ、これにより入出力装置２に与えられる入力
データと入出力装置２から出力する出力データとの関係
において、ニーザブログラムにて指定されたシーケンス
状態が作り出される訳である。この発明に係る入出力デ
ータの伝送は、上記入力更新動作および出力更新動作を
行なうために、コントローラ本体１と入出力装置２との
間で行なわれる入出力データの伝送である。

コントローラ本体１はデータ伝送のための端子として、
直列データ入出力端子ＳＤＴとりＯツク信号出力端子Ｃ
ＫＴとを備えている。直列データ入出力端子ＳＤＴに印
加される信号はレシーバ９を介して入力ボートＰ１に印
加される。出力ポートＰ２からの信号はドライバ１０を
介して直列データ入出力端子ＳＤＴに出力される。この
ドライバ１０は出力ポートＰ３からの信号によって禁止
される。クロック信号出力端子ＣＫＴには出力ポートＰ
４から出力されるクロック信号がドライバ１１を介して
出力される。

入出力＠１１２はデータ伝送を行なうための端子として
、左直列データ入出力端子ＳＤＬと右直列データ入出力
端子ＳＤＲ，クロック信号入力端子ＣＫＬを有している
。３台の入出力′！＆冒２は、万いの右直列データ入出
力端子ＳＤＲと左直列データ入出力端子ＳＱＬが直列デ
ータ線１２で接続され、互いのクロック信号入力端子Ｃ
ＫＬがクロック信号線１３で接続され、この両転送線１
２，１３によって３台が直列的に接続されている。また
左端の入出力装置２の左直列データ入出力端子ＳＤ［は
コントローラ本体１の直列データ入出力端子ＳＤＴと直
列データ線１２でもって接続され、またそのクロック信
号入力端子ＣＫＬはコントローラ本体１のクロック信号
出力端子ＣＫＴとクロック信号線１３でもって接続され
ている。すなわち、３台の入出力装置２はコントローラ
本体１と直列データ線１２を介して直列に接続されてお
り、り０ツク信号線１３には並列に接続されている。

また、右端の入出力装置２の右直列データ入出力端子Ｓ
ＤＲは開放され、この開放されている６直　　　　（列
データ入出力端子ＳＤＲに更に直列に他の入出力装置１
２を接続することができる。

第２図は１台の入出力装置２２の詳細な回路図を示して
いる。同図に示すように、この入出力装置には、５ビツ
トの一方向シフトレジスタ１４と、このシフトレジスタ
１４の１〜４ビツトまでの並列出力端Ｑ１〜Ｑ４に接続
されたラッチ回路１５と、このラッチ回路１５の出力を
外部出力信＠０ＵＴ１〜０ＵＴ４として並列に出力する
ドライバ１６と、外部入力信号ＩＮ４〜ＴＮ１を並列に
受けて上記シフトレジスタ１４の１〜４ビツト目までの
並列入力端Ｄ１〜Ｄ４に印加するレシーバ１７と、上記
シフトレジスタの５ビツト目の入力端Ｄ５に常時Ｈレベ
ルの信号を印加する回路と、左直列データ入出力端子Ｓ
ＤＬに印加される信号を受けるレシーバ１９と、左直列
データ入出力端子ＳＤＬに信号を送出するゲート付きド
ライバ２０と、右直列データ入出力端子ＳＤＲに印加さ
れる信号を受けるレシーバ２１と、右直列データ入出力
端子ＳＤＲに信号を送出するゲート付きドライバ２２と
、クロック信号入力端子ＣＫＬに印加される信号を受け
るレシーバ２３と、上記左直列データ入出力端子ＳＤＬ
に印加される信号を上記シフトレジスタ１４の直列人力
Ｓｔとし該シフトレジスタ１４の４ビツト目の出力端Ｑ
４から得られる直列出力を上記右直列データ入出力端子
ＳＤＲに導出する状態か、あるいは右直列データ入出力
端子ＳＤＲに印加される信号を上記シフトレジスタ４の
直列人力Ｓｒとし該シフトレジスタ１４の５ビツト目の
出力端Ｑ５から得られる直列出力を上記左直列データ入
出力端子ＳＱＬに導出する状態に切換える切換回路（上
記ゲート付きドライバ２０．２２および論理ゲートＧ１
．Ｇ２．Ｇ３によって構成される）と、クロック信号入
力端子ＣＫＬに印加される信号のレベルが一定時間以上
固定されたのを検出し、上記ラッチ回路１５のラッチ信
号、上記シフトレジスタ１４の並列人力読込信号および
上記切換回路の反転信号を作る制御回路１８とを備える
。

クロック信号入力端子ＣＫＬに印加される信号はレシー
バ２３を介して受信され、シフトレジスタ１４のシフト
クロック信＠ＣＫとして入力されるとともに、制御回路
１８に入力される。

制御回路１８は、コントローラ本体１がらクロック信号
１１３に出力されるクロック信号の周期をＴＯとすると
、そのクロック信号が休止されて信号［１１３の信号レ
ベルがＨレベルまたはＬレベルに固定され、上記クロッ
ク周期Ｔｏより充分大きな一定時間Ｔ１以上連続したこ
とを検出するものである。この検出は、ＦＯＲ回路２５
とタイマ回路２６と７リツプフロツプ２７とによって行
なわれる。ノリツブ７０ツブ２７は電源投入時にパワー
オンリセット回路５ｏによって初期リセットされる。フ
リップフロップ２７の出力Ｑとレシーバ２３の出力信号
ａ　（クロック線１３の信号）とがＦＯＲ回路２５に入
力され、その出力信号すがタイマ回路２６に入力され、
その出力信号Ｃによって７リツプ７０ツブ２７が反転制
御されるようになっている。

タイマ回路２６はその入力信号すがしレベルになり、上
述した一定時間Ｔ１だけ連続してＬレベルになったとき
に出力信＠Ｃを出力し、フリップ７０ツブ２７を反転さ
せる。従ってこのタイマ回路２６は、フリップ７０ツブ
２７がセットされてＱ＝）−１となっているときは、ク
ロック信号＠１３の信号ａがＴ１時間以以上レベルにな
ったのを検出するように作用し、またフリップ７０ツブ
２７がリセットされてＱ＝Ｌとなった場合は、りＯツク
信号線１３の信号ａが時間Ｔ１以上１−レベルに固定さ
れたのを検出するように作用する。

フリップ７０ツブ２７の出力は上記切換回路の制御信号
となる。つまり、フリップフロップ２７がリセットされ
ていて、Ｑ＝１−、Ｑ＝Ｈの場合、ドライバ２０と論理
ゲートＧ２が禁止されるとともに、ドライバ２２と論理
ゲートＧ１が能動となり、この状態にては、左直列デー
タ入出力端子ＳＱＬに印加される信号がシフトレジスタ
１４の直列入力端Ｓ■に入力されるとともに、シフトレ
ジスタ１４の直列出力端Ｑ４からの信号が右直列データ
入出力端子ＳＤＲに導出される。反対に７リツプ７０ツ
ブ２７がセットされ、Ｑ＝１−１．？’ａ＝Ｌ　　　＆
となった場合、右直列データ入出力端子ＳＤＲに　　Ｐ
印加される信号がシフトレジスタ１４の直列入力端ＳＩ
に入力され、シフトレジスタ１４の直列出力端Ｑ４から
の信号が左直列データ入出力端子ＳＤＬに導出される。

また、フリップ７０ツブ２７のＱ出力がＨレベルに立上
ったのが立上り検出用の微分回路２８で検出ンされ、こ
の微分回路２８の出力パルスが上記ラッチ回路１５のラ
ッチ信号Ｔとして印加される。

フリップフロップ２７のＱ出力は遅延回路２９で僅かに
遅延され、その遅延出力は立上り検出用の微分回路３０
に入力され、この微分回路３０からの出力パルスが上記
シフトレジスタ１４の並列人力読込信号ＬＤとして印加
される。

次にコントローラ本体１側の入出力データの伝送動作に
ついて説明する。コントローラ本体１は、入出力ポート
８のポートＰ４からドライバ１１を介してクロック信号
線１３に所定数のクロック信号を送出して上記シフトレ
ジスタ１４をシフトすると同時に、これに同期してポー
トＰ２からドライバ１０を介して直列データ線１２に出
力データを順次直列に出力することにより、これら出力
データを上記シフトレジスタ１４にセットし、その後り
Ｏツク信号線１３のレベルを一定時間Ｔ１以上固定する
ことにより上記シフトレジスタ１４にセットされた上記
出力データを上記ラッチ回路１５にラッチさせるととも
に、上記レシーバ１７からの入力データを上記シフトレ
ジスタ１４に読込ませ、また上記切換回路を反転させ、
その後クロック信号線１３に所定数のり０ツク信号を送
出してシフトレジスタ１４を再びシフトさせ、シフトレ
ジスタ１４にセットされた入力データを直列データ線１
２．レシーバ９を介して入出力ポート８のポートＰ１か
ら順次コントローラ本体１に取込むように動作する。こ
の動作はＣＰＵ３がシステムプログラムメモリ４に格納
された入出力データ転送ルーチンを実行することによっ
て行なわれる。

また、コントローラ本体１は、入出力装置２が何台接続
されているかを以下に説明するようにして知ることがで
きる。つまり、本プログラマブル・コントローラ・シス
テムでは、コントローラ本体１に接続できる入出力装置
２の最大数をＮとすると、常にＮ台の入出力装置２を接
続しなければならない訳ではなく、ユーザの必要に応じ
てＮ台以下の任意数の入出力装＠２を接続することがで
きる。そして、Ｎ台より少ないＭ台の入出力装置にしか
接続されていない場合、その少ない分だけ入出力データ
伝送の時間を短縮するために、接続されているＭ台分の
伝送制御しか行なわなくて済むように、何台の入出力装
置２が接続されているかを知る訳である。

先の説明から明らかなように、コントローラ本体１から
入出力装置１２に出力データを送出する場合には、入出
力装置２の左直列データ入出力端子ＳＤＬがシフトレジ
スタ１４の直列入力端Ｓｒに接続され、該シフトレジス
タ１４の直列出力端Ｑ４が右直列データ入出力端子ＳＤ
Ｒに接続された状態となり、このとき入出力端子ＳＤＬ
とＳＤＲからみると、シフトレジスタ１４は４ピツトシ
フトレジスタとして動作する。また、入出力装置２から
コントローラ本体１へ入力データを送る場合には、右直
列データ入出力端子ＳＤＲがシフトレジスタ１４の直列
入力端８１に接続され、シフトレジスタ１４の直列出力
端Ｑ５が左直列データ入出力端子ＳＤＬに接続され、こ
のとき肉入出力端子ＳＤＲとＳＤＬとの間でシフトレジ
スタ１４は５ビツトシフトレジスタとして動作する。

シフトレジスタ１４が５ビツトのシフトレジスタとして
動作する入力データの伝送時において、シフトレジスタ
１４に並列人力読込信号ＬＤによって読込まれた並列入
力信号Ｄ１〜Ｄ５がクロック信号入力端子ＣＫＬに印加
されるクロック信号に同期して、Ｄ５→Ｄ４→Ｄ３→Ｄ
２→Ｄ１の順番で直列データ入出力端子ＳＤＬから出力
される。

ここで第２図に示すように、ＤｌにはＩＮ４が、Ｄ２に
はＩＮ３が、Ｄ３にはＩＮ２が、Ｄ４には１Ｎ１がそれ
ぞれ入力されるようになっているとともに、Ｄ５には上
述したように常時トルベル信号が入力されるようになっ
ている。従って、シフ　　　　飯トレジスタ１４の直列
出力端Ｑ５から左直列デー　　　　□；り入出力端子Ｓ
ＤＬに出力される５ビツトの直列データのうち、先頭の
１ビツト目は必ずＨレベル信号であり、それに続いてＩ
Ｎ１→ＩＮ２→ＩＮ３→ＩＮ４の４ビツトの外部入力信
号が順番に出１カされる。

一方、第２図に示すように、右直列データ入出力端子Ｓ
ＤＲに印加される信号を受けるレシーバ２１の入力側は
抵抗６０によって接地電位にプルダウンされており、右
直列データ入出力端子ＳＤＲに後続の入出力装置２が接
続されておらず、この端子ＳＤＲが開放されていると、
レシーバ２１にはＬレベル信号が入力された形となる。

従って第２図に示す入出力装置２の後段に他の装置２が
繋がっていないとすると、シフトレジスタ１４に並列人
力読込信号ＬＤが与えられた後、端子ＣＫＬに５発のク
ロック信号が与えられると、左直列データ入出力端子Ｓ
ＤＬには、Ｈレベル信号→■Ｎ１→ＩＮ２→ＩＮ３→Ｔ
Ｎ４の順番で５ビツトの直列データが出力される。更に
続いて端子ＧＫしに５発のクロック信号が与えられると
、解放されている右直列データ入出力端子ＳＤＲ側から
のＬレベル信号が左直列データ入出力端子ＳＤＬに出力
されることになる。

従ってコントローラ本体１は、クロックパルスを５パル
ス出力する度に、最初のパルスに同期して入力される入
力データがＨレベルかあるいはＬレベルかによって入出
力装＠２が接続されているか接続されていないかを識別
することができる。

第３図はコントローラ本体１によって実行される上述の
入出力データ伝送ルーチンの概要を示すフローチャート
である。このフローチャートに従ってデータ伝送動作を
順番に説明する。第１回目のデータ伝送時にはステップ
３０１から開始される。ステップ３０１では、接続可能
な最大数の入出力装置２がコントローラ本体１に接続さ
れた場合の１番最後の出力データのアドレス４Ｎを設定
する。次のステップ３０２で出力ポートＰ４をＬレベル
にする。次のステップ３０３では設定されたアドレスの
出力データを出力ポートＰ２から出力する。なおこのと
き出力ポートＰ３からの信号によってドライバ１０を働
かすのは勿論である。

次のステップ３０４では出力ポートＰ４の信号をＨレベ
ルにする。次のステップ３０５で１よりロック信号の周
期Ｔｏより多少短い１時間だけカウントする。１時間経
過後のステップ３０６では出力ポートＰ４の信号をＬレ
ベルにする。次のステップ３０７では出力データ０ＵＴ
１までの伝送を終了したか否かを判断する。伝送を終了
していない場合はステップ３０８に進み、出力データの
アドレスを１だけ減輝し、出力データＯＵＴ　（４Ｎ−
１）のアドレスを設定する。そして、先のステップ３０
３に戻る。

以上のステップ３０３→３０４→３０５→３０６→３０
７→３０８が出力データＯＵＴ　（４Ｎ）〜０ＵＴ１に
ついて繰り返されることにより、各出力データがクロッ
ク信号に同期してコントローラ本体１から出力される。

上述の出力データ伝送動作が終了するとステップ３０７
からステップ３０９に進み、出力ポートＰ４の信号をＨ
レベルにする。次のステップ３１０では上記制御回路１
８を働かすのに必要なＴ１時間をカウントする。これに
よってクロック信号線１３の信号レベルがＴ１時間以以
上」レベルに固定されることとなり、制御回路１８が動
作し、シフトレジスタ１４にセットされた出力データが
ラッチ回路１５にラッチされてドライバ１６を介して出
力されるとともに、レシーバ１７からの入力データがシ
フトレジスタ１４に読込まれ、また上記切換回路の接続
関係が反転される。

コントローラ本体１側では次のステップ３１１で１番目
の入力データｒＮ１のアドレスを設定する。次のステッ
プ３１２では上記遅延回路２９の遅延時間Ｔ２だけ待機
する。また出力ポートＰ３からの信号によりドライバ１
０を禁止する。次のステップ３１３では入出力装置２の
接続台数カウンタｍをクリアする。次のステップ３１４
では入力ボートＰ１に印加する入力データを読込む。次
のステップ３１５ではその入力データが１ルベルかＬレ
ベルかを判断する・先に説明したように・　　ｊ、この
最初の入力データがＨレベルであるのは、１　．１台目
の入出力装置２が接続されていることを意味する。その
場合ステップ３１６に進み、４進カウンタＫをクリアす
る。次のステップ３１７では出力ポートＰ４の信号をＬ
レベルにする。次のステップ３１８では上記時間Ｔをカ
ウントする。次のステップ３１９では出力ポートＰ４の
信号をＨレベルにする。次のステップ３２０では入力ボ
ートＰ１に印加される入力データを読込み、設定された
アドレスに格納する。次のステップ３２１では上記接続
台数カウンターを＋１する。次のステップ３２２では設
定アドレスを＋１する。次のステップ３２３では４進カ
ウンタＫを＋１する。次のステップ３２４では４進カウ
ンタＫがカウントアツプしたかどうかを判断する。カウ
ントアツプしていなければ先のステップ３１７に戻る。

上記ステップ３１７〜３２４を４回繰り返すことにより
、１台目の入出力装置２０４ビツトの入力データＩＮＩ
〜ＩＮ４がコントローラ本体１の取込まれて所定のアド
レスに格納される。

上記４進カウンタＫがカウントアツプすると、先のステ
ップ３１４に戻り、入力ボートＰ１に印加される入力デ
ータを読込む。そして上記と同様に、その入力データが
ＨレベルかＬレベルかを判断する。この入力データがＨ
レベルであるのは、２台目の入出力装置ｆ２が接続され
ていることを意味する。その場合は、ステップ３１６側
に進み、１台目の入出力装置１２と全く同様に、入力デ
ータＩＮ５〜ＩＮ８を読込んで所定のアドレスに格納す
るとともに、入力データを読込む毎に接続台数カウンタ
轄を＋１する。

第１図に示したように３台の入出力装置２が接続されて
いる場合、接続台数カウンタ■が「１２」となった後に
ステップ３２４からステップ３１４に戻ると、このステ
ップ３１４で読込まれた入力データについて次のステッ
プ３１５でＬレベルであることが検出される。すなわち
４台目の入出力＠Ｗ１２は接続されていないことが検出
される。この場合ステップ３１５からステップ３２５に
進み、出力ポートＰ４の信号をＬレベルにする。次のス
テップ３２６で制御回路１８を動作させるのに必要な時
間Ｔ１をカウントする。これにより制御回路１８および
切換回路は初期状態に復帰する。この１回目の動作によ
って接続台数カウンターに、入出力装置２の接続台数を
ＭとするとＩｆ　−４ＸＭがカウントされたことになる
。そして２回目以降の入出力データの伝送に際しては、
ステップ３０１からではなくステップ３２７からスター
トする。

すなわ、ち、コントローラ本体１から出力デ、−タを送
出する際に、実際に接続されている入出力装置２の最後
の出力信号のアドレスを設定し、そこからアドレスをデ
ィクリメントしながら出力データを送出することになる
。従って無意味な接続されていない入出力装置２に対す
る出力データの送出時間を完全に無くすことができるの
である。

以上詳細に説明したように、この発明に係るプログラマ
ブル・コントローラの入出力装置によれば、コントロー
ラ本体と必要数の入出力装置とを直列データ線とクロッ
ク信号線の２系統の信号線で結ぶだけで、入力データの
取込みおよび出力データの送出という双方向の信号伝送
が行なえ、伝送線の布設が非常に簡単でかつ安価となる
。また入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を取り扱う制御回路
も必要なく、単にり０ツク信号が休止されてクロック信
号線レベルが一定以上固定されたのを検出するためのタ
イマ回路やノリツブ７０ツブ等からなる極く簡単な制御
回路を設番プるだけで良く、入出力装置における伝送制
御部分の構成は極めで簡単となり、これを安価に製作す
ることかできる。特に、この発明のものでは、双方向シ
フトレジスタより相当安価な一方向シフトレジスタを用
いて構成しているので、安価となる。

更にこの発明のものでは、コントロ〜う本体側において
入出力装置の接続台数を知ることができる構成となって
いるので、入出力データの伝送時間を実際に接続されて
いる入出力装置の数に見合った最少の時間にすることが
できるという効宋を奏する。

【図面の簡単な説明】

第１図はこの発明を適用したプログラマブル・　　　　
表ナ コントローラ・システムの概略構成を示すブロック図、
第２図は入出力装置の具体的構成を示すブロック図、第
３図はコントローラ本体側が実行する入出力データ伝送
ルーチンの概要を示すフローチャートである。 １・・・・・・コントローラ本体 ２・・・・・・入出力装置 １２・・・・・・直列データ線 １３・・・・・・クロック信号線 １４・・・・・・シフトレジスタ １５・・・・・・ラッチ回路 １６・・・・・・ドライバ １７・・・・・・レシーバ １８・・・・・・制御回路 ＳＱＬ・・・・・・左直列データ入出力端子ＳＤＲ・・
・・・・右直列データ入出力端子ＣＫＬ・・・・・・ク
ロック信号入力端子Ｓ１・・・・・・・・・直列入力端 Ｑ４・・・・・・・・・直列出力端 ０１〜Ｑ４・・・並列データ出力端 Ｄ１〜Ｄ４・・・・・・並列データ入力端ＬＤ・・・・
・・並列データ読込信号

Claims (1)

【特許請求の範囲】
1. （１）２つの直列データ入出力端子ＡおよびＢと、クロ
   ック信号入力端子と、このクロック信号入力端子に印加
   されるクロック信号によって一方向にの専シフトされる
   （Ｘ＋１）ビットのシフトレジスタと、このシフトレジ
   スタの１〜Ｘビツトの並列出力端に接続されたラッチ回
   路と、このラッチ回路の出力を外部出力信号として並列
   に導出するドライバと、外部入力信号を並列に受けて上
   記シフトレジスタの１〜Ｘピツトの並列み力端に印加す
   るレシーバと、上記シフトレジスタの（Ｘ＋１）ビット
   目の入力端に常時Ｈレベル信号を印加する回路と、上記
   入出力端子Ａに印加される信号を上記シフトレジスタの
   直列入力とし該シフトレジスタのＸビット目の出力端か
   ら得られる直列出力を上記入出力端子Ｂに導出する状態
   か、あるいは上記入出力端子Ｂに印加される信号を上記
   シフトレジスタの直列入力とし該シフトレジスタのくＸ
   ＋１）ビット目の出力端から得られる直列出力を上記入
   出力端子へに導出する状態に切換える切換回路と、上記
   りＯツク信号入力端子に印加される信号のレベルが一定
   時間以上固定されたのを検出し、上記ラッチ回路のラッ
   チ信号、上記シフトレジスタの並列人力読込信号および
   上記切換回路の反転信号を作る制御回路とを備えたプロ
   グラマブル・コントローラの入出力装置。