JPS58123106A - プログラマブル・コントロ−ラにおける入力および出力ユニツト - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はプログラマブル・コントローラに関し、特に
、コントローラ本体と別体に構成する入力および出カニ
ニットに関する。

最近では、一般の機械プラント等の制御システムにおい
て、プログラマブル・コントローラを用いた比較的大規
模な集中制御システムがよく見られる。このような集中
制御システムにおいては、多くの場合、例えばリミット
スイッチ、温度スイッチ、近接スイッチ、光電スイッチ
等の各種入力機器やモータ、プランジャ、電磁弁等の各
種出力機器がそれぞれ別個の信号線で中央の制御装置に
接続されている。この場合、これらの入出力機器の数が
多くて、しかも各入出力機器が比較的広い空間に分散し
ているシステムでは、各入出力機器と中央制御装置を結
ぶ配線スペースや配線コストが大きな問題となっており
、この間の信号伝送を適宜な多重伝送を応用して簡便化
したいとの要望が強い。

従来から各種の多重伝送システムが知られており、これ
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送制御手順が非常に複雑かつ高度で
あり、従って＾価な装置となっている。勿論、そのよう
な１度な回路方式とする意義はある訳であるが、プログ
ラマブル・コントローラにおける入出力データ伝送シス
テムに不必要な機能が多く、そのため上述の要望に適切
に応え待るものではなかった。

この発明は上述した従来の問題点に鑑みなされたもので
あり、その目的は、入カニニットおよび出カニニットを
それぞれコントローラ本体と別体に構成し、入カニニッ
トおよび出カニニットを必要数だけコントローラ本体の
直列データ入力端子と出力端子との間に１系統の直列デ
ータ線を介して閉ループをなすように全て直列に接続す
るだけで、入カニニットおよび出カニニット側にはアド
レス判別回路が不！、、、、で・しかも面倒な伝送制御
手順を介することなくコントローラ本体から出カニニッ
トへの出力データの伝送および入カニニットからコント
ローラ本体への入力データの伝送を同時に行なえるよう
にしたプログラマブル・コントローラにおける入力およ
び出カニニットを提供することにある。

以下、この発明の実施例を図面に基づいて詳細に説明す
る。

第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの全体の概略構成を示すブロック図であ
る。このシステムは、コントローラ本体１と３２台の入
出カニニットＵ１〜ＬＪ３２とに分割構成されている。

入出カニニットと称するのは入カニニットと出カニニッ
トの総称である。

この図においては、ＵｌとＬＪ３２が入カニニットとし
て示され、Ｕ　２とＵ３とが出カニニットとして示され
ている。そして入カニニットと出力ユニッｔ・の合計で
３２台まで接続できるようになっている。複数台の入カ
ニニットは全く同一構成で、以下（）１を代表して説明
する。また、複数台の出力コニットは全く同一構成であ
り、以下Ｕ２を代表して説明する。

パノ】コニットＵ１は、外部から８ビツトの入力データ
ＩＮ１〜ＩＮ８が並列に与えられる入力端子の他に、直
列データ伝送用の直列入力端子ＳＩど直列出力端子ＳＯ
とを有している。また出カニニットＵ２は８ビツトの出
力データ０ＵＴ９〜０ＵＴ１６を外部に並列に導出する
出力端子と、直列データ伝送用の直列入力端子８１と直
列出力端子ＳＯとを有している。３２台の入出カニニッ
トＵ１〜Ｕ３２は、互いの直列入力端子Ｓｔと直列出力
端子ＳＯとを直列データ線２でもって接続し合い、全体
が直列データ線２でもって直列に接続されている。また
、その一端側の入カニニットＵ１の直列入力端子ＳＩが
コントローラ本体１め直列出力端子ＳＯＴに直列データ
線２でもって接続され、他端側の入カニニットＵ３２の
直列出力端子ＳＯがコントローラ本体１の直列入力端子
８１Ｔに直列データ２でもって接続されている。各入出
カニニットＵ１〜Ｕ３２は個別アドレスが設定されてい
る訳ではなく、Ｕ１〜Ｕ３２という番号はコントローラ
本体１の出力端子ＳＯＴ側から入力端子ＳＩＴ側に向か
って順番に付けた番号である。同様に、入カニニットの
８ビツトの入力端子および出力ユニットの８ビツトの出
力端子に対しても、コントローラ本体１の出力端子ＳＯ
Ｔから入力端子ＳＩＴに向けて順番に１から２５６まで
の連続した番号を付けている。

コントローラ本体１は全体の制御の中枢となるＣＰｔＪ
３（中央処理ユニット）と、ＣＰＬＪ３によって実行さ
れるシステムプログラムを格納したシステムプログラム
メモリ４と、ＣＰＬＪ３によって各種可変データの一時
格納エリアとして使われるワーキングメモリ５と、使用
者が任意に設定したシーリンス制御プログラムが格納さ
れるユーザプログラムメモリ６と、後述するように入カ
ニニットから取込まれる入力データと出カニニットに与
えるべき出力データが格納される入出カメモリ７と、ト
記出カニニットに与えるべき出力データを所定の順番で
含んだ直列データを出力−子ＳＯＴから送出する送信＠
＠８と、この送信装置８と同時に動作し、上記入力端子
ＳＩＴに印加される入力１ニツトからの入力データを所
定の順番で含ん送信装置８には、入力データの送信に先
だって入出カメモリ７に格納された入出力データ（入力
データおよび出力データを含む）が転送される送信バッ
ファメモリ１０を有している。受信装［９は、受信した
入出力データを一時記憶するための受信バッファメモリ
１１を有している。受信バッフ７メモリ１１に格納され
た受信データの中から後述するようにして入カニニット
からの入力データのみが選別抽出されて入出カメモリ７
に書込まれる。

周知のように、この種のプログラマブル・フントローラ
におけるユーザプログラムの実行動作は、基本的にユー
ザプログラムメモリ６からユーザ命令を順次読出し、各
ユーザ命令に従って入出ｈメモリ７に格納されている入
出力データ閣の論理演算処理をし、かつその演算結果に
よって入出カメモリ７中の出力データを゛□更新するこ
とであり、こ　　　　　ｊのユーザプログラムの１サイ
クル実行毎に、人出カメモリ７中の最新の出力データを
所定の出カニニットに伝達する出力更新動作と、入カニ
ニットからの最新の入力データを入出カメモリ７に書込
む人力史駈動作が行なわれる。これにより入カニニット
に与えられる入力データと出ｈユニットから出力する出
力データとの関係において、ユーザプログラムにて規定
されたシーケンス状態が作り出される訳である。

本発明に係るプログラマブル・コントローラ・システム
においては、ＣＰＵ３によってユーザプログラムが一巡
実行された時点で、入出カメモリ７の入出力データを送
信バッファメモリ１０に全て転送し、また受信バッファ
メモリ１１のデータの中から入力データのみを抽出して
入出カメモリ７に幽込む。この時点でＣＰＵ３はユーザ
プログラムの実行を開始する。同時に送信装＠８と受信
装置９が動作し、ユーザプログラムの実行動作と並行し
て、送信バッフ７メモリ１０中の出力データを出カニニ
ットに与えるとともに入カニニットからの入力データを
受信バッファメモリ１１に取込む。以りの動作を繰り返
すものである。

まｔこ、本発明に係るシステムにおいては、入カニニッ
トと出カニニットの配列順序や数は制限がなく、入カニ
ニットと出カニニットの合計で３２台まで接続可能とな
っている。そして、本システムに電源を投入したときの
イニシャル処理として、コントローラ本体１は出力端子
ＳＯＴと入力端子ＳＩＴの間に入カニニットと出カニニ
ットがどのような順番で何台接続されているかを認識す
る処理がなされる。その処理の内容については後述する
。そして、そのユニットの接続状態をワーキングメモリ
５中に設定されたユニットテーブルに配録しておき、そ
の後の実動作の際に、受信装置９のバッファメモリ１１
に格納されたデータの中から、どれが入力データである
かをユニットテーブルを参照することによって区別する
ようになっている。　第２図は入カニニットＵ１と出カ
ニニットＵ２の構成を示している。入カニニットＵ１は
、１チツプＣＰＵからなる伝送回路１２を主体とし、ま
た外部からの８ビツトの入力データＩＮＩ〜ＩＮ８を受
ける入力インターフェイス１３を有する他、入力端子Ｓ
Ｉに印加される信号を受けて伝送回路１２に与えるフォ
トカプラ１６を有している。

第２図に示すように、直列データ線２は２線式の１６流
ループ線からなり、この電流ループ輪に出力される電流
信号はフォトカプラ１６内で光信号に変換されるととも
に、再び電気信号に変換され、インバータを介して伝送
回路１２に入力される。

伝送回路１２中のＲＡＭ領域には、８ビツトの直列バッ
フルレジスタＳＢＲが設定されていて、このレジスタＳ
ＢＲは上述した直列データ伝送時に実質的に８ビツトシ
フトレジスタとして機能する。

コントローラ本体１と各入出カニニットを結ぶ閉ループ
で行なわれる上記直列データ伝送は、８ピッ１−ψ位で
いわゆる調歩同明方式にて行なわれる。

伝送回路１２は入力端子Ｓ１に印加されるスタートビッ
トを検出して内部クロックＧＫを発生させ、その後順次
供給される８ビツトの直列データを受信して、直列バッ
ファレジネタＳＢＲの一端側から順次シフト入力する受
信手段と、この受信手段の動作と同時に上記直列バッフ
ァレジスタＳＢＲの他端側から順次シフト出力される直
列データを出力端子ＳＯから送出する送信手段を有して
いる。

また伝送回路１２は、上記直列データ伝送の１サイクル
毎に、すなわち３２ユニット分の伝送が終了する毎に、
上記直列バッフ７レジスタＳＢＲに入力インターフェイ
ス１３を介して入力されるＮビットの入力データＩＮＩ
〜ＩＮＳを並列に格納する入力データ読込手段を有して
いる。更に上述したユニットテーブルを作成するために
、入カニニットＵ１は、電源投入時のイニシャル処理と
して上記直列バッファレジスタＳＢＲに所定の入カニニ
ット識別符号を格納するイニシャル設定手段を有してい
る。

出カニニットＵ２は入カニニットＵ１と同様な１チツプ
ＣＰＣＩで構成される伝送回路１４を主体とし、８ビツ
トの出力データ０ＵＴ９〜０ＵＴ１６を外部に並列に出
力するための出力インターフェイス１５を有する他、入
力端子８１に印加される信号を受けて伝送回路１４に与
えるフォトカプラ１７を有している。このフォトカプラ
１７は入カニニットのフォトカプラ１６と全く同じであ
る。

伝送回路１４は、出力データ伝送用の８ピツトシフトレ
ジスタとして実質的に機能する直列バッフ７レジスタＳ
ＢＲを有している。伝送回路１４は、入力端子Ｓ　’ｌ
に印加されるスタートビットを検出して内部クロックＧ
Ｋを発生させ、その後順次印加される直列データを受信
して、上記直列バッフ７レジスタＳＢＲの一端側から順
次シフト入力する受信手段と、この受信手段の動作と同
時に上記直列バッファレジスタＳＢＲの他端側から順次
シフト出力される直列データを出力端子ＳＯから送出す
る送信手段を有している。また伝送回路１４は、上記直
列データ伝送の１サイクル毎に直列バララフレジスタＳ
ＢＲに上記シフト入力によって格納された８ビツトのデ
ータを読出して出力インターフェイス１５に並列に供給
し、これらデータを出力データ０ＵＴ９〜０ＵＴ１６と
して外部に出りづる出力データ読出手段を有している。

更にト配」ニラｈ　７−プルを作成するために、伝送回
路１４は、電源投入時のイニシャル処理として上記め列
バッフルレジスタＳＢＲに所定の出カニニット識別符号
を格納するイニシャル設定手段を有している。

以上の説明で明らかなように、コントローラ本体１の送
信装置８から３２ユニット分の２５６ビツトの１列デー
タを送信すると、それらデータは各入出カニニットＵ１
〜Ｕ３２における直列バララフレジスタＳＢＲに送出順
番と入出力データの各番号とが逆に対応する形でストア
される。またそのとき同時に、伝送開始前に各入出カニ
ニットＵ１〜Ｕ３２における直列バッフ７レジスタＳＢ
Ｒに格納されていた合計２５６ビツトのデータがコント
ローラ本体１の受信装置９にｒ２５６Ｊ→「１」という
入出力データの番号順に入力される。

従って、送信装置８からデータを送出すときに、出カニ
ニットに与えるべき出力データを所定の順番で送出せば
、そのデータが所要の出カニニット中の直列バッファレ
ジスタＳＢＲに格納され、その後そのデータを出力イン
ターフェイス１５を介して外部に出力すれば目的が達成
される。また伝送に先立って入力インターフェイス１３
を介してパノｊデータを直列バッフ７レジスタＳＢＲに
読込んでお（ｌば、その入力データが受信装置Ｆ９に取
込まれる。また、コントローラ本体１と多数の入出カニ
ニットとを結ぶ直列データ伝送路は、各段にフォトカブ
ラ１６または１７を介した電流ループのチェイン構造と
なっているため、耐ノイズ性能は極めて優れたものとな
っている。更に、上述した電ＷＡ投入時のイニシャル処
理として、入カニニットおよび出カニニットの直列バッ
ファレジスタＳ　Ｂ　Ｒにそれぞれ入カニニット識別符
号および出カニニット識別符号が格納されているので、
最初の直列データ伝送時には、これら識別符号が受信装
置９に供給されることになり、コントローラ本体１のＣ
ＰＵ３はその識別符号から出力端子ＳＯ下と入力端子Ｓ
ｔの間にどのような順番で入カニニットと出カニニット
が直列接続されているかが判り、これを基に各ユニット
が入カニニットか出力コニットかを示すユニットテーブ
ルを作成するものである。

第３図はコントローラ本体１のＣＰＬＩ３の動作の概略
を示すフローチャートであり、第４図は送信装置８と受
信装置９の動作の概略を示すフローチャートであり、第
５図は入ｈユニットと出カニニットの動作の概略を示す
フローチャートである。

以下、これらフローチャートを関連付けて上記システム
の全体の動作を説明する。

本システムに電源を投入すると、イニシャル処理の一部
として上述したユニットテーブルの作成がなされる訳で
あるが、その動作は後述するとして、ＣＰＵ３によって
ワーキングメモリ５中に既にユニットテーブルが作成さ
れているものとしてまず説明する。説明の初期状態とし
ては、送信バッフ１メモリ１０に各出カニニットに供給
する出力データが所定の順番で格納されている。その状
態においてＣＰｔＪ３はステップ３０２を実行し、送信
装Ｈ８および受信装置９に対してデータ伝送開始指令を
発し、その後ＣＰＵ３はステップ３０３に進み、ユーザ
プログラムの実行ルーチンに入る。一方、送信装＠８は
ステップ４０２でもってＣＰＬＪ３からの伝送開始指令
を受け、ステップ４０３に進んでデータ送信ルーチンを
実行し、送信バツノ１メ七り１０のデータを順番に出力
端子ＳＯＦに送出す。また同時に受信装置９ではＣＰＵ
３からの伝送開始指令がステップ４１０にて検出され、
ステップ４１１のデータ受信ルーチンに進み、入力端子
ＳＩＴに順次印加される受信データを受信バッフ７メモ
リ１１に格納する。送信装置８によるステップ４０３の
データ送信ルーチンは３２ユニット分のデータについて
行なう。また受信９Ａ１１９のデータ受信ルーチン中で
受信データ中にデータ伝送エラーが検出されればエラー
フラグをセットし、送信装置８およびＣＰＵ３にこれを
通知づる。

−６１人カニニットおよび出カニニットは送信装置８が
送信動作を開始したことにより同時に動作する。入出カ
ニニットはステップ５０２を実行し、入力端子Ｓｌにス
タートビットが印加されるのを情っている。スタートビ
ットが検出されると、ステップ５０３に進み、その後供
給される８ピッ１−のＩＩ″１列）τ−夕を直列バッフ
７レジスタＳＢＲを使って順次データをシフトしていく
入出力動作を行なう。次のステップ５０４で３２ユニッ
ト分のデータ伝送が終了したかどうかを判定し、３２ユ
ニット分に達するまではステップ５０２に戻り、次の８
ビツトの伝送に先立つスタートビットを持つことになる
。そして３２ユニット分のデータ伝送が終了すると、入
カニニットではステップ５０５にて入力インターフェイ
ス１３を介して入力される８ビツトの入力データを直列
データＳＢＲに並列にプリセットし、そして最初のステ
ップ５０２に戻る。同様に出カニニットではステップ５
０５にてデータ伝送終了時点で直列バッフ７レジスタＳ
ＢＲに残っていた８ビツトの出力データを、出力インタ
ーフェイス１５を介して外部に出力し、そして最初のス
テップ５０２に戻る。

送信装置８では、ステップ４０３にて３２ユニット分の
データ伝送を終了すると、ステップ４０４でデータ伝送
が正常に行われた否かを判定し、正常であればステップ
４０５で伝送エラーがあったかどうかを判定し、なけれ
ばステップ４０６でＣＦ）　ｔＪ　３とハンドシェイク
できるを持つ。また受４ｇ　Ｓ４置９ではステップ４１
１にて３２ユニット分のデータ受信が終了すると、ステ
ップ４１２に進み、ＣＰ　Ｕ　３にデータ伝送終了を通
知し、次にステップ４１３でＣＰＵ３とハンドシェイク
できるのを持つ。

ＣＰ　ｊＪ　３は、ステップ３０３においてニーザブ０
グラムを一巡実行した後は、ステップ３０４で受信＠冒
９からデータ伝送の終了通知があるまで特機する。受信
装置９からデータ伝送の終了通知があると、ステップ３
０５に進み、送信装置８からループ断線の通知があるか
どうかを判定し、なければステップ３０６で受信装置９
から伝送エラーの通知があるかどうかを判断し、なけれ
ばステップ３０７に進む。ステップ３０７では送信装置
８とハンドシェイクして入出力データの転送を可能にす
る。これにより送信装ｗ１８ではステップ４０６にてＹ
ＥＳと判定され、ステップ４０７に進む。　ｈＣＰ　Ｌ
Ｊ　３はステップ３０８に進み、入出カメモリ７の入出
力データ（出力データだけで良いが、全体であっても良
い）を送信装置８側に順番に受は渡す。送信装置１８で
はステップ４０７でＣＰＵ３からの入出力データを受は
取って送信バッフ７メモリ１０に格納する。送信装置８
はその後、ステップ４０２に戻り、ＣＰＵ３から伝送開
始指令が発せられるのを持つ。次にＣＰＵ３はステップ
３０９に進み、受信装置９とハンドシェイクをしてデー
タ伝送の可能な状態とする。これにより受信波＠９にお
いてはステップ４１３にてＹＥＳと判断され、ステップ
４１４に進む。このステップ４１４では受信バッファメ
モリ１１に格納した受信データを順番にＣＰＵ３に受は
渡す。ＣＰＵ３はステップ３１０を実行し、受信装置９
からのデータを受は取り、そのデータの中から入力デー
タのみを選別して入出カメモリ７の所定エリアに格納す
る。受信装置９はステップ４１４を実行後、最初のステ
ップ、４１０に戻り、ＣＰＬＩ３からの伝送開始指令を
持つ。

ＣＰＵ３は、上記ステップ３１０において受信波Ｍ９か
ら伝送されて来たデータ中から入力データを選別するが
、そのときに上述したユニットテーブルが参照される。

このステップ３１０の詳細を第３図（Ｃ）に示している
。つまり、ステップ３１７で各入出カニニットに個別に
対応するユニットアドレスを指定するためのユニットア
ドレスレジスタＵＡＲをクリアにし、次のステップ３１
８で受信波Ｈ９から最初の８ピツトのデータを取込む。

次のステップ３１９でユニットアドレスレジスタＬＪ　
Ａ　Ｒで示されるユニットテーブルのユニッ［・識別符
号を読取り、ステップ３２０でその識別省号が入カニニ
ット識別符号か否かを判断する。

入カニニットでなければ、ステップ３２３でユニットア
ドレスレジスタＵＡＲを１だけ歩進し、ステップ３１８
のデータ取込ルーチンに戻る。そしてステップ３１９．
３２０と実行し、入カニニット識別符号が検出された場
合、ステップ３２１に進み、取込んだ８ビツトの入力デ
ータを入出カメモリ７の所定エリアに格納する。その後
ステップ３２２て３２ユニット分が終了したかどうかを
判断し、終了するまではステップ３２３を経由して以上
の処理を繰り返し、３２ユニット分が終了すれば、この
入力取込みは終了する。

ＣＰＵ３は以上説明したステップ３１０の処理を終了す
ると、再びステップ３０２に戻り、送信装＠８と受信装
置９にデータ伝送開始指令を発する。これにより上述し
た動作が繰り返される訳である。

次にイニシャル処理の一部としてのユニットテーブル作
成処理について説明する。入カニニットおよび出カニニ
ットは最初のステップ５０１のイニシャル処理として、
それぞれ入カニニット識別符号あるいは出カニニット識
別符号を直列バッファレジスタＳＢＲにプリセットして
いる。また送信装置１Ｂにおけるイニシャル処理４０１
の一部として送信バッファメモリ１０がクリアされてい
る。

ＣＰＬ１３はイニシャル処理３０１の一部としてユニッ
トテーブルを作成する。そのユニットテーブル作成ルー
チンを第３図（Ｂ）に示している。まず、ステップ３１
１で送信装置８と受信装置ｆ９にデータ伝送開始指令を
発し、次のステップ３１２で受信装置９からデータ伝送
の終了通知が来るのを持つ。これを受けて送信装置８と
受信装置９によってト；ホした直列データ伝送が行なわ
れ、その結宋受信装置９の受信バッファメモリ１１に入
出力ユニットの直列バッファレジスタＳＢＲにプリセッ
トされていたユニット識別符号が全て取込まれる。デー
タ伝送が終了すると、ＣＰＵ３はステップ３１３でまず
受信装＠９とハンドシェイクし、ステップ３１４で受信
装置９から受信した上記ユニット識別符号を受は取り、
それをワーキングメモリ５中のユニットテーブルに順次
ストアする。

次にステップ３１５で送信装置８とハンドシェイクし、
ステップ３１６で送信装＠８に全て０′。

のデータを受は渡す。これでユニットテーブル作成ルー
チンを終了する。

以１−詳細に説明したように、この発明によれば、コン
ト０−ラ本体に対して限度数内の必要数の入カニニット
および出カニニットを１系列の２線式ｉ６　＋ｌ＋デー
タ線でもって全て閉ループをなすように１列接続するだ
けで、入力および出カニニット側にはアドレス設定の必
要もなく、また入力および出カニニット側にてアドレス
を判別するような制御回路も必要なく、１系統の２１ｉ
式直列データ線でもってコントローラ本体から各出カニ
ニットへの出力データ伝送と、各入カニニットからコン
ト０−ラ本体への入力データ伝送が同時に行なえる。

すなわち、各入力および出カニニットの伝送制御部分の
構成は極めて簡単となり、これを安価に顎作することが
できる。また、入力および出カニニットを増設する場合
も単にそれらを伝送路ループ内に直列に追加していくだ
けで良く、その伝送路ループ内の入カニニットおよび出
カニニットの配置順番についてもコントローラ本体が自
動的に認識してこれを行なうのでユーザ側にて入力およ
び出カニニットの追加削減に関して面倒な措置をする必
要が全くない。勿論、上記伝送路ループは１系統の伝送
線で良い訳で、その伝送線の付設が非常に簡単でかつ安
価となるのは言うまでもなく、また上記伝送路ループは
各段間にフォトカプラが介在するチェイン構造となるた
め、ノイズの影響の少ない高伝頼性の入出力データ伝送
が行なえる。

【図面の簡単な説明】

第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの概略構成を示すブロック図、第２図は
入カニニットと出カニニットの構成を示すブロック図、
第３図はコント０−ラ本体のＣＰＵの動作を示すフロー
チャート、第４図はコントローラ本体の送信装置と受信
装置の動作を示すフローチャート、第５図は入カニニッ
トと出カニニットの動作を示すフローチャートである。 １・・・・・・コントローラ本体 ＬＪ　１〜Ｕ３２・・・入カニニットまたは出カニニッ
ト２・・・・・・直列データ線 １６．１７・・・・・・フォトカブラ ＳＯＴ・・・・・・出力端子 ８１丁・・・・・・入力端子 Ｓｔ・・・・・・入力端子 ＳＯ・・・・・・出力端子 Ｓ　Ｆ３　Ｒ・・・・・・直列バッファレジスタ１　Ｎ
　１−Ｉ　Ｎ　Ｓ・・・・・・入力データ０ＵＴ９〜０
ＵＴ１６・・・・・・出ｈデータ特許出願人 第３図 （Ｂ）　　　　　　　（Ｃ） （Ａ） （Ｂ）

Claims (1)

【特許請求の範囲】
1. （１）外部から入力データがＮピット並列に与えられる
   入カニニットと、Ｎピットの出力データを外部に並列に
   導出する出カニニットとがそれぞれコントローラ本体と
   別体に構成され、複数台の入力ユニツｉ〜および出カニ
   ニットがコントローラ本体の直列データ出力端子と直列
   データ入力端子との間に直列データ線を介して閉ループ
   をなすように全て直列に接続されるものであって；Ｆ記
   入カニニット、出カニニットの各々は、Ｎビットの直列
   バッファレジスタと、上記直列データ線から入力端子に
   印加される直列データをフォトカプラを介して受信して
   、上記直列バッファレジスタの一端側から順次シフト入
   力する受信手段と、この受信手段の動作と同時に上記直
   列バッフ７レジスタの他端側から順次シフト出力される
   直列データを出力端子から上記直列データ線に出力する
   送信手段を有し； 上配入カニニットは、上記直列データ伝送の１サイクル
   毎に上記直列バッファレジスタに上記Ｎビットの入力デ
   ータを並列に格納する入力データ読込手段と、イニシャ
   ル処理として上記直列バッフ７レジスタに所定の入カニ
   ニット識別符号を格納するイニシャル設定手段を有し： 上記用カニニットは、上記直列データ伝送の１サイクル
   毎に上記直列バッファレジスタに上記シフト入力によっ
   て格納されたＮビットのデータを読出して上記出力デー
   タとして並列に出力する出力データ続出手段と、イニシ
   ャル処理として上記直列バッファレジスタに所定の出カ
   ニニット識別符号を格納するイニシャル設定手段を有す
   る；ことを特徴とするプログラマブル・コント０−ラに
   おける入力および出カニニット。