JPH0297194A

JPH0297194A - 高電圧電源スイツチを低電圧コントローラから隔離する回路

Info

Publication number: JPH0297194A
Application number: JP1154411A
Authority: JP
Inventors: Rony Tal; ロニイ・タル
Original assignee: IXYS LLC
Current assignee: IXYS LLC
Priority date: 1988-06-17
Filing date: 1989-06-16
Publication date: 1990-04-09
Also published as: KR0138266B1; KR900000780A; EP0348758A3; US5424709A; EP0348758A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、一般に、工業オートメーションシステム用イ
ンタフェース回路に関し、特に、電力とシステム制御情
報の双方を高電圧隔離バリアを介して伝送する能力に加
えて、局所電源装置の感知及び制御能力を必要とするイ
ンテリジェント電源及びインテリジェントシステムなど
の用途における電力制御及び電力管理のためのインタ　
フェース回路に関する。

〔従来の技術及び発明が解決しようとする課題〕必須の
要素のみに限定すれば、工業プロセスは、プロセス制御
用コンピュータシステムに関する入力変数及び出力変数
に対応する多数のセンサ及び負荷を有するものとして考
えられるであろう。センサは所定の時点におけるプロセ
スの状態を表わす入力値を提供し、負荷は出力値に応答
することによりプロセスの様々な面を制御する。代表的
なセンサには継電器接点、近接スイッチ及び圧カスイツ
テがある。代表的な負荷には、大型電動機用始動装置の
コントラクタコイル、電磁弁、継電器。

ランプ及び小型電動機がある。１つのプロセスは、非常
に頻繁に動作される必要がある数百から数千の入力セン
サ及び負荷１に有していると考えら扛る。

工業プロセスを自動化するための通常のコンピユー　タ
はｗｅの汎用コンピュータ及び専用コンピュータを含む
。システムはプロセスからの入力変数を監視し、入力に
ついて適切な論理的操作を実行し、プロセスの出力変数
を更新する。コンピュータシステムは、通常、階層を成
して編成されてイル。ミニコンピユータ又はメインフレ
ームカラ成るのが普通であるホストプロセッサは、複数
ノプログラマブルコントローラと通信し、各コントロー
ラは複数の局所プロセッサを介して複数の電力制御サブ
システムと通信する。プログラマブルコントローラは、
多数の２進入力について周期的に論理的操作を実行する
ように特に設計されたプロセッサである。局所プロセッ
サは電力制御サブシステムと、プログラマブルコントロ
ーラの作業用メモリとの間で効率良くデータを転送する
ことを第１の機能としている。電力制御サブシステムは
局所プロセッサと様々々センサ及び負荷との間のインタ
フェースを構成する。

上述のよう表工場自動化システムは局所プロセッサ側と
、電力制御サブシステムの負荷側の高電圧との間に適切
な電気的隔離手段を具備していなければならない。何ら
かの線間電圧（交流又は直流、単相又は二相以上）によ
って動作するモータと、それを指示するプログラマブル
コントローラ又は局所プロセッサ、もしくはホストプロ
セッサとが短絡するおそれがあると、特に経済的コスト
面及び人命への危険に関して重大な影＃を与える。

交流２５００ボルト程度の耐圧を有する隔離バリアを構
成する友めに必ずといって良いほど光アイソレータが使
用されているが、光アイソレータは単方向性であり、隔
離媒体を介する二方向通信が望まれる場合にはチャネル
ごとに２つのカップラを設けなければならないことから
、元アイソレータには限界がある。さらに、光アイソレ
ータはバリアを介して電力を給送することができない。

感知及び制御について最適の融通性を得るためには各局
所プロセッサと、その電力制御サブシステムのそれぞれ
の負荷側との間、並びにそれぞれの電力制御サブシステ
ムの間にバリアを設けることが要求されるので、各サブ
システムは別個の隔離された電源を必要とする。このた
め、システム全体のコストと複雑さは大幅に増す。最後
に、光アイソレータの性能は使用するにつれて構成要素
の物理的位置ずれが起こる念めに劣化するので、隔離回
路の頻繁な修理及び／又は交換が必要である。

〔問題点を解決するための手段〕

本発明は、システム内部の低電圧構成要素と高電圧構成
要素との間を隔離すると共に、隔離媒体を介して電力及
びデータを通信する工業用オートメーションシステムを
目的とする。本発明の一実施例においては、システム内
部の低電圧構成要素と高電圧構成要素とを隔離するため
に変圧器が使用される。第１の変圧器はシステムインタ
フェースチップから負荷インタフェースチップへクロッ
ク信号を送信するために使用さｎる。負荷インタフェー
スチップはチップ内の構成要素を動作させるための電力
をクロック信号から取出す。データは第２の変圧器を介
してメツセージを使用して伝送される。各メツセージは
ピット同期フィールドと、バイト同期フィールドと、デ
ータフィールドとを含む。ビット同期フィールドとバイ
ト同期フイールドは負荷インタフェースチップにより感
知され、負荷インタフェースチップをシステムインタフ
ェースチップと同期、させるために使用される。

チップが同期された後、２つのチップ間でデータの送受
信が実行されれば良い。

ここに記載される実施例では、所定の１バイトのデータ
は少なくとも２回送信さｎ１データの保全性は各バイト
を直前のバイトと比較すると共に、パリティビットを検
査することにょシ受信回路によって確保される。データ
伝送速度を向上させるタメに、データの送受信はビット
ごとにインタリーブされる。すなわち、システムインタ
フェースチップから負荷インタフェースチップへ各ビッ
トが送信された後、負荷インタフェースチップからシス
テムインタフェースチップへ対応するビットが送信され
る。このようにしてデータの送受信をインタリーブする
ことにより、６００にボー程ｌ（の伝送速度が可能にな
る。データ伝送が菖速であれば、変圧器の飽和を考慮せ
ずに非常に小さな変圧器を使用することができる。また
、ビットごとにデータ送信をインタリーブすると、単一
の線路を介する二方向通信も可能になる。各データバイ
トが送受信された後、負荷インタフェースチップは意図
的にチップ間の同期を解除する。従って、それ以降にさ
らにデータを送受信する前に、負荷インタフェースチッ
プはシステムインタフニーステップと再び同期しなけれ
ばならない。

〔実施例〕

以下、添付の図面を参照して本発明の詳細な説明する。

本発明は、システム内の低電圧構成要素と高電圧構成要
素との隔離を実行する通信サブシステム及び隔離媒体を
介する電力とデータの通信に関する。本発明が動作する
環境を理解する上での助けとして、工場自動化システム
の全般について以下に説明する。

コンピュータシステムの概要第１図は、工場自動化コンピュータシステムのハイレベ
ルブロック線図である。このシステムは、ホストプロセ
ッサ１２（通常はメインフレーム）を根とし、枝の端部
に多数の電力制御サブシステム１５（関連するセンサ１
７及び負荷１８を伴なう）を有するツリー構成を有する
。ホストプロセッサ１２と電力制御サブシステム１５は
、プログラマブルコントローラ２０及び局所プロセッサ
２２から成るネットワークによシ接続される。プログラ
マブルコントローラ２０は、多数の２進変舷の論理的操
作を実行するために最適化された専用プロセッサである
。各プログラマブルコントローラは複数の（たとえば８
個又は１６個の）局所プロセッサと通信し、局所プロセ
ッサは、それぞれ、複数の（たとえば８個又は１６個）
の電力制御サブシステムと通信する。

各電力制御サブシステム１５は、　　２５００ボルト隔
離バリア２５を介して通信するシステム側部分１５ｍと
、負荷側部分１５ｂとを含む。動作中、局所プロセッサ
からの信号は、負荷に電力を印加するために又は負荷か
ら電力を遮断するために、絶えず指令を更新する。同様
に、センサからの診断データは絶えず局所プロセッサへ
通信される。

電力制御サブシステムの概要第２図は、電力制御サブシステム１５の１つを示す詳細
なブロック線図である。好ましい実施例においては、電
力制御サブシステム１５は、システムインタフェースチ
ップ２７及び負荷インタフェースチップ３０と呼ばれる
１対のＣＭＯＳチップと、１対のＭＯＳ　パワースイッ
チングデバイス３２及び３３と、データ変圧器３５及び
クロック変圧器３１と呼ばれる１つ又は２つの隔離変圧
器と、少数の他の別個の構成要素とから構成される。

システムインタフェーステップ２７　ハ、隔６．バリア
２５のコントローラ／プロセッサ／システム側で動作す
る５ボルトＣＭＯＳチップであって、ホストシステムと
通信する。ピンアウト接続部はＤＡＴＡ、ＡＣ／ＤＣ，
ＷＲＩＴＥ、ＲＥＡＤ、ＲＵＮ／ＰＧＭ。

ＣＨＩＰ　ＩＮＡＢＩＪ、ＲＥ８ＥＴ及びＣＬＯＣＫと
、変圧器及び電圧に関する端子と、接地端子とを含む。

システムインタフェーステップ２Ｔはホスト通信回路４
０と、内部通信回路４２と、スイッチ制御回路４３と、
データ調整回路４５と、フィルタ回路４７！：、クロッ
クトライバ５０とを含む。

ホスト通信回路４０は、多くのマイクロプロセッサによ
勺容易に実現されるプロトコルによって、ＤＡＴＡ線に
二方向直列通信リンクを形成する。通常動作中、ＲＵＮ
／ＰＧＭがハイで且つＣＨＩＰ　ＥＮＡＢＬＥがローの
とき、ホスト通信回路はＤＡＴＡ線から３ビット直列指
令語を受信する。ＷＲＩＴＥ線のパルスはデータピント
をチップにクロックして、ノ・ンドシェークを実行させ
る。データ語は解析さ扛、そのパターン又はビット数が
不正確であれば、データは拒絶され、それがホストに報
知される。同様に、　Ｉ’ｔＥＡＤ線に適切なハンドシ
ェーククロックパルスが現われたとき、８ビツト状態語
がホストへ伝送さｎる。プログラミングモードでは、Ｒ
ＵＮ／ＰＧＭがローのとき、サブシステムのデイフォル
ト条件を設定するため、入力の設定値を感知するため及
び時定数をフィルタリングするために、７ビツト厘列語
がシステムインタフェーステップ２７へ伝送され、検査
語は局所プロセッサに戻される。

内部通信回路４２は隔離バリアを介して負荷インタフェ
ーステップ３０へ通信する。負荷インタフェースとのリ
ンクは、マンチェスター符号化’を使用して、データ変
圧器３５を介している。内部通信回Ｍ４２はホストから
受信し之検査及び処理済みデータを符号化し、パリティ
ビットを付加し、そのデータを６００キロボーでデータ
変圧器３５へ、従ってバリアを介して送信する。

クロックトライバ５０はそのタイミングｉ　ＣＬＯＣＫ
入力から取出しくたとえば４ＭＨｚ　）、この信号の１
バージヨンをクロック変圧器３７に、従って負荷インタ
フェーステップ３０に通信する。後述するが、クロック
変圧器３７に介して送信されるクロック信号はクロック
信号と電力の２つを負荷インタフェースチップ３０に供
給する。

負荷インタフェースナツプ３０は、１対のＭＯＳパワー
スイッチングデバイス３２及び３３と関連して動作する
１８ボルトＣＭＯＳチップである。これらのスイッチン
グデバイスは、ノくワーＭＯ８ＦＥＴより低速ではある
がよシ頑丈であり、一定の電流搬送能力を得るために要
するコストが少なくてすむ絶縁ゲートバイポーラトラン
ジスタ（ＩＧＢＴ）であるのが好オしい。交流電力の制
御には２つの１ＧＢＴが使用されるが、直流電力の制御
のために必要なＩＧＢＴは１個だけである。負荷インタ
フェースチップはデータ送受信回路６０と、’ＫＬ源回
路６５と、感知制御回路６７と、パルス試験回路ＴＯと
、スイッチ制御回路７２と、ＩＧＢＴゲートドライバ７
５と、温度・電流感知回路Ｔ７と、電圧感知回路８０と
、電圧基準発生器８２とを含む。

データ送受信回路６０は、隔離バリアを介する基本デー
タ通信を実行するために、データ変圧器３５の二次側に
結合される。この回路は入力データ信号を復号するが、
ランチ動作に先立ってパリティを検査する。各バイトは
少なくとも２回送信される。入力したバイＩ・は、それ
ぞれ、直前のバイトと比較され、マンチェスター符号化
方式とのコンプライアンスに関してバイトの構造が検査
される。逆方向にも同様の検査が実行される。２つのテ
ップ２７及び３０に設けられるウオツナドッグタイマー
はサブシステムに通信リンクの故障を警告し、サブシス
テムをプログラムされたデイフォルト条件に置く。

電源回路６５はクロック変圧器３７の二次側に結合され
、チップのその他の部分に電力を供給するためにオンチ
ップ整流器、フィルタ、調整器及び基準を含む。システ
ムインタフェーステップ２７のクロックトライバ５０か
らの５ボルト信号はクロック変圧器３７により１３〜１
４ボルトのピーク・ピーク波形に昇圧される。この信号
は整流された後、負荷インタフェースチップ３０への１
０ボルト供給電圧と、温度・電流感知回路７７及び電圧
感知回路８０のトリップ点金設定するための５ボルト基
準電圧（電圧基準発生器８２を介する）とを発生するた
めに使用される。電源回路６５は、電源の初期ターンオ
ンの間に突入電流を制限する回路をさらに含む。

スイッチ制御回路７２とＩＧＢＴゲートドライバ７５は
ＩＣ：ＢＴのゲートを制御する。スイッチ制御回路７２
は、サブシステムがデイフォルト条件に入るときに「ス
イッチ開成」、「スイッチ閉成」又は「変化なし」ｔ−
要求するためにあらかじめプログラムされている。ＩＧ
ＢＴゲートドライバ７５は５０００ｐｆまでの容量性負
荷を処理することができる。

温度・電流感知回路ＴＴはＩＧＢＴ　Ｋある温度感知ダ
イオード及び電流ミラーからの信号を供給する。電流感
知のトリップ点はプログラム可能であるが、温度感知の
トリップ点は固定されている。

いずれか一方のスイッチの許容ダイ温度又は最大選択電
流全屈えると、そのスイッチは２７・１２０秒以内にオ
フされ、そのことがホストに報知される。温度・電流感
知回路７Ｔは５０Ａ八未満の？ＩＬ流と、４０Ａ　以上
の大きな電流の双方を正確に感知する能力を有する。

Ｌｌ、Ｃｏ、ＣＩ及びＬ２として示される４本の信号線
は負荷インタフェーステップ３０及びＩＧＢＴを負荷及
び高電圧線に接続する。Ｌｌは高電圧線ｉ　ＩＧＢＴス
イッチの一方の側に結合し、ＣＯはＩＧＢＴスイッチの
他方の側を負荷に結合する。ＣＩは負荷状態を感知する
デバイスの接点に接続し、そのデバイスが閉成していれ
ば、デバイスを介して高電圧線に接続する。Ｌ２は高電
圧線（九とえば交流共通）の低電圧側に接続する。４つ
の１メガオーム抵抗器はこれら４本の線を電圧感知回路
８０の対応する入力端子に結合し、これによシ、電圧感
知回路は負荷状態感知入力全供給する。電圧感知回路８
０内の電流差回路は線間電圧、カストマ入力電圧及びカ
ストマ出力電圧を感知する。

システム側通信回路データ変圧器３５．クロック変圧器３７．内部通信回路
４２．クロックトライバ５０．データ送受信回路６２及
び電源回路６５はシステムインタフェーステップ２７と
負荷インタフェーステップ３０とを隔離すると共に、２
つのチップの間の電力及びデータの通信を隔離する。第
３図は、システムインタフェーステップ２７の内部に含
まれるそれらの構成要素（すなわち、内部通信回路４２
及びクロックトライバ５０）のブロック線図である。ク
ロックトライバ５０は、九とえば、４ＭＨｚのクロック
信号をクロック信号線１００を介して受信し、クロック
信号を電流に変換する。この電流はＣＬＫ−Ｄ線１０６
及びＣＬＫ−Ｄ−Ｎ線１０８を介してクロック変圧器３
１の一次巻線１０２に流れる。クロックトライバ５０は
、クロック信号の値に応じて電流をクロック変圧器３７
の一次巻線１０２を介して逆方向に流すゲートＦＥＴか
ら構成されるのが好ましい。たとえば、クロック信号線
１００を介してハイの信号が受信されたときには、電流
はＣＬＫ−Ｄ線１０６カ１ら一次巻線１０２　ｋ介して
流れ、その後、ＣＬＫ−Ｄ−Ｎ線１０８へ流れる。同様
に、クロック信号線１００ｔ−介してローの信号が受信
されたときには、電流はＣＬＫ−Ｄ−Ｎ線１０８から一
次巻線１０２を介して流れ、その後、ＣＬＫ−Ｄ線１０
６へ流れる。リセット信号線１１０ヲ介して受信される
リセット信号によりクロックトライバ５０の動作を変更
しても良い。リセット信号線１１０はクロツクトライバ
５０内部のゲーティング機構に結合されている。

内部通信回路４２は位相発生回路１１４と、データ送受
信器１１８と、入力バッファ１２２と、データマルチプ
レクサ１２６と、システム制御回路１３０と、パリティ
発生器回路１３４と、メモリ１３８と、データログ１４
２と、パリティ検査回路１４６と、データ比較器１５０
と、スイッチデータ回路１５４とを含む。

これらのモジュールの機能については以下に説明する。

内部通信回路４２はデータ入力線１５８からデータを受
信し、共にデータ変圧器３５の一次巻線１７０に結合さ
れているＤＡＴＡ−ＴＲＸ線１６２及びＤＡＴＡ−ＴＲ
Ｘ−Ｎ　＠　１６６　ｋ介しテｆ　−ｆｉ　ｋｆ　−１
ｔ’圧器３５に対して二方向に通信する。

位相発生回路１１４とシステム制御回路１３０はシステ
ムを制御するためのタイミング信号を供給する。位相発
生回路１１４は、クロック信号線１００を介して受信し
次りロンクパルスの周波数を１２パルス周期に分周する
ために１２で除算するカウンタとして機能するのが好ま
しい。この実施例においては、位相発生回路１１４は、
巨利に接続されてシフトレジスタを形成する複数のフリ
ップフロップから構成される。単一のハイのピットはシ
フトレジスタの連続する段を経てシフトされる。フリツ
ブフロップの各出力端子は、シフトレジスタチェーンの
状態をシステムの他の部分に通信する１２ビツトＰＨ線
１７０の中の１本に接続される。ＰＨ線は、出力端子に
ハイの信号を有するフリップフロップに接続されたとき
に活動状態になると考えられる。

この実施例では、ＰＨ線（１〜１２）はシフトレジスタ
チェーンの連続する出力線から構成されるため、ＰＨ線
（１）からＰＨ線（１２）に連続してノ・イの信号が現
われることになる。位相発生回路１１４は、不要ビット
がシフトレジスタチェーンに侵入し、伝搬するのを確実
に阻止するために、フリップフロップに接続されるゲー
ティング機構を含んでいても良い。位相発生回路１１４
の状態はリセット信号線１１０を介して受信される信号
によりリセットされる。

システム制御回路１３０はＰＨ線１７０（たとえば、Ｐ
Ｈ線（９）及びＰＨ線（１０）　）に現われる信号を受
信し、それらの信号を、８ビツトＳＹＳ線１７４及び４
ビツト５Ｍ５−ＣＮＴＬ線１７８に現われる複数ビット
信号に変換する。ＰＨ線１７０の信号の場合と同様に、
ＳＹＳ線１７４に現われる信号は単一の直列シフトされ
るビット、すなわち・・可信号から成り、線の中の１本
に現われる。一方、５Ｍ５−ＣＮＴＬ線１７８に現われ
る信号は規定の長さの時間について保持される独特のビ
ットパターンから構成される。

システム制御回路１３０はリセット信号線１１０に現わ
れる信号によりリセットされても良い。

第４図は、ｓｙｓ線（０〜７）及びＳＭＳ　−ＣＮＴＬ
線（０〜３）に現われる信号のフォーマットとタイミン
グを示す。また、ＰＨ線（９〕及びＰＨ線（１０）の入
力信号も例として示されている。時間Ｔ１の開始時に（
ＰＨ線（１０）はハイ）、５Ｍ５−ＣＮＴＬ線（Ｏ〜３
）の信号はそれぞれｒｌｏｏｏＪであり、ｓｙｓ線（０
）の信号はハイである。次に、時１’！ＩＴＩの経過に
従って、ハイ信号はｓｙｓ線（１）からｓｙｓ線（６）
まで伝搬される。時間Ｔ２で、５ＹＳｉ（７）がハイに
なるが、　　ｓｙｓ線（０）からｓｙｓ線（６）の信号
とは異な３）　、ＳＹＳ　ｍ　（７）の信号は時間Ｔ２
の終了時にローにならず、時間Ｔ６の終了時までノ為イ
のままである。５Ｍ５−ＣＮＴＬ線１７８　のビットパ
ターンが変化するのは時間Ｔ３〜Ｔ６　の間である。念
とえば、時間Ｔ３で、５ＹＳ−ＣＮＴＬ線（Ｏ〜３）に
現われるビットパターンはそれぞれｒｏｏｏＯＪである
が、時間Ｔ４のビットパターンはｒｏｏｌｌＪになり、
時間Ｔ５のビットパターンは［０ＯＯＩＪ　、時間Ｔ６
のビットパターンはｒｏｌｏｌＪである。その産出につ
いては後述する。ｓｙｓ線（７）の信号は、５ｙｓ−Ｃ
ＮＴＬ線１７８のビットパターンを発生させる論理に対
するイネーブル信号として使用されてもよい。

時間Ｔ６の終了時に、５ＹＳ−ＣＮＴＬ　＃１７８のビ
ットパターン□は「１００ＯＪに戻り、ｓｙｓ線（７）
の信号はローになり、ｓ′ＹＳ線（０）の信号がハイに
なるところから再びサイクルが開始される。

入力バッファ１２２は負荷インタフェーステップ３０へ
送信されるべきデータを７ビツトＤＡＴＡ−Ｘ線１５８
を介して受信し、５Ｍ５−ＣＮＴＬ線１７Ｂを介して受
信される信号に応答してデータをラッチする。この実施
例では、入力バッファ１２２から成るラッチは、第４図
に示すように時間Ｔ４の間に活動状態となってデータを
ｓＹＳ線１７４の後続するビットサイクルに先立ってロ
ードさせ且つ記憶させる５Ｍ５−ＣＮＴＬ線（２）に掬
われる信号に応答して、入力データｆｏ−ドし且つ記憶
する。その後、ラッチされたデータは７ビツトＤＡＴＡ
−Ｂ線１８２　ｔ−介してデータマルチプレクサ１２６
及びパリティ発生器回路１３４に通信される。入力バッ
ファ１２２はリセット信号線１１０から受信した信号に
よりクリアされても良い。

パリティ発生器回路１３４は、入力データのパリティを
計算してパリティビットをパリティ線１８６に発生する
従来通シのパリティビット発生器である。パリティ線１
８６に現われるパリティビットはデータマルチプレクサ
１２６に通信される。

データマルチプレクサ１２６はＤＡＴＡ−Ｂ線１８２の
７つのデータビットと、パリティ線１８６のパリティビ
ットとを受信し、ｓｙｓ線１７４を介して受信される信
号に応答して、データビット及びパリティビット’ｉ　
ＤＡＴＡ−ＯＵＴ線１９０ヲ介してデータ送受信器１１
８に直列的に通信する。データマルチプレクサ１２６の
内部では、ＤＡＴＡ−Ｂ線１８２からのデータビットと
、パリティ線１８６からのパリティビットは適切なゲー
ティング回路に並列して印加されでも良（、ＳＹＳ線１
７４のｗ列信号を使用して、７つのデータビットとパリ
ティビットをデータ送受信器１１Ｂへ直列的にゲートし
ても良い。

データ送受信器１１８はＤＡＴＡ−ＯＵＴ線１９０で受
信したデータ、ＰＨ１，１１１７０からのクロック信号
及び５Ｍ５−ＣＮＴＬ線１７線心７８信号からメツセー
ジを形成する。その後、メツセージは、データ変圧器３
５の一次巻線１７０に結合されているＤＡＴＡ−ＴＲＸ
線１６２及びＤＡＴＡ−ＴＲＸ−Ｎ線１６６　’（Ｉ−
介して伝送される。データ送受信器１１８は、データ変
圧器３５を介してデータを送信する他に、データ変圧器
３５を介して、データを送信するために使用するのと同
じ線からデータを受信する。受信データは、その後、Ｄ
ＡＴＡ−ＩＮ線１９４を介してデータログ１４２へ伝送
される。データ送受信器１１８はリセット信号線１１０
に印加される信号によりリセットされても良い。

システムインタフェースチップ２７から負荷インタフェ
ースチップ３０へ通信されるメツセージのフォーマット
は第５図に示されている。各メツセージはプリアンプル
フィールドと、データフィールドとを含む。この実施例
においては、各メツセージはクロックサイクル１４４回
分の時間間隔を占める。プリアンプルは初めの４８クロ
ンクサイクルの間に伝送され、データフィールドは残る
９６クロンクサイクルの間に伝送される。プリアンプル
はビット同期フィールドと、バイト同期フィールドとか
ら構成される。２つのフィールドはそれぞれ２４クロツ
クサイクルを占め、これらは負荷インタフェースチップ
３０をシステムインタフェーステップ２７と同期させる
。第５図は、プリアンプルフィールド及びデータフィー
ルドと、５ｙｓ−ＣＮＴＬ線１７線心７８れるビットパ
ターンとの関係をさらに示す。すなわち、ビット同期フ
ィールドは５Ｍ５−ＣＮＴＬ線１７線心７８−ンｒｏｏ
ｏＯＪ及びｒｏＯｏＪが現われるときに存在し、バイト
同期フィールドはビットパターンｒｏｏｏＩＪ及びｒｏ
ｌｏｌＪの間に存在し、データフィールドはビットパタ
ーン「１０００Ｊの間に存在する。

第６図は、ビット同期フィールド、バイト同期フィール
ド及びデータフィールドのフォーマットを示すタイミン
グ図である。この実施例では、５Ｍ５−ＣＮＴＬ　線１
７８に現われるビットパターンは図示されるビットパタ
ーンを発生するためにＰＨ線１７０の信号と組合される
。必要に応じて別の方法でビットパターンを発生させて
も良いことは自明であろう。

ビット同期フィールドは、送信用ドライバがビットパタ
ーンｌ’−０Ｏ００Ｊを有するＰＴ（（９）からＰ）（
（６）のトライステート条件にあるときに開始される（
図示せず）。その後、ビットパターンｒ　０ＯＯＯＪの
ＰＩ（線（７）及びＰＩ（線（８ンにハイの信号が現わ
れている時間中にローの送信信号が現われる。

ＰＨ線（９）にハイの信号が発生したとき、ビットパタ
ーンはｒｏｏｌｌＪに変化するが、　ローの送信信号は
維持される。これが負荷インタフェーステップ３０とシ
ステムインタフェースチップ２７との同期を開始させる
。その後、Ｐ）Ｉ（１０）からＰ）Ｔ（１２）までの間
にハイの送信信号が現われ、ＰＨ（１）及びＰＨ（２）
の間にローの送信信号が現われ、ＰＨ（３）及びＰＨ（
４）の間に−・イの送信信号が現われ、次に、送信用ド
ライバはトライステート条件に戻る。このトライステー
ト条件は、　ＰＨ（１１）までのビットパターンのｒｏ
ＯｏＪからｒｏｏｏＩＪ（これはバイト同期フィールド
の開始を示す〕への遷移中、維持される。次に、ＰＨ（
１１）及びＰＨ（１２）の間にハイの送信信号が現われ
、ＰＨ（１）からＰＨ（４）の間にローの送信信号が現
われ、ＰＨ（５）の間にハイの送信信号が現われる。Ｐ
）（（５）の後、「ｏｏｏｌ　Ｊから「０ＩＯ１」への
ビットパターンの遷移中、送信用ドライバはトライステ
ート条件に戻り、その後、パターンは繰返す。ビットパ
ターンがｒｏｌｏｌＪからｒｌｏｏＯＪに遷移したとき
、負荷インタフェーステラ７’３０はそのシステムイン
タフェースチップ２７との同期を完了しているべきであ
り、その後、チップ間でデータが通信されれば良い。

この実施例においては、データはチップ間でマンチェス
ター符号化を使用して通信される。これは、第４図の時
間Ｔ１の間に起こり、その間にデ−タはＳＹＳ線１７４
に現われる信号に応答してデータマルチプレクサ１２６
からデータ送受信器１１８へマルチプレクサされている
。データ送信のタイミングは第６図の下半分に示される
。ＰＨ＆（９）及びＰＨ線（１０）にハイの信号が現わ
れている時間中、ＤＡＴＡ−ＴＲＸ線１６２及びＤＡＴ
Ａ−ＴＲＸ−Ｎ線１６６を駆動するドライバはトライス
テート条件にある（点線により示す〕。ＰＨ（１１）か
らＰＦＩ（２）まで、ＤＡＴＡ−ＴＲＸ線１６２及びＤ
ＡＴＡ−ＴＲＸ−Ｎ線１６６はデータ送信のためにイネ
ーブルされる。この期間は、１ピツトのマンチェスター
符号化データがデータ変圧器３５を介して通信さｎる送
信ウィンドーである。この実施例では、マンナエスター
符号化遷移はＰＨ（１）の立上がυ端で起こる。ＰＨ（
，３）からＰＨ（１０）まで、ＤＡＴＡ−ＴＲＸ線１６
２及びＤＡＴＡ−ＴＲＸ−Ｎ線１６６を駆動するドライ
バは再びトライステート条件にある。この時間中、負荷
インタフェーステップ３０から１ビツトのデータが受信
されれば良い。この！！施例では、負荷インタフェース
テップ３０からデータを受信するためのウィンドーＰＨ
（３）からＰＨ（７）までである（破線により示す〕。

受信データのマンチェスター符号化遷移点はＰ）Ｉ（６
）で起こる。データマルチプレクサ１２６から受信され
るデータの各ピントごとに１度ずつ、このシーケンスは
８回ずつ繰返される。このように、本発明によるデータ
の送信と受信はビットごとにインタリーブされることが
わかる。

データは、データ送受信器１１８により負荷インタフェ
ースチップ３０から受信される間に、　ＰＨ線１７０　
′ｆｔ介して受信される信号に応答して、ＤＡＴＡ−Ｉ
Ｎ線１９４を介してデータログ１４２へ直列的に通信さ
れる。データログ１４２はウィンドー内での遷移の発生
を確保するために繰返しウィンドー（ＰＨ（４）からＰ
Ｈ（７））をサンプリングし、ＲＦＣ−ＤＡＴＡ　Ｍ　
１９Ｂ　における遷移によシ表わされるビットを示す。

データログ１４２はリセット信号線１１０に現われる信
号によりリセットされても良い。

次に、復号された各ビットはＲＦＣ−ＤＡＴＡ線１９線
管９８てメモリ１３８に通信される。データはパリティ
検査回路１４６と、データ比較器１５０とにも通信され
る。パリティ検査回路１４６は８ビツトのデータのハリ
ティを検査し、パリティ検査の結果をＰＡＲ−ＯＫ線２
０２を介してデータ比較器１５０へ通信する。ＰＡＲ−
ＯＫ　＋％１ｉ１２０２の信号は各バイトの開始時にリ
セットされる。パリティリセット信号も、各バイトの開
始時に、ＰＡＲ−Ｒ８Ｔ線２０６ヲ介してデータ比較器
１５０へ通信される。

メモリ１３８は負荷インタフニーステップ３０から受信
゛されたデータの各バイトを記憶する目的で設けられる
。これは、データの送信と受信が重複するという理由に
よるものである。すなわち、この実施例においては、各
メツセージ、すなわち、データの各バイトは少なくとも
２回送信される。

１つのバイトが受信されるたびに、そのバイトはメモリ
１３８に記憶される。新たなバイトが受信されるたびに
、ＲＦＣ−ＤＡＴＡ線１９線管９８された各ビットは、
データ比較器１５０により、先にメモリ１３８に記憶さ
れ、７ビツトＩＮＴ−ＢＵＳ線２１０を介して受信され
たデータと比較される。入力したバイトのあらゆるビッ
トが記憶されていたバイトの対応するビットと整合する
場合、及びパリティがオーケーである場合には、そのこ
とを示すためにＤＡＴＡ−ＯＫ線２１４に有効データ信
号が発生される。

整合が起こらなければ、有効データ信号は発生されず、
新たに受信されたバイトは次に受信されるべきバイトと
の比較のためにメモリ１３８に記↑意される。データ比
較器は、各バイトの開始時に、ＰＡＲ−Ｒ８Ｔ　１１ａ
２０６の信号によりリセットされる。

データがデータ比較器１５０により比較されている間、
データの７つのビットはスイッチデータ回路１５４によ
シＩＮＴ−ＢＵＳ綜２１０を介して並列的に受信される
。データはスイッチデータ回路１５４の内部にラッテさ
れ、ＤＡＴＡ−ＯＫ線２１４に有効データ信号が現われ
れば、データは６ビツ）　ＤＡＴＡ−Ｒ線２１Ｂヲ介し
てシステムの他の部分へ通信される。

負荷側通信回路第７図は、電源回路６５及びデータ送受信器６２の詳細
がブロック線図である。第７図に示されるように、電源
回路６５は線路２５１及び２５２を介してクロック変圧
器３７の二次巻線２５０に結合され、ダイオードＤ１と
、コンデンサＣ１と、電圧調整器２５３と、クロック発
生器２５４とを含む。ダイオードＤ１は線路２５１に接
続され、そこから流ｎる電流を整流する。線路２５２は
接地電位に結合される。あるいは、Ｄｌの代わりに、必
要に応じて、線路２５１及び２５２ヲ挾んで配置される
全波整流ダイオードブリッジを使用しても良い。ダイオ
ードＤ１から流れ出る電流はコンデンサＣ１に供給され
る。このコンデンサＣ１は、負荷インタフェースチップ
３０の内部の構成娶素を動作させるために必要な電力を
蓄積している。コンデンサＣ１の他方の端子は接地電位
に結合される。コンデンサＣ１とダイオードＤ１　との
接続点２５８に接続される５ボルト電圧調整器２５３は
、チップに５ボルト基準電圧を供給する。

クロック発生器２５４は線路２５１ヲ介して二次巻線２
５０に接続され、二次巻線２５０を流れるパルス状電流
を、たとえば４ＭＨｚ　　、　１２５ＫＨｚ及び９８Ｋ
Ｈｚのクロック信号のようなりロック信号に変換する。

それらのクロック信号はシステム内の様々な事象のタイ
ミングを限定するために使用される。周波数の低いクロ
ック信号は４ＭＨｚクロック信号から適切な分局器によ
り取出されても良い。４ＭＨｚクロック信号は線路２７
０を介してデータ送受信器６２内の位相発生器２６６と
、ビットシンクロナイザ２６８とに供給される。１２５
ＫＨｚクロック信号は線路２８０を介してデータ送受信
器６２内のビットウォッチドッグ回路２７６に供給され
、９８ＫＨｚ　　クロック信号は線路２８８を介してデ
ータ送受信器６２内の通信ウォッチドッグ回路２８４に
供給される。

上記の位相発生器２６６、ピントシンクロナイザ２６Ｂ
、ビットウォッチドッグ回路２７６及び通信ウォッチド
ッグ回路２８４に加え、データ送受信器６２はデータ感
知回路２９２と、データロガ−２９６，バイト同期検出
器３００と、受信終了回路３０４と、リセット回路３０
８と、システムカウンタ／デマルチプレクサ３１２と、
第１段メモリ３１６と、ランメモリ３２０と、データ比
較器３２４と、パリティ検査回路３２Ｂと、パリティ発
生回路３３２と、送信データメモリ３３６と、データ送
信器３４０とを具備する。

データ感知回路２９２はデータ変圧器３５の二次巻線３
４６に結合されて、システムインタフェースチップ２Ｔ
からデータを受信する。データ感知回路２９２は二次巻
線３４６を流れる電流を、システムインタフェーステッ
プ２７によシ送信されるビットに対応する論理信号に変
換する。その後、入力データはＩＭＤＡＴＡ線３５０を
介してデータロガ−２９６、バイト同期検出器３００及
びビットシンクロナイザ２６８へ転送される。

データロガ−２９６とバイト同期検出器３００は、ビッ
トシンクロナイザ２６８が負荷インタフェースチップ３
０をシステムインタフェーステップ２７と同期させるま
で動作しない。ビットシンクロナイザ２６８はＩＭＤＡ
ＴＡ線３５０の入力データを受信し、受信したメツセー
ジのビット同期フィールドを検出しようとする。これは
、互いに循環形態で接続されてビット同期フィールドの
ビットパターンを検出する複数のフリップフロップによ
り実行されても良い。ビット同期フィールドの最初のゼ
ロ（第６図）は、クリップフロップを初期設定するため
に使用されても良い。正しいビットパターンが検出され
れば、ビット同期信号がラッチされ、位相発生器２６６
　、　！ｊ上セツト路３０８．受信終了回路３０４．バ
イト同期検出器３００及びビットウォッチドッグ回路２
７６ヲイネーブルするために、それらの回路へ供給され
る。

ビットシンクロナイザ２６Ｂはビットウォッチドッグ回
路２７６からビット−ｗＤ線３５４ヲ介して信号を受信
する。ピントウォッチドッグ回路２７６は、約３００μ
ｓｅｃで時間切れとなシ、ビットシンクロナイザ２６８
により受信及び検出されるべきプリアンプルに十分表時
間を与えるタイマーである。その時間内にビットウォッ
チドッグ回路２７Ｂに１シビット同期信号が受信されな
ければ、ビットシンクロナイザ２６８ヲリセツトする信
号がピッ１−ＷＤ線３５４に現われ、システムはチップ
を最初から同期させようとする。

位相発生器２６６の機能はシステノ・インタフエ−スナ
ップ２７０位相発生回路１１４とｆｉｔじであり、ビッ
ト同期信号線３５８に現われるビット同期信号の目的は
、位相発生器２６６により発生される信号が位相発生回
路１１４により発生される信号と確実に同時に現われる
（たとえば、位相発生器２６６のＰＨ（１）が一定の遅
延に至る寸で位相発生回路１１４０ＰＨ（１）　　と同
時に現われる）ようにすることである。さらに、位相発
生器２６６は、　ＴＲＢ−ＷＮ線３６２に、ＰＨ（４）
からＰ）（（７）の立上がり端で始マって、システムイ
ンタフェーステップ２７へ通信されるべきデータに関す
る送信つ・ｒンドーを発生する・・可信号を発生する。

システムインタフェースチップ２Ｔの位相発生器１１４
の場合と同様に、位相発生器２６６は複数の１列に接続
されたフリップフロップから構成さｎ、ても良い。クロ
ック信号の同期は、ビット同期信号線３５８にビット同
期信号が現われるまでフリップフロップを所足の状態に
保持することにより実行されても良く、同期が達成され
た後、１つのノ・可信号の直列シフトが始才る。

バイト同期検出器３００はビット同期信号線３５８を介
してビット同期信号を受信すると共に、位相発生器２６
６から同期化クロックパルスを受信するもので、ＩＭＤ
ＡＴＡ　＠　３５Ｇに接続されて、送信メツセージのバ
イト同期フィールドの正しいビットパターンを感知する
。この実施例においては、バイト同期検出器３００はビ
ット同期信号が受信されるまでイネーブルされない。ビ
ットシンクロナイザ２６Ｂの場合と同様に、ピントパタ
ーンの検出は、状態機械を形成する循環フリツプフロン
プネットワークにより実行されても良く、他の何らかの
方法によっても良い。正しいビットパターンが感知され
ると、バイト同期信号線３６６にバイト同期信号が発生
される。この信号は、この後に現われるデータを処理す
るために、システムカウンタ／デマルチプレクサ３１２
．第１段メモＩＪ　３１６　、受信終了回路３０４．デ
ータ比較器３２４．パリティ検査回路３２８．送信デー
タメモリ３３６及びデータ送信器３４０に供給されて、
それらの回路をイネーブルする。

データロガ−２９６は、イネーブルされると、ＩＭＤＡ
ＴＡ線３５０からの入力データをラッテし、データをＤ
ＡＴＡ−ＩＮＮａ２Ｏ２介して第１段メモリ３１６、デ
ータ比較器３２４及びパリティ検査回路３２８に通信す
る。これらの回路はシステムインタフェーステップ２７
の同等の回路と同じ機能を実行する。前述のように、デ
ータは少なくとも２回送信されるので、第１段メモリ３
１６は受信したデータの各バイトラ記憶し、データ比較
器３２４は第１段メモリ３１６内のデータの各ピラトラ
データの次に受信されたバイトの対応するビットと比較
して、その対応性を検出する。それと同時に、パリティ
検査回路３２Ｂは入力データのパリティを検査し、パリ
ティが正しければ、　ＰＡＲＲ線３７４を介してデータ
比較器３２４へ有効パリティ信号を発生する。データ比
較が適切に行われ、パリティが正しい場合、データ比較
器３２４はＤＡＴＡ−ＯＫ線３７８を介してランメモリ
３２０及び通信ウォッチドッグ回路２８４へ有効データ
信号を発生する。ＤＡＴＡ−ＯＫ線３７８に現われる有
効データ信号はランメモリ３２０に第１段メモリ３１６
からの入力データをラッチさせ、その後、ラッテされた
データはシステム内の他の構成］ｌＪ素により使用され
れば良い。

通信ウォッチドッグ回路２８４は、データがデータ比較
器３２４により受信され、処理されるのに適切な時間で
ある約１０ｍｍで時間切れとなるタイマーである。ＤＡ
ＴＡ　−ＱＫ線３７８で有効データ信号が受信される前
に時間切れになった場合、通信ウォッチドッグ回路２８
４は、通信故障が発生したらしいことを示す信号１ｋＣ
ＯＭ−ＷＤ線３８２ヲ介してパリティ発生回路３３２に
供給する。パリティ発生回路３３２はこの情報をパリテ
ィビット中に増込み、そのパリティビットはシステムイ
ンタフェースナツプ２７へ伝送されるデータに付加され
る。

システムカウンタ／デマルチプレクサ３１２は位相発生
器２６６から信号を受信し、送信データメモリ３３６を
直列的にアドレスするために線路Ｙ（０）〜Ｙ（２）に
８つの３ピット信号を連続して発生する。さらに、シス
テムカウンタ／デマルチプレクサ３１２はＳＹＳ７信号
をＳＹＳ　（７）線３８６を介して受信終了回路３０４
に供給する。５ＹＳ（７）　＃　３８６に現われる信号
はシステムインタフェーステップ２７によシ発生される
ＳＹＳ　（７）信号と同様に機能する。

すなわち、この信号は、データの最終ピントが受信（又
は送信）された時点を指示する。

駆動される負荷に結合されたセンサなどからの負荷デー
タは７ビツト負荷データ線３９０を介してパリティ発生
回路３３２及び送信データメモリ３３６に通信される。

同時に、パリティ発生回路３３２は負荷データのパリテ
ィを計算し、パリティピット′ｆｒＰＡＲＴ線３９４を
介して送信データメモリ３３６へ通信する。そこで、デ
ータの７つのビットにパリティビラトラ加えたものが、
バイト同期信号線３３６におけるバイト同期信号の発生
と同時に送信データメモリ３３６にラッチされる。線路
Ｙ（０）〜Ｙ（２）を介して受信される信号に応答して
、データは送信データメモリ３３６からデータ送信器３
４０へＤＡＴＡ−ＯＵＴ線３９８ヲ介して直列的にゲー
トアウトされる。その後、データ送信器３４０は各ピン
トを、データ変圧器３５の二次巻線３４６を線路４００
及び４０２を介して、駆動するのに適する信号に変換す
る。ＴＲＢ−ＷＮ線３６２に一介して送信ウィンドー信
号が受信されると、データ送信器３４０はデータ変圧器
３５を駆動する。前述のように、データハＰＨ（４）か
らＰＨ（７）にょシ規定されるウィンドーの中でシステ
ムインタフェーステンプ２７へ通信される。システムイ
ンタフェーステップ２７の場合と同様に、データ送信に
はマンチェスター符号化が使用される。負荷インタフェ
ースチップ３０が送信中でなりとき、そのドライバはト
ライステート状態にるる。

ビット同期信号線３５８及びバイト同期信号線３６６に
それぞれ適切なビット同期信号とバイト同期信号が現わ
れている間は、データは負荷インタフェーステップ３０
により送受信される。情報の最終ビットが負荷インタフ
ニーステップ３ｏにょシ送受信されているとき、５Ｙ８
７線３８６にシステムカフ／り／デマルチプレクサ３１
２により信号が発生される。この信号は受信終了回路３
０４によりラッチされ、その後、受信終了回路３０４は
ＦＯＲ線４０２を介してバイト同期検出器３００及びビ
ットシンクロナイザ２６８に対し信号を発生する。この
信号を受信すると、ビットシンクロナイザ２６８はビッ
ト同期信号線３５８からビット同期信号を除去し、また
、バイト同期検出器３００はバイト同期信号線３６６か
らバイト同期信号を除去する。これにより位相発生器２
６６がリセットされるので、システムインタフェーステ
ップ２７との同期は消滅する。ビット同期信号及びバイ
ト同期信号の除去は、さらに、信号が接続される他のユ
ニットがそれ以上データを処理するのを禁止する。また
、ピント同期信号が除去されると、リセット回路３０８
は変圧器ドライバをトライステート条件に維持するため
にデータ送信器３４０ヘリセツト信号を発生する。

このように、こｎ以降にデータが処理可能となる前に、
負荷インタフェースナツプ３０はシステムインタフェー
ステップ２７と再同期されなければならない。

このように、動作中、システムインタフェーステップ２
７はプリアンプルと、１バイトのデータとから成るメツ
セージを複数対、負荷インタフェースチップ３０へ送信
する。プリアンプルは負荷インタフェーステッ７’３０
’ｉシステムイ／タフエーステップ２７によるデータの
送信と同期させ、これに従ってデータは受信される。シ
ステムインタフェーステップ２Ｔから負荷インタフェー
スナツプ３０ヘデータの各ビットが送信されるにつれ、
その後項ちに１ビツトのデータが負荷インタフェーステ
ップ３０からシステムインタフェースナツプ２Ｔへ送信
される。従って、各メツセージが占める時間周期の間に
、１バイトのデータがシステムインタフェーステンプ２
７により送信されると共に、１バイトの情報が負荷イン
タフェースナツプ３０によ）送信されることになシ、デ
ータ送信はビットごとにインタリーブされている。この
ようにしてデータビットの送信をインタリーブすること
により、６００にボー程度の非常に高い伝送速度を実現
できるであろう。その結果、変圧器の飽和に関係なくデ
ータ送信のために非常に小さな変圧器を使用することが
可能になる。

データのバイトがシステムインタフェーステップ２７及
び負荷インタフェースチップ３０にょυ送信及び受信さ
れた後、負荷インタフェーステップ３０はシステムイン
タフェースチップ２７との同期から解放されるが、この
後、データが負荷インタフェースチップ３０により再び
送受信可能となる前に再び同期され々ければならない。

これは連続同期全確保し、従って、前記の高い伝送速度
でも雑音のめる環境下でのデータ保全を確保する。

以上、本発明の好ましい一実旅例を全て説明したが、様
々な変形を採用しても良い。よって、本発明の範囲は特
許請求の範囲の記載を除いて限定されてはならかいもの
である。

以下に本発明の実施の態様を列挙する。

（１）通信手段が、一次結合手段から二次結合手段へ変
圧器を介してクロックパルスを供給するクロック手段を
含む回路。

（２）　　通信手段は、クロック手段に結合されて、一
次結合手段から二次結合手段へのデータの通信を二次結
合手段から一次結合手段へのデータの通信と同期させる
ためにクロックパルスを使用する同期手段をさらに具備
する上記（１）に記載の回路。

（３）データはメツセージを使用して一次結合手段と二
次結合手段との間で通信され、二次結合手段は、一次結
合手段が二次結合手段へメツセージを送信している間に
、一次結合手段へデータを送信する上記（２）に記載の
回路。

（４）　　メツセージは、二次結合手段に一次結合手段
から通信されたデータを同期的に受信させる同期データ
を含む同期フィールドを含む上記（３）に記載の回路。

（５）一次結合手段から二次結合手段へ通信されるデー
タはメツセージの中に含まれる上記（４）に記載の回路
。

（６）各メツセージ中で一次結合手段から二次結合手段
へ通信されるデータの複数のビットは１バイトから構成
され、通信手段は、名バイトが一次結合手段から二次結
合手段へ通信された後に二次結合手段を一次結合手段と
の同期から解放する同期解除手段をさらに具備する上記
（５）に記載の回路。

（７）同期手段は、各バイトが一次結合手段から二次結
合手段へ通信される前に一次結合手段を二次結合手段と
再び同期させる上記（６）に記載の回路。

（８）一次結合手段から二次結合手段へ通信される各ビ
ットは二次結合手段から一次結合手段へ通信される各ビ
ットとインタリーブされる上記（７）に記載の回路。

【図面の簡単な説明】

第１図は、自動化工業プロセスを制御するコンピュータ
システムの階層構造を示すハイレベルブロック線図、第２図は、電気的隔Ｍを行う一方で局所プロセッサをド
ライバ及びセンサとインタフェースする電力制御サブシ
ステムの詳細なブロック線図、第３図は、第２図の内部
通信回路及びクロックトライバの詳細なブロック線図、第４図は、第３図のシステム制御モジュールにより発生
されるｇｉ号に関するタイミング図、第５図は、第３図
のデータ変圧器を介して通イ８されるメツセージのフォ
ーマットを示す図、第６図は、第３図のデータ変圧器を
介するデータ通信のフォーマットを示すタイミング図、
及び第７図は、第２図に示される電源回路及びデータ送
受信器の詳細なブロック線図である。１２・・・・ホストプロセッサ、１５・・・・電力制御
サブシステム、１７・・・・センサ、１８・・・・負荷
、２０・・・・プログラマブルコントローラ、２２・・
・・局所プロセッサ、２７・・・・システムインタフェ
ースチッ７”、３０・・・・負荷インタフェースチップ
、３２．３３・・・・パワースイーツチングデバイス、
３５・・・・データ変圧器、３７・・・・クロック変圧
器、４０・・・・ホスト通信回路、４２・・・・内部通
信回路、４３・・・・スイッチ制御回路、４５・・・・
データ調整回路、４７・・・・フィルタ回路、５０・・
・・クロックトライバ　６０・・・・データ送受信回路
、６５・・・・電源回路、６７・・・・感知制御回路、
６７・・・・パルス試験回路、７２・・・・スイッチ制
御回路、７５・・・ＩＧＢＴゲートドライバ　７７・・
・・温度・電流感知回路、・電圧感知回路、・電圧基準発生器。

Claims

【特許請求の範囲】

（１）入力端子と出力端子との間で動電気隔離を行う隔
離手段と；電源スイッチを隔離手段の出力端子に結合する二次結合
手段と；コントローラが電源スイッチから直流電気隔離されるよ
うに、コントローラを隔離手段の入力端子に結合する一
次結合手段と；一次結合手段及び二次結合手段に結合されて、一次結合
手段から二次結合手段へ隔離手段を介してデータ及び電
力を通信する通信手段とを具備する高電圧電源スイッチ
を低電圧コントローラから隔離する回路。
（２）一次入力端子と二次出力端子との間で直流電気隔
離を行う変圧器と；電源スイッチを変圧器の二次出力端子に結合する二次結
合手段と；コントローラが電源スイッチから直流電気隔離するよう
に、コントローラを変圧器の一次入力端子に結合する一
次結合手段と；一次結合手段及び二次結合手段に結合されて、複数のビ
ットから成るデータを一次結合手段から二次結合手段へ
変圧器を介して通信すると共に、複数のビットから成る
データを二次結合手段から一次結合手段へ変圧器を介し
て通信し、一次結合手段から二次結合手段へ通信される
複数のビットが、一次結合手段から一次結合手段へ通信
される複数のビットと時間的にインタリーブされるよう
に構成されることを特徴とする高電圧電源スイッチを低
電圧コントローラから隔離する回路。