JPS58120341A

JPS58120341A - プログラマブル・コントロ−ラの入出力デ−タ伝送方式

Info

Publication number: JPS58120341A
Application number: JP57003866A
Authority: JP
Inventors: Akihiro Yamada; 明弘山田; Minoru Oka; 岡　稔
Original assignee: Tateisi Electronics Co; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1982-01-13
Filing date: 1982-01-13
Publication date: 1983-07-18
Also published as: JPH0430217B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明はプログラマブル・コントローラに関し、特に
、入カニニットおよび出カニニットをコントローラ本体
と別体に構成する場合のコントローラ本体と入カニニッ
トおよび出カニニット閲の入出力データ伝送方式に関す
る。

最近では、一般の機械プラント等の制御システムにおい
て、プログラマブル・コントローラを用いた比較的大肩
模な集中制御システムがよく見られる。このような集中
制御システムにおいては、多くの場合、例えばリミット
スイッチ、ｙＡ度スイッチ、近接スイッチ、充電スイッ
チ等の各種入力機器やモータ、プランジャ、電磁弁等の
各種出力１１！Ｉがそれぞれ別個の信号線で中央の制御
ｌｌ装冒に接続されている。この場合、これらの入出力
機器の数が多くて、しかも各入出力ＩＩＢが比較的広い
空間に分散しているシステムでは、各入出力機器と中央
ＩＩ［ＩＩＩ！装置を結ぶ配線スペースや配線コストが
大きな＠題となっており、この間の信号伝送を適宜な多
重伝送を応用して簡便化したいとの要望が強い。

従来から各種の多重伝送システムが知られており、これ
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送ｌ１ＩＩ！１手順が非常に複雑か
つ高度であり、従って高価な装置となっている。勿論、
そのような高度な回路方式とする意義はある訳であるが
、プログラマブル・コントローラにおける入出力データ
伝送システムに不必要な機能が多く、そのため上述の要
望に適切に応え嵜るものではなかった。

この発明は上述した従来の問題点に鑑みなされたもので
あり、その目的は、入カニニットおよび出カニニットを
それぞれコントローラ本体と別体に構成し、入カニニッ
トおよび出カニニットを必要数だけコントローラ本体の
直列データ入力端子と出力端子との藺に１系統の直列デ
ータ纏を介して閉ループをなすように全て直列に接続す
るだけで、入カニニットおよび出カニニット餌にはアド
レス判別回路が不要で、しかも面倒な伝送制御手順を介
することなくコントローラ本体から出カニニットへの出
力データの伝送および入カニニットからコントローラ本
体への入力データの伝送を同時に行なえるようにしたプ
ログラマブル・コントローラの入出力データ伝送方式を
提供することにある。

以下、この発明の実施例を図面に基づいて詳細に説明す
る。

第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの全体の概略構成を示すブロック図であ
る。このシステムは、コントローラ本体１と３２台の入
出カニニットＵ１〜Ｌ、１３２とに分割構成されている
。入出カニニットと称するのは入カニニットと出カニニ
ットの総称である。

この図においては、ＵｌとＵ３２が入カニニットとして
示され、Ｕ２とＵ３とが出カニニットとして示されてい
る。そして入カニニットと出カニニットの合計で３２台
まで接続できるようになって゛いる。被数台の入カニニ
ットは全く同一＃！成で、以下Ｕ１を代表して説明する
。また、複数台の出カニニットは全く同一１成であり、
以下Ｕ２を代表して説明する。

入カニニットＵ１は、外部から８ビツトの入力データＩ
Ｎ１〜ＩＮＳが並列に与えられる入力端子の他に、直列
データ伝送用の１列入力端子Ｓ１と直列出力端子ＳＯと
を有している。また出力ユニットＵ２は８ビツトの出力
データ０ＬＪＴ９〜ＯＵＴ１６を外部に並列に導出する
出力端子と、直列データ伝送用の直列入力端子ｓＩと直
列出力端子Ｓｏとを有している。３２台の入出カニニッ
トＵ１〜１Ｊ３２は、互いの直列入力端子ＳＩと直列出
力端子ＳＯとを直列データ綜２でもって接続し合い、全
体が直列データ線２でもって直列に接続されている。ま
た、その一端側の入カニニットＵ１の直列入力端子Ｓｌ
がコントローラ本体１の直列出力端子ＳＯＴに直列デー
タ線２でもって接続され、他端側の入カニニットＵ３２
の直列出力端子Ｓｏがコントローラ本体１の直列入力端
子８１丁に直列データ２でもって接続されている。各入
出カニニットＵ１〜ＬＪ３２は個別アドレスが設定され
ている訳ではなく、Ｕ１〜Ｕ３２という番号はコントロ
ーラ本体１の出力端子ＳＯＴ側から入力端子ＳＩＴ側に
向かって順番に付けた番号である。同様に、入カニニッ
トの８ビツトの入力端子および出カニニットの８ピツト
の出力端子に対しても、コントローラ本体１の出力端子
ＳＯＴから入力端子ＳＩＴに向けて順番に１から２５６
までの連続した１号を付けている。

コントローラ本体１は全体のＩｌ＋　Ｗの中枢となるＣ
ＰＬＩ３　（中央ＩＩｉ理ユニット）と、ＣＰＬ、１３
によって実行されるシステムプログラムを格納したシス
テムプログラムメモリ４と、ＣＰＵ３によって多種可変
データの一時格納エリアとして使われるワーキングメモ
リ５と、使用者が任意に設定したシーケンスＩＪ　ＩＩ
ブＯグラムが格納されるユーザプログラムメモリ６と、
後述するように入カニニットから取込まれる入力データ
と出カニニットに与えるべき出力データが格納される入
出カメモリ７・と、上記出カニニットに与えるべき出力
データを所定の順番で含んだ直列データを出力端子ＳＯ
Ｔから送出する送信ｇＷ１８と、この送信装置１８と同
時に動作し、上記入力端子ＳＩＴに印加される入カニニ
ットからの入力データを所定の順番で含んだ直列データ
を受信する受信装置９を備えている。

送信装置８には、入力データの送信に先だって入出カメ
モリ７に格納された入出力データ（入力データおよび出
力データを含む〉が転送される送信バッフ７メモリ１０
を有している。受信装置９は、受信した入出力データを
一時記憶するための受信バッファメモリ１１を有してい
る。受信バッファメモリ１１に格納された受信データの
中から後述するようにして入カニニットからの入力デー
タのみが選別抽出されて入出カメモリ７に書込まれる。

周知のように、この種のプログラマブル・コントローラ
にお番ブるユーザプログラムの実行動作は、基本的にユ
ーザプログラムメモリ６からユーザ命令を順次読出し、
各ユーザ命令に従って入出カメモリ７に格納されている
入出力データ閣の論理演算処理をし、かつその演算結果
によって入出カメモリ７中の出力データを更新すること
であり、このユーザプログラムの１サイクル実行毎に、
入出カメモリ７中の最新の出力データを所定の出カニニ
ットに伝達する出力更新動作と、入カニニットからの最
新の入力データを入出カメモリ７に１込む入力更新動作
が行なわれる。これにより入カニニットに与えられる入
力データと出カニニットから出力する出力データとの関
係において、ユーザプログラムにて規定されたシーケン
ス状態が作り出される訳である。

本発明に係るプログラマブル・コントローラ・システム
においては、ＣＰＵ３によってユーザプログラムが一巡
実行された時点で、入出カメモリ７の入出力データを送
信バッファメモリ１０に全て転送し、また受信バッファ
メモリ１１のデータの中から入力データのみを抽出して
入出カメモリ７に關込む。この時点でＣＰＬＪ３はユー
ザプログラムの実行を開始する。同時に送信装Ｗ８と受
信１１９が動作し、ユーザプログラムの実行動作と並行
して、送信バッファメモリ１ｏ中の出力データを出カニ
ニットに与えるとともに入カニニットからの入力データ
を受信バッファメモリ１１に取込む。以上の動作を繰り
返すものである。

また、本発明のシステムにおいては、入カニニットと出
カニニットの配列順序や数は制限がなく、入カコニット
と出力コニットの合創て３２台まで推続可能となってい
ン５、。そして、本システムに電機を投入したどξのイ
ニシＶルＩＢ趣として、コシトローラ本体１は出力端子
ＳＯＴと入力端子ＳＩＴの間に入カニニットと出カニニ
ットがどのような順番で何台接続されているかをｇ＊す
る処理がなされる。その処理の内容については後述する
。

そして、そのユニットの接続状態をワーキングメモリ５
中に設定８れたユニットテーブルに記録しておき、その
後の実動作の際に、受信装置９のバッファメモリ１１に
格納されたデータの中から、どれが入力データであるか
をユニットテーブルを参照することによって区別するよ
うになっている。

１２居ｕ入カニニツトＵ１と出カニニットＵ２の構成を
示している。入カニニットＵ１は、１チツプＣＰＵから
なる伝送回路１２を主体とし、また外部からの８ビツト
の入力データＩＮ１〜ＩＮＳを受ける入力インターフェ
イス１３を有している。伝送回路１２中のＲＡＭｌ１ｉ
ｌには、８ビツトの直列バッファレジスタＳＢＲが設定
されていて、このレジスタＳＢＲは上述した直列データ
伝送時に実質的に８ビツトシフトレジスタとして機能す
る。コントローラ本体１と各入出カニニットを結ぶ閉ル
ープで行なわれる上記直列データ伝送は、８ビット単位
でいわゆる調歩同期方式にて行なわれる。伝送回路１２
は入力端子Ｓｌに印加されるスタートピットを検出して
内部クロックＣＫを発生させ、その後順次供給される８
ビツトの直列データを受信して、直列バッファレジスタ
ＳＢＲの一端側から順次シフト入力する受信手段と、こ
の受信手段の動作と同時に上記直列バッファレジスタＳ
ＢＲの他端側から順次シフト出力される直列データを出
力端子ＳＯから送出する送信手段を有している。また伝
送回路１２は、上記直列データ・伝送の１サイクル毎に
、すなわち３６ユニツト分の伝送が終了する毎に、上記
直列バッファレジスタＳＢＲに入力インターフェイス１
３を介して入力されるＮピットの入力データＩＮ１〜Ｉ
ＮＳを並列に格納する入力データ読込手段を有している
。

更に上述したユニットテーブルを作成するために、入カ
ニニットＵ１は、電源投入時のイニシャル処理として上
記直列バッファレジスタＳＢＲに所定の入カニニット識
別符号を格納するイニシャル設定手段を有している。

出カニニットＵ２は入カニニットＵ７と同様な１チツプ
ＣＰＵで構成される伝送回路１４を主体とし、８ビツト
の出力データ０ｔＪＴ９〜０ＵＴ１６を外部に並列に出
力するための出力インターフェイス１５を有している。

伝送回路１４は、出力データ伝送用の８ビツトシフトレ
ジスタとして実質的に機能する直列バッファレジスタＳ
ＢＲを有している。伝送回路１４は、入力端子ＳＴに印
加されるスタートピットを検出して内部クロックＣＫを
発生させ、その後順次印加される直列データを受信して
、上記直列バッファレジスタＳＢＲの一端側から順次シ
フト入力する受信手段と、この受信手段の動作と同時に
上記直列バッファレジスタＳＢＲの他端側から順次シフ
ト出力される直列データを出力端子ＳＯから送出する送
信手段を有している。才だ伝送回路１４は、上記直列デ
ータ伝送の１サイクル毎に直列バッファレジスタＳ８Ｒ
に上記シフト入力によって格納された８ビツトのデータ
を読出して出力インターフェイス１５に並列に供給し、
これらデータを出力データ０ＵＴ９〜０ＵＴ１６として
外部に出力する出力データ読出手段を有している。更に
上記ユニットテーブルを作成するために、伝送回路１４
は、電源投入時のイニシャル処理として上記直列バッフ
ァレジスタＳＢＲに所定の出カニニット識別符号を格納
するイニシャル設定手段を有している。

以上の説明で明らかなように、コントローラ本体１の送
信装Ｎ８から３２ユニット分の２５６ビツトの直列デー
タを送信すると、それらデータは各入出カニニットＵ１
〜Ｕ３２における直列バッファレジスタＳＢＲに送出順
番と入出力データの各番号とが逆に対応する形でストア
される。またそのとき同時に、伝送開始前に各入出カニ
ニットＵ１〜Ｕ３２にお（）る直列バッファレジスタＳ
ＢＲに格納されていた合ｆｆｆ　２５６ピツトのデータ
がコントローラ本体１の受信［１９にｒ２５６Ｊ→「１
」という入出力データの１月順に入力される。

従って、送信装置［８からデータを送出１ときに、出カ
ニニットに与えるべき出力データを所定の順番で送出せ
ば、そのデータが所要の出カニニット中の直列バッファ
レジスタＳＢＲに格納され、その後そのデータを出力イ
ンターフェイス１５を介して外部に出力すれば目的が達
成される。また伝送に先立って入力インターフェイス１
３を介して入力データを直列パフファレジスタＳＢＲに
読込んでおけば、その入力データが受信＠Ｒ９に取込ま
れる。更に、上述した電源投入時のイニシャル処理とし
て、入カニニットおよび出カニニットの直列バッファレ
ジスタＳＢＲにそれぞれ入カニニット識別符号および出
カニニット識別符号が格納されているので、最初の直列
データ伝送時には、これら識別符号が受信枝［９に供給
されることになり、コントローラ本体１のＣＰＵ３はそ
の識別符号から出力端子ＳＯＴと入力端子Ｓ！の間にど
のような１ｌｌＩＩで入カニニットと出カニニットが直
列接続されているかが判り、これを基に各ユニットが入
カニニットか出カニニットかを示すユニットテーブルを
作成するものである。

第３図はコントローラ本体１のＣＰＬＩ３の動作の概略
を示すフローチャートであり、第４図は送信装置８と受
信［１９の動作の概略を示すフローチャートであり、ｗ
４５図は入カニニットと出カニニットの動作の概略を示
すフローチャートである。

以下、これらフローチャートを関連付（ブて上記システ
ムの全体の動作を説明する。

本システムに電源を投入すると、イニシャル処理の一部
として上述したユニットテーブルの作成がなされる訳で
あるが、その動作は後述するとして、ＣＰＬＩ３によっ
てワーキングメモリ５中に既にユニットテーブルが作成
されているものとしてまず説明する。説明の初期状態と
しては、送信バッファメモリ１０に各出カニニットに供
給する出力データが所定の順番で格納されている。その
状態においてＣＰＵ３はステップ３０２を実行し、送信
′＠ｗ！８および受信装置９に対してデータ伝送開始指
令を発し、その後ＣＰＵ３はステップ３０３に進み、ユ
ーザプログラムの実行ルーチンに入る。一方、送信８１
ｆ８はステップ４０２でもってＣＰＵ３からの伝送開始
指令を受け、ステップ４０３に進んでデータ二倍ルーチ
ンを実行し、送信バッファメモリ１０のデータを順番に
出力端子ＳＯＴに送出す。また同時に受信装置９ではＣ
ＰＵ３からの伝送１ｌｌＩ！始指令がステップ４１０に
て検出され、ステップ４１１のデータ受信ルーチンに進
み、入力端子ＳＩＴに順次印加される受信データを受信
バッファメモリ１１に格納する。送信装置８によるステ
ップ４０３のデータ送信ルーチンは３２ユニット分のデ
ータについて行なう。また受信枝Ｍ９のデータ受信ルー
チン中で受信データ中にデータ伝送エラーが検出されれ
ばエラーフラグをセットし、送信＠Ｉ’８およびＣＰＵ
３にこれを通知する。

一方、入カニニットおよび出カニニットは送信装置８が
送信動作を開始したことにより同時に動作する。入出カ
ニニットはステップ５０２を実行し、入力端子８１にス
タートビットが印加されるのを持っている。スタートビ
ットが検出されると、ステップ５０３に進み、その後供
＃８きれる８ビツトの直列データをｉｉ直列ッファレジ
スタＳＢＲを使って順次データをシフトしていく入出力
動作を行なう。次のステップ５０４で３２ユニット分の
データ伝送が終了したかどうかを判定し、３２ユニット
分に達するまではステップ５０２に戻り、次の８ビツト
の伝送に先立つスタートビットを持つことになる。そし
て３２ユニット分のデータ伝送が終了すると、入カニニ
ットではステップ５゜５にて入力インターフェイス１３
を介して入力される８ピツトの入力データを直列データ
ＳＢＲに並列にプリセットし、そして最初のステップ５
０２に戻る。同様に出カニニットではステップ５０　５
にてデータ伝送終了時点で直列バッファレジスタＳＢＲ
に残っていた８ピツトの出力データを、出力インターフ
ェイス１５を介して外部に出力し、そして最初のステッ
プ５０２に戻る。

ｍｆｆ１装置８では、ステップ４０３にて３２ユニット
分のデータ伝送を終了すると、ステップ４゜４でデータ
伝送がｉＴ常に行われた否かを判定し、■−常であれば
ステップ４０５で伝送エラーがあったかどうかを判定し
１、な１ｊればステップ４ｏ（３でＣＰＵ３とハンドシ
ェイクできるを持つ。また受信波Ｈ９ではステップ４１
１にて３２ユニット分のデータ受信が終了すると、ステ
ップ４１２に進み、ＣＰＬＩ３にデータ伝送終了を通知
し、次にステップ４１３でＣＰＵ３とハンドシェイクで
きるのを持つ。

ＣＰＬＩ３は、ステップ３０３においてユーザプログラ
ムを一巡実行した後は、ステップ３０４で受＠１ｌ１９
からデータ伝送の終了通知があるまで特機する。受信装
置９からデータ伝送の終了通知があると、ステップ３０
５に進み、送信＠　１１８７＞１らループ断線の通知が
あるかどうかを判定し、なければステップ３０６で受信
装Ｗ１９から伝送エラーの通知があるかどうかを判断し
、なければステップ３０７に進む。ステップ３０７では
送信装置８とハンドシェイクして入出力データの転送を
可能にする。これにより送信装Ｗ１８ではステップ４０
６にてＹＥＳと判定され、ステップ４０７に進む。一方
ＣＰＵ３はステップ３０Ｂに進み、入出カメモリ７の入
出力データ（出力データだけで良いが、全体であっても
良い）を送信装Ｈ８側に順番に受は渡す。送信装置ｆ８
ではステップ４０７でＣＰＵ３からの入出力データを受
は取って送信バッファメモリ１０に格納する。送信８Ｗ
ｔ８はその後、ステップ４０２に戻り、ＣＰＵ３から伝
送開始指令が発せられるのを持つ。次にＣＰＵ３はステ
ップ３０９に進み、受信装置９とハンドシェイクをして
データ伝送の可能な状態とする。これにより受信装ｗ９
においてはステップ４１３にてＹＥＳと判断され、ステ
ップ４１４に進む。このステップ４１４では受信バッフ
７メモリ１１に格納した受信データを順番にＣＰＬＪ３
に受は渡す。ＣＰＬＪ３はステップ３１０を実行し、受
信装置９から初データを受【ブ取り、そのデータの中か
ら入力データのみを選別して入出カメモリ７の所定エリ
アに格納する。受信ｌ１１９はステップ４１４を実行後
、最初のステップ４１０に戻り、ＣＰＵ３からの伝送開
始指令を持つ。

ＣＰＵ３は、上記ステップ３１０において受信［１ｆ９
から伝送されて来たデータ中から入力データを選別する
が、そのときに上述したユニットテーブルが参照される
。このステップ３１０の詳細を第３図（Ｃ）に示してい
る。つまり、ステップ３１７で各入出カニニットに個別
に対応するユニットアドレスを指定するためのユニット
アドレスレジスタＵＡＲをクリアにし、次のステップ３
１８で受信装Ｗ９から最初の８ピツトのデータを取込む
。次のステップ３１９でユニットアドレスレジスタＵＡ
Ｒで示されるユニットテーブルのユニット識別符号を読
取り、ステップ３２０でその識別符号が入カニニット謙
別符号か否かを判断する。

入カニニットでなければ、ステップ３２３でユニットア
ドレスレジスタＬＩＡＲを１だけ歩道し、ステップ３１
８のデータ取込ルーチンに戻る。そしてステップ３１９
．３２０と実行し、入カニニット識別符号が検出された
場合、ステップ３２１に連み、取込んだ８ビツトの入力
データを入出カメモリ７の所定エリアに格納する。その
後ステップ３２２で３２：Ｌニット分が終了したかどう
かを判断し、終了するまではステップ３２３を針山して
以上の処理を繰り返し、３２ユニット分が終了すれば、
この入力取込みは終了する。

ＣＰＵ３は以上説明したステップ３１０の処理を終了す
ると、再びステップ３０２に戻り、送信装ｗ８と受信装
［９にデータ伝送開始指令を発する。これにより上述し
た動作が繰り返される訳である。

次にイニシャル処理の一部としてのユニットテーブル作
成処理について説明する。入カニニットおよび出カニニ
ットは最初のステップ５０１のイニシャル処理として、
それぞれ入カニニット識別符号あるいは出カニニット減
別符号を直列バッファレジスタＳＢＲにプリセットして
いる。また送信［ＩＩ８におけるイニシャル処理４０１
の一部として送信バッファメモリ１０がクリアされてい
る。

ＣＰＵ３はイニシャル［１３０１の一部としてユニット
テーブルを作成する。そのユニットテーブル作成ルーヂ
ンを第３図（Ｂ）に示している。まず、ステ１７ブ３１
１で送信装ｗ８と受信ドｌ［９にデータ伝送開始指令を
発し、次のステップ：ｑ　＋　′、−で受信［１１９か
らデータ伝送の終了通知が来るのを持つ。これを受けて
送信装Ｗ１８と受信装ｗ９によって上述した直列データ
伝送が行なわれ、その結果受信装置！９の受信バッファ
メモリ１１に入出カニニットの直列バッファレジスタＳ
ＢＲにプリセットされていたユニット識別符号が全て取
込まれる。データ伝送が終了すると、ＣＰＵ３はステッ
プ３１３でまず受信［１９とハンドシェイクし、ステッ
プ３１４で受信装置ｆ９がら受信した上記ユニット識別
符号を受は取り、それをワーキングメモリ５中のユニッ
トテーブルに順次ストアする。

次にステップ３１５で送信装置１８とハンドシェイクし
、ステップ３１６で送信［１１８に全て“Ｏ″′のデー
タを受は渡す。これでユニットテーブル作成ルーチンを
終了する。

以上詳細に説明したように、この発明に係るプログラマ
ブル・コントローラの入出力データ伝送方式によれば、
コントローラ本体に対して限度数内の必要数の入カニニ
ットおよび出カニニットを１系列の直列データ線でもっ
て全て閉ループをなすように６シＪ接ＭＶるだけで、入
出カニニット側にはアドレス設定の必要もなく、また入
出カニニット側にてアドレスを判別するような制−回路
も必要なく、１系統の直列データ線でもってコントロー
ラ本体から各出カニニットへの出力データ伝送と、各入
カニニットからコントローラ本体への入力データ伝送が
同時に行なえる。すなわち、各入出カニニットの伝送制
御Ｉｌ！Ｉ！分の構成は極めて簡単となり、これを安価
に顎作することができる。

また、入出カニニットを増設する場合も単にそれらを伝
送ループ内に直列に追加していくだけで良く、その伝送
ループ内の入カニニットおよび出カニニットの配置順番
についてもコントローラ本体が自動的に認識してこれを
行なうのでユーザ側にて入出カニニットの追加削減に関
して面倒な措胃をする必要が全くない。勿論、上記伝送
ループは１系統の伝送線で良い訳で、その伝送線の付設
が非常に簡単でかつ安価となるのは言うまでもない。

【図面の簡単な説明】

第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの概略構成を示すブロック図、第２図は
入カニニットと出カニニットの構成を示すブロック図、
第３図はコントローラ本体のＣＰＵの動作を示すフロー
チャート、第４図はコントローラ本体の送信装置と受信
装置の動作を示すフローチャート、第５図は入カニニッ
トと出カニニットの動作を示すフローチャートである。１・・・・・・コントローラ本体Ｕ１〜Ｕ３２・・・入カニニットまたは出カニニット２
・・・・・・直列データ線ＳＯＴ・・・・・・出力端子ＳＩＴ・・・・・・入力端子Ｓｌ・・・・・・入力端子ＳＯ・・・・・・出力端子ＳＢＲ・・・・・・直列バッファレジスタＩＮ１〜ｒＮ
８・・・・・・入力データＯＬｉ　７９〜０ＵＴ１６・
・・・・・出力データ特Ｆ出願人 −ソト１−− 第３図（Ａ）ｉＡ）（Ｂ）第５図（Ａ）

Claims

【特許請求の範囲】

（１）外部から入力データがＮピット並列に与えられる
入カニニットと、Ｎピットの出力データを外部に並列に
導出する出カニニットとがそれぞれコント０−ラ本体と
別体に構成され、複数台の入カニニットおよび出カニニ
ットがコントローラ本体の直列データ出力端子と直列デ
ータ入力端子との間に直列データ線を介して閉ループを
なすように全て直列に接続され；上記入カニニット、出カニニットの各々は、Ｎピットの
直列バッファレジスタと、上記直列データ線を介して入
力端子に印加される直列データを受信して、上記直列バ
ッファレジスタの一端側から順次シフト入力する受信手
段と、この受信手段の動作と同時に上記直列バッファレ
ジスタの他端側から順次シフト出力される直列データを
出力端子から上記直列データ線に出力する送信手段を有
し；上記入カニニットは、上記直列データ伝送の１サイクル
毎に上記直列バッファレジスタに上記Ｎピットの入力デ
ータを並列に格納する入力データ読込手段と、イニシャ
ル処理として上記直列バッフ７レジスタに所定の入カニ
ニットＭＥ　？Ｊ　ｒｆ号を格納するイニシャル設定手
段を有し；上記出カニニットは、上記直列データ伝送の１サイクル
毎に上記直列バッファレジスタに上記シフト入力によっ
て格納されたＮビットのデータを読出して上記出力デー
タとして並列に出力する出力データ読出手段と、イニシ
ャル処理として上記直列バッフルレジスタに所定の出カ
ニニット厳別ｒＩ＠を格納するイニシャル設定手段を有
し：上記コントローラ本体は、上記出カニニットに与え
るべき出力データを所定の順番で含んだ直列データを上
記出力端子から送出ブる送信手段と、この送信手段の動
作と開部に１記入力端イに印加される上記入力口ニット
からの入力データを所定のｊｌｌで含んだ直列データを
受信して一時記憶する受信手段と、イニシャル処理とし
て最初の上記直列データ伝送により上記受信手段に受信
される上記入カニニットと出カニニットの識別符号に基
づいてユニットテーブルを作成するイニシャル設定手段
と、上記直列データ伝送の１サイクル毎に上記受信手段
にて一時記憶された受信データの中から上記ユニットテ
ーブルを参照して入力データを選別抽出する入力データ
選別手段を有することを特徴とするプログラマブル・コ
ントローラの入出力データ伝送方式。