JPS61153748A

JPS61153748A - デ−タ処理装置

Info

Publication number: JPS61153748A
Application number: JP15844985A
Authority: JP
Inventors: ホルスト　フーゼ
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 1984-07-20
Filing date: 1985-07-19
Publication date: 1986-07-12
Also published as: DE3426902C2; DE3426902A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、中央処理装置と、双方向母線５に接続されこ
の母＋ｌ１ｌを介して中央処理装置と交信を始めること
ができ且各々が自らに割り当てられるアドレスを受信す
るためのアドレスレジスタを含む複数個の周辺装置とを
、有するデータ処理装置に関する。

かかるデータ処理装置では、動作時双方向母線を介して
情報が中央処理装置と母線に接続された周辺装置との間
で交換される。このためには、どんな場合でも中央処理
装置が母線に接続された周辺装置の一つを選択的にアク
セスし得ることが要求される。このため、データ処理装
置のオペレーティングシステムを作る際固定アドレスが
各々の周辺装置に割り当てられ、このアドレスは一方で
は中央処理装置に付随するリストの中に記憶され他方周
辺装置に含まれるレジスタに記憶される。

上記のリストにおいては各アドレスに６る機能コード群
が割り当てられており、この機能コード群によって中央
処理装置はどんなタイプ（種類）の周辺装置−が特定の
アげレスによシアクセスされ得るかを知ることが出来る
。例えば、メモリ装置との接続を中央処理装置が希望す
ると、中央処理装置は内蔵するリストの中でメモリ装置
を示す機能コード群を探し、この機能コード群Ｋｌｌ当
てられているアドレスを母線に送シ出す。メモリ装置に
含まれるコンパレータは母線金倉して到来するすべての
アドレスをメモリ装置のレジスタ内に記憶されている不
変のアドレスと比較し、両者の一致が検出されると中央
処理装置とメモリ装置との間が接続される。それから所
望のデータ交換を行うことができる。

データ処理装置のオペレーティングシステムを作る際に
手動で行われる過程であって、アドレスの機能コード群
への割シ当ておよびアドレスの周辺装置への入力を含む
過程は一般に「組立（Ｃｏｎｆ工ｇｕｒａｔ工Ｏｎ）」
と称せられる。データ処理装置の構成を変更する度に、
即ち周辺装置を加えたシ除いたシする時は、新しい構成
手続が行われねばならない。即ち、オペレーティングシ
ステムが再作成され中央処理装置に記憶されねばならな
込。これは複雑で時間がかかるものであって、データ処
理装置の構成の迅速な変更および特別な事態への適応を
妨げる。

本発明は、頭初に概説し元型のデータ処理装置を改良し
て、周辺装置を加えた）除いた）するような装置の変更
を、手動のアドレス割当を要せずまたオ（レーティング
システムを変えることなしに実施しうるようにするとい
う課題に基くものである。

本発明によると、上記課題は以下のよう忙して達成され
る。即ち、始動信号入力端と始動信号出力端とを持つ制
御回路を各周辺装置に設け、第１の制御回路の始動信号
入力端を中央処理装置の始動信号出力端に接続し、第１
およびその他の制御回路の始動信号出力端をそれぞれ縦
続する制御回路の始動信号入力端に接続するが最終の制
御回路の始動信号出力端は中央処理装置の始動信号入力
端に接続し、各制御回路が、母線に接続されていて該制
御回路の始動信号入力端に印加される始動信号によって
動作不能状態即ち中央処理装置から母線に印加されるコ
ード群に反応しない状態から動作可能状態即ち中央処理
装置から母線に印加されるコード群を解読する状態に変
えられるデコーダを含み、各制御回路には、母線に接続
されていて該制御回路が属する周辺装置のタイｆを示す
コード群を含むタイプコー「メモリが含まれ、そして中
央処理装置が組立手続を開始するためその始動信号出力
端に始動信号を出力し爾後その始動信号入力端に始動信
号を受信するまで下記の組立サイクルを繰返し実行する
、即ち（イ）中央処理装置が母線に第１のニー１群を与え、動
作可能状態にされているデコーダが第１のコード群を解
読してタイプコードメモリに対する読み出し可能化信号
を発生させる、（ロ）中央処理装置が読み出し可能化信
号にょうて読み出し可能にされたタイプコードメモリを
母線を介して読み出す、（ハ）　中央処理装置が母線に第２のコード群を与え、
動作可能状態にされているデコーダが第２のコード群を
解読してアドレスレジスタに対する読み込み命令を発生
する、に）始動された制御回路が属する周辺装置Ｋ　一義的に
割力当てられるアドレスを中央処理装置が母線を介して
アドレスレジスタに読み込む、（ホ）中央処理装置が母
線に第３のコード群を与え、動作可能状態にされている
デコーダがこの第３のコード群を解読して制御回路の始
動信号出力端に始動信号を生じ且デコーダを動作不能状
態にするという組立サイクルを繰返し実行する。

本発明によるデータ処理装置の各周辺装置に含まれる制
御回路は、データ処理装置に含まれる周辺装置が中央処
理装置に接続されたのち中央処理装置が自動進行する組
立手続を実行することを可能にし、これによシ中央処理
装置はどんな周辺装置が母線に接続されているかに関す
る情報を得ることができるのみならず同時に個々の周辺
装置に対するアドレス割当てを行うことができ、この結
果この自動組立手続の終了後は中央処理装置は所望特定
の周辺装置と母線を介して選択的に交信することができ
る。このデータ処理装置は、組立手続がオペレータの働
きなしで完全に自動的に行われるから、容易に構成を変
更することができる。

本発明のさらに発展した有利な装置の特徴が従Ｍ／レー
ムに示されている。

以下、本発明を図面を参照して例示的に説明する。

第１図には中央処理装置１０と周辺装置Ｐ１゜Ｐ２・・
・・・・ＰＮとを有するデータ処理装置が示されている
。中央処理装置１ｏと周辺装置Ｐ１＃Ｐ２・・・・・・
ＰＮとは双方同母線１２を介して互に接続されている。

中央処理装置１０は始動信号５ＣＩＮ　１　を出力する
出力端１３を有する。も°う−っの出力端１４からは初
期設定信号ＩＮＴＴ　を出力する。

周辺装置Ｐｉ、Ｐ２・・・・・・ＰＮは制御回路ｓ１＋
Ｓ２・・・・・・ＳＮヲ含み、各制御回路は始動信号入
力端ＡＥと、始動信号出力端ＡＡと、初期設定信号入力
端Ｉｇとを有する。第１の周辺装置Ｐ１の制御回路Ｓ１
は中央処理装置の始動信号出力端１３から出力される始
動信号５ＣＩＮ　ｌ　’ｉ受信する。この制御回路Ｓ１
はその始動信号出力端ＡＥ　ｌから始動信号５ＣＯＵＴ
　１を出力し、この始動信号５ＣＯＵＴ　１は周辺装置
Ｐ２の制御回路Ｓ２によシ、該回路Ｓ２の始動信号入力
端ＡＥ２における始動信号５ＣＩＮ　２として受信され
る。最後に、周辺装置ＰＮの制御回路ＳＮがその始動信
号出力端ＡＡＮから始動信号ＥＣ（ＪＵＴＮ　を出力し
、中央処理装置がこの信号５ＣＯＵＴＮ　’ｉ始動信号
入力端１５で受信する。

勿論、周辺装置Ｐ２と周辺装置ＰＮとの間には、周辺装
置Ｐ２の始動信号出力端ＡＡ　２と周辺装置ＰＮの始動
信号入力端ＡＥＮとの間の接続が破線で示されているよ
うに、さらにいくつかの周辺装置が挿入されてもよい。

第２図には、制御回路Ｓ１の構成がさらに詳しく示され
ている。他の周辺装置Ｐ２・・・・・・ＰＮに含まれる
制御回路も同様に構成される。図から明らかなようＫ、
制御回路Ｓ１は２ｇのフリップフロ　　、ツブＦＦ　１
とＦＦ　２とを含んでいる。フリップフロップＦＦ　ｉ
は入力端１６における信号の立ち下）エッヂでトリガさ
れるフリップフロップであシ、さらにクリヤ入力端１７
とセット入力端１８とを有する。高レベルの信号が７リ
ツプフロツゾＦＦｌのＤ入力端に印加されている時は、
入力端１６における信号の立ち下シエツヂによシＱ出力
端２０に高レベルの信号を生じる。これとは逆に、フリ
ップフロップＦＦ　２は入力端２１における信号の立ち
上シエツヂによシトリガされるフリップフロップである
。即ち、入力端２１において信号の立ち上シエツデが生
じると、Ｑ出力端２２における信号はＤ入力端２３にお
ける信号レベルをとる。

フリップフロップＦＦ　２はま之クリヤ入力端２３ａと
セット入力端２４とを有する。フリップフロップＦＦ　
ｉのクリヤ入力端１７とフリップフロップＦＦ　２のセ
ット入力端２４とは常に＋５■の動作電圧に保たれる。

フリップフロップＦＦ　ｉのＤ入力端１９とフリップフ
ロップＦＦ　２の入力端２１とは始動信号入力端ＡＢ１
に接続される。この始動信号入力端ＡＥ１はまたＡＮＤ
素子Ｇ２の一方の入力端に接続され、ＡＮＤ素子の他方
の入力端はフリップフロップＦＦ　ｉのＱ出力端２０に
接続される。ＡＮＤ素子Ｇ２の出力端は制御回路Ｓ１の
始動信号出力端ＡＡ　１１ｃ接続される。

制御回路Ｓ１はまたデコーダＤ１を含み、このデコーダ
は８本の平行な信号線からなるアドレス入力端２６と後
に説明する制御信号用の２個の制御信号入力端２７およ
び２８とを持っている。入力端２６，２７および２８は
母線１２に直接接続される。デコーダＤ１はさらにフリ
ップフロップＦＦ　２のＱ出力端に接続される動作可能
化信号入力端２９を有する。デコーダＤ１は、低レベル
の信号が動作可能化信号入力端２９に印加された時、入
力端２７および２８に印加される制御信号■およびＭＥ
ＭＥＮを考慮し乍ら、アドレス入力端２６に印加される
コード群を解読するという性質を持っている。しかし乍
ら、高レベルの信号が動作可能化信号入力端２９に印加
されると、デコーダＤ１は入力端２６．２７および２８
に印加される信号には反応しない。デコーダＤ１の出力
端３１はＡＮＤ素子Ｇ１の入力端に接続され、この素子
Ｇ１のもう一つの入力端は制御信号入力端３２に通じて
いる。制御信号入力端３２には、後に説明する信号ＰＲ
ＥＳが印加される。

制御回路Ｓ１は含まれるコード化スイッチｃｓ１はバッ
ファ／ドライバＰＴ　１と共にタイプコードメモリを構
成する。コード化スイッチＣ３１は、制御回路８１ｆｔ
内蔵する周辺装置のタイプ（種類）を示す機能コード群
をバッファ／ドライ／々ＰＴ　１に与えるようにセット
される。バッファ／ドライバＰＴ１は出力端３３を介し
て母線１２に接続される。さらに、バッファ／ドライバ
ＰＴ　１は母線１２に接続される制御信号入力端３４を
有している。バッファ／ドライバＰＴ１の動作可能化信
号入力端３５はデコーダＤ１の出力端３６に接続される
。

制御回路Ｓ１はまたレジスタＲ１１＆：有し、母線に接
続されている８本線の信号線３７を介してアドレスがレ
ジスタＲ１に与えられる。低レベルの読み込み信号ＬＤ
ＲｌがデコーダＤ１の出力端３８からレジスタＲ１の読
み込み信号入力端４３に与えられると、信号線３Ｔを介
してレジスタＲ１に与えられるアドレスをレジスタが記
憶することができる。レジスタＲ１は出力端３９を有し
、この出力端を介してレジスタの内容がコンパレータに
１に与えられる。コンパレータの入力端４０は母Ｍｌ　
２に接続される。コンパレータに１は、レジスタＲ１か
ら与えられるアドレスと入力端４０に与えられるアドレ
スとを比較し、両方のアドレスが一致するときは出力端
４１に一致信号を出力する。コンパレータに１の別の入
力端４２に印加される低レベルの信号によシ、コンパレ
ータに１は動作不能にされ、与えられるアドレスに対し
反応しなくなる。入力端４２は初期設定入力端ＩＥｉに
接続され、この入力端ＩＥ　ｉはまたフリップフロラ７
ＯＦＦ　ｉの入力端１６に接続される。

さて、第６因の信号図を参照して、動作の途中で必要に
なった時どのように組立手続が行われるか全説明する。

即ち、中央処理装置が、どのような周辺装置が母線に接
続されているかという情報を受は取シ、個々の周辺装置
にアドレス全割当て、これによシ中央処理装置と所望の
周辺装置との交信を可能にするという組立手続がどのよ
うに行われるかを説明する。

このデータ処理装置を始動させるときは、一般の場合と
同様に％まず電源に接続して、あらゆる回路素子に正確
に規定された初期状態を設定するという機能を持つ制御
信号ＰＲＥＳを発生させる。

この制御信号ＰＲＥＳは制御回路Ｓ１の入力端３２に印
加される。制御信号ＰＲＥＳが短時間低レベルになると
、フリップフロップＦＦ　１がセットされフリップフロ
ップＦＦ　２がリセットされる。かくして、第６図に示
されているように、信号５ＣＷＡＩＴ　ｉおよび５Ｃ８
ＴＡＲＴ　１は最初高レベルになる。

実際の組立手続を開始するため、中央処理装置１０はそ
の出力端１３に始動信号５ＣＩＮ　′を出力するが、こ
の信号が第１の周辺装置Ｐ１の制御回路Ｓ１に作用する
ことを示すため第２図および第３図の各々の場合におい
てこの信号５ＣＩＨに数字１が加えられている。第６図
から明らかなように、この信号５ＣＩＮ　ｉは中央処理
装置１０によ）低レベルに切換えられる。そのため、Ａ
ＮＤ素子Ｇ２の一方の入力信号が低レベルにｚｂ始動信
号出力端ＡＡ　ｉから出力される始動信号５ＣＯＵＴ　
１もまた低レベルになる。その後直ぐに中央処理装置１
０は、出力端１４からすべての制御回路に印加される初
期設定信号ＩＮＩＴ　ｔ”低レベルに切換える。かくし
てフリップフロップＦＦ　ｉの入力端１６で生じる信号
の立ち下シエッヂはこのフリップフロップをリセットす
る。即ち、Ｄ入力端１９の低レベルがＱ出力端２０にも
現われる。この時、ＡＮＤ素子Ｇ２の両入力端に低レベ
ルの信号が存在する。

中央処理装置１０はその後すぐに始動信号５ＣＩＮ　１
　を高レベルに切換え、これによシ生じる信号の立ち上
シエツヂはフリップフロップＦＦ　２の入力端２１に与
えられてこのフリップフロップ全セツトする。フリップ
フロップＦＦ　２がセットされると非利用のＱ出力端２
２に現われる信号はＤ入力端２３に印加される信号と同
じレベル、即ち高レベルをとる。これと同時ＫＱ出力端
３０における信号５Ｃ８ＴＡＲＴ　１は相補的な低レベ
ルになり、その低レベルはデコーダＤ１の動作可能化信
号入力端２９に与えられる。デコーダＤ１はこの信号に
よ多動作可能にされ、中央処理装置１０から母線を介し
てアドレス入力端２６に与えられるアドレスを解読する
。

中央処理装置１０は母線１２に第１のコード群を与え、
このコード群は恰もアドレスのようにアドレス入力端２
６を介してデコーダＤ１に入力され解読される。本実施
例の特長というのは、各コード群と共に中央処理装置１
０が制御信号ＭＥＭＥＮをデコーダＤ１の入力端２８に
印加することである。それ故各コード群に付随するこの
信号は以後コード群と離して記載されることはないであ
ろう。

第１のコード群と共に、中央処理装置１０はまた母線１
２を介してバッファ／ドライバＰＴ　１の入力端３４に
制御信号０Ｅを印加する。この信号ＯＥは、デコーダＤ
１が第１のコード群を解読して動作可能化信号入力端３
５に動作可能化信号ＥＮＰ　ｉを印加した時に中央処理
装置１０がバッファ／ドライバＰＴ　１　を読み出すこ
とを可能にするものである。

バッファ／ドライバＰＴ　１の内容を母線１２を介して
中央処理装置１０に転送することにより中央処理装置１
０は制御回路５ｉを含む周辺装置のタイプ（種類）を知
る。前述のように、タイプは、コード化スイッチＣ８１
をセットすることで作られバッファ／ドライバＰＴ　ｌ
に与えられたコード群によシ示される。コード化スイッ
チＣ３１は一例として示されたものであって、タイプコ
ード群は制御回路Ｓ１内の固定配線によっても作ること
ができる。

第３図においては、バッファ／ドライバＰＴ　ｉに対す
る動作可能化信号ＥＮＰ　ｉは低レベルのパルスとして
表わされている。

周辺装置Ｐ１のタイプが何であるかを知るや否や、中央
処理装置１０は母線１２ｆ、介してデコーダＤ１に第２
のコード群を印加する。このコード群は第１のコード群
と同じコード群であるが、制御信号ＯＥが母線１２を介
してバッファ／ドライバＰＴ　ｌの入力端３４に供給さ
れるのでなく替シに制御信号■がデコーダＤ１の入力端
２Ｔに供給されるという点で第１のコード群とは区別さ
れる。入力端２６におけるコード群と入力端２７におけ
る制御信号茹とはレジスタＲ１に対する読み込み信号Ｌ
ＤＲ１を生じる。この信号は第３図において低レベルの
パルスとして表わされている。

この信号ＬＤＲｉがレジスタＲ１に印加されると、周辺
装置ＰＩＫ−義的に割シ当てられたアドレスを中央処理
装置１０は母線１０と信号Ｍ３７とを介してレジスタＲ
１に読み込むことができる。以後、中央処理装置１０は
所望の時はいつもこのアドレスを用いて周辺装置Ｐ１と
交信することができる。

次のステップでは、中央処理装置１０は第３のコード群
を母線１２を介してデコーダＤ１に印加する。このコー
ド群は前の２１１ｉ１のコード群とは異なっておシ、そ
して入力端２７において制御信号■を伴っている。第３
のコード群はデコーダＤ１の出力端３１に信号工Ｎ工Ｔ
ＥＮＤ　ｉ　を発生させる。第３図から明らかなように
、信号ＩＮＩＴＥＮＤ　ｉは低いレベルを持ち、フリッ
プフロップＦＦ　ｌとＦＦ　２とを、入力端３２におけ
る信号Ｐ■Ｓの作用で最初にとった状態に戻す。即ち、
フリップフロップＦＦ　１がセットされフリップフロッ
プＦＦ　２がリセットされる。

フリップフロップＦＦ　２がリセットされるため、Ｑ出
力端３０における信号５Ｃ８ＴＡＲＴ　１は高レベルに
なり、入力端２９を介してデコーダＤ１を動作不能にす
る。かくしてデコーダＤ１は中央処理装置１０から母線
１２に供給されるコード群には反応しなくなる。

フリップフロップＦＦ　１は、セット状態ではＱ出力端
２０に高レベルの信号５ＣＷＡＩＴ　１　ｅ出力する。

かくして、ＡＮＤ素子Ｇ２に印加される信号５（ＪＮ　
ｉもま友高レベルであるから、ＡＮＤ素子Ｇ２は始動信
号出力端ＡＡ　ｉに高レベルの信号５ＣＯＵ’Ｉ’　ｉ
を出力する。

第１図の全回路図は、制御回路Ｓ１の始動信号出力端Ａ
Ａ　Ｉ　Ｋおける始動信号５ＣＯＵＴ　１が制御回路Ｓ
２の始動信号入力端■２に与えられる始動信号５ＣＩＮ
　２と同一であることを示している。信号ＢＣＩＮ　２
の立ち上クエツデは制御回路Ｓ２においてフリップフロ
ップＦＦ　２に対応するフリップフロップをセットさせ
、Ｑ出力端から出力される信号５Ｃ８ＴＲＡＴ　２　ｆ
：低レベルにする。その結果、制御回路Ｓ１に関して前
記したように、制御回路Ｓ２のデコーダは動作可能にな
シ、母線を介して供給されるコード群を解読することが
できる。第６図には、制御回路Ｓ１で発生する信号に加
えて周辺装置Ｐ２の制御回路Ｓ２において有効な２１同
の信号８ＣＩＮ　２と８Ｃ８ＴＡＲ’ｒ　２も図示され
ている。

周辺装置Ｐ２に対する配備サイクルに、周辺装置Ｐ１に
関して上に述べたやシ方で実施することができる。中央
処理装置１０はこの組立サイクルにおいて装置Ｐ２がど
んなタイプの周辺装置であるか七いうことを通知され、
且この周辺装置に所定のアドレスを割シ当てる。爾後の
動作においては、中央処理装置１０は必要なとき何時で
もこのアドレスによって周辺装置Ｐ２と交＊１−始める
ことができる。

周辺装置Ｐ２に対する組立サイクルが終了すると、デー
タ処理装置内の他の周辺装置に対する連続的な組立ティ
クルが、最後に周辺装置ＰＮがその始動信号出力端ＡＡ
Ｎ　Ｋ始動信号［３ＣＯＵＴＮ　’ｉ比出力それが中央
処理装置１０の始動信号入力端１５に与えられるまで、
実施される。かくして、中央処理装置１Ｇは信号５ＣＯ
ＵＴＮによシ組立手続が終了したこと、即ち、データ処
置装置の爾後の動作を可能にするアドレスがすべての周
辺装置に割夕当てられたことを識る。

組立手続が終了した後にデータ処理装置の構成が周辺装
置を加えたシ除いたシすることにより変更されると、中
央処理装置１Ｇは上に概説したような組立手続を再び行
う。この手続は周辺装置内の制御回路を使用するから手
動の動作を必要とせず完全に自動的に行われる。

【図面の簡単な説明】

第１図はデータ処理装置の概略圀である。第２図は各周
辺装置に含まれる制御回路のブロック図である。第３図
は第２図の制御回路に発生する信号を説明する丸めの信
号図である。図において、ＰＩ、Ｐ２．ＰＮ・・・・・・周辺装置、
Ｓ　ｊ　、　Ｓ　２．　ＳＮ・・・・・・制御回路、１
０・・・・・・中央処理装置、１２・・・・・・双方向
母線、１３　、１４　、１５゜１６．１７，１８，１９
，２Ｇ、２１．２２゜２３．２３＆、２４，２５．２６
，２７．２Ｂ。２９．３０，３１．３２，３３，３４，３５゜３６．３
８，３９，４０，４１．４２．４３・・・・・・端子、
３Ｔ・・・・・・信号線。

Claims

【特許請求の範囲】

（１）中央処理装置と、双方向母線に接続されこの母線
を介して中央処理装置と交信を始めることができ且各々
が自らに割当てられるアドレスを受信するためのアドレ
スレジスタを含む複数個の周辺装置とを有するデータ処
理装置において、始動信号入力端（ＡＥ）と始動信号出
力端（ＡＡ）とを持つ制御回路（Ｓ）を各周辺装置（Ｐ
）に設け、第１の制御回路（Ｓｉ）の始動信号入力端（
ＡＥ１）を中央処理装置（１０）の始動信号出力端（１
３）に接続し、第１およびその他の制御回路（Ｓ１、Ｓ
２・・・・・・ＳＮ）の始動信号出力端をそれぞれ縦続
する制御回路の始動信号入力端に接続するが、最終の制
御回路（ＳＮ）の始動信号出力端（ＡＡＮ）は中央処理
装置（１０）の始動信号入力端（１５）に接続し、各制
御回路（Ｓ）が、母線（１２）に接続されていて該制御
回路（Ｓ）の始動信号入力端（ＡＥ）に印加される始動
信号（ＳＣＩＮ）によって動作不能状態即ち中央処理装
置（１０）から母線（１２）に印加されるコード群に反
応しない状態から動作可能状態即ち中央処理装置（１０
）から母線（１２）に印加されるコード群を解読する状
態に変えられるデコーダ（Ｄ）を含み、各制御回路（Ｓ
１、Ｓ２・・・・・・ＳＮ）には、母線（１２）に接続
されていて該制御回路（Ｓ）が属する周辺装置（Ｐ）の
タイプを示すコード群を含むタイプコードメモリ（ＣＳ
、Ｐ）が含まれ、そして中央処理装置（１０）が組立手
続を開始するためその始動信号出力端（１３）に始動信
号（ＳＣＩＮ１）を出力し爾後その始動信号入力端（１
５）に始動信号（ＳＣＯＵＴＮ）を受信するまで下記の
組立サイクルを繰返し実行する、即ち（イ）中央処理装置（１０）が母線（１２）に第１のコ
ード群を与え、動作可能状態にされているデコーダ（Ｄ
）が第１のコード群を解読してタイプコードメモリ（Ｃ
Ｓ、Ｐ）に対する読み出し可能化信号を発生させる、（ロ）中央処理装置が読み出し可能化信号によって読み
出し可能にされたタイプコードメモリを母線（１２）を
介して読み出す、（ハ）中央処理装置が母線（１２）に第２のコード群を
与え、動作可能状態にされているデコーダ（Ｄ）がこの
第２のコード群を解読してアドレスレジスタ（Ｒ）に対
する読み込み命令を発生する、（ニ）始動された制御回路（Ｓ）が属する周辺装置（Ｐ
）に一義的に割当てられるアドレスを中央処理装置が母
線（１２）を介してアドレスレジスタ（Ｒ）に読み込む
、（ホ）中央処理装置が母線（１２）に第３のコード群を
与え、動作可能状態にされているデコーダ（Ｄ）がこの
第３のコード群を解読して制御回路（Ｓ）の始動信号出
力端（ＡＡ）に始動信号（ＳＣＯＵＴ）を出力し且デコ
ーダ（Ｄ）を動作不能状態にするという各組立サイクルを繰返し実行することを特徴とす
るデータ処理装置。
（２）特許請求の範囲第１項において、前記始動信号入
力端（ＡＥ）における始動信号（ＳＣＩＮ）に応答して
前記デコーダ（Ｄ）に対する動作可能化信号（ＳＣＳＴ
ＡＲＴ）を発生する回路装置（ＦＦ１、ＦＦ２）を各制
御回路（Ｓ１、Ｓ２・・・・・・ＳＮ）が備えているこ
とを特徴とするデータ処理装置。
（３）特許請求の範囲第２項において前記制御回路が、
前記始動信号（ＳＣＩＮ）によって、前記デコーダ（Ｄ
）に対する動作可能化信号（ＳＣＳＴＡＲＴ）を出力す
る状態にされるフリップフロップ（ＦＦ２）と、前記第３のコード群を解読したとき前記
デコーダ（Ｄ）によって、前記始動信号出力端（ＡＡ）
に前記始動信号（ＳＣＯＵＴ）が出力できるようにする
制御信号（ＳＣＷＡＩＴ）を発生する状態となる別のフ
リップフロップ（ＦＦ１）とを備えていることを特徴と
するデータ処理装置。
（４）特許請求の範囲第３項において各制御回路（Ｓ１
、Ｓ２・・・・・・ＳＮ）が、２個の入力端を有しその
一方が前記始動信号入力端（ＡＥ）に接続され他方が前
記制御信号（ＳＣＷＡＩＴ）を発生するフリップフロッ
プ（ＦＦ１）の出力端に接続されるＡＮＤ素子（Ｇ２）
を備え、該ＡＮＤ素子の出力端が前記始動信号出力端（
ＡＡ）に接続されていることを特徴とするデータ処理装
置。