KR0155934B1

KR0155934B1 - 엑스.지.에이. 그래픽 시스템

Info

Publication number: KR0155934B1
Application number: KR1019950049696A
Authority: KR
Inventors: 정태보
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-12-14
Filing date: 1995-12-14
Publication date: 1998-11-16
Also published as: KR970049405A; TW315447B; US6014123A; JPH09179527A; JP3936415B2

Abstract

본 발명은 더블뱅크로 입력되는 데이타를 싱글뱅크로 변환하여 처리하기 위한 XGA그래픽시스템에 관한 것으로, 화소데이타를 짝수번째 데이타와 홀수번째 데이타로 나누어 전송하는 그래픽데이타발생수단; N개의 화소데이타를 저장하기 위한 두 개의 저장수단을 구비하고, 디스플레이수단을 구동하기 위한 드라이브수단; 및 메인클럭을 2분주한 제어신호에 따라 N개 단위로 짝수번째 데이타와 홀수번째 데이타를 데이타순으로 차례대로 화소데이타를 정렬하고, 데이타순으로 정렬된 N개 단위의 출력데이타를 드라이브수단에 있는 두 개의 저장수단으로 번갈아 출력하기 위한 인터페이스수단을 포함함을 특징으로 하며, XGA모드의 LCD구동용 인터페이스 집적회로에서 데이타 래치시 메인클럭 대신에 그 주파수보다 더 낮은 주파수를 가진 캐리신호를 사용함으로써 EMI의 발생을 감소시키는 효과가 있으며, 또한 종래에 비하여 플립플럽의 사용 개수가 더 적어짐으로 인하여 전체 전력소모를 줄일 수 있다.

Description

엑스.지.에이.(X.G.A.) 그래픽시스템

제1도는 본 발명에 의한 XGA그래픽시스템의 구성블럭도를 도시한 도면.

제2a도에서 제2c도는 본 발명에 의한 인터페이스부의 제1실시예를 도시한 도면.

제3a도에서 제6b도는 제2도에 도시된 인터페이스부의 동작을 설명하기 위한 타이밍도.

제7a도에서 제7c도는 본 발명에 의한 인터페이스부의 제2실시예를 도시한 도면.

제7a도에서 제11b도는 제2도에 도시된 인터페이스부의 동작을 설명하기 위한 타이밍도.

제12a도에서 제12e도는 본 발명에 의한 인터페이스부의 제3실시예의 동작을 설명하기 위한 타이밍도.

제13도는 종래의 기술에 의한 그래픽시스템의 구성블럭도를 도시한 도면.

제14도는 종래의 기술에 의한 인터페이스부의 동작을 설명하기 위한 도면.

* 도면의 주요부분에 대한 부호의 설명

11 : PC SET 15 : 소오스 드라이브부

17 : LCD패널 18 : 인터페이스부

181 : 데이타래치부 183 : 캐리신호발생부

185 : OUT_A출력부 187 : OUT_B출력부

본 발명은 XGA그래픽시스템에 관한 것으로, 특히 더블뱅크(double bank)로 입력되는 데이타를 싱글뱅크(single bank)로 변환하여 처리하기 위한 XGA그래픽시스템에 관한 것이다.

제13도는 종래의 기술에 의한 그래픽시스템의 구성블럭도를 도시한 도면이다. PC-SET(131)는 XGA용 그래픽카드를 내장한 컴퓨터로서 XGA그래픽모드를 위한 제어신호 및 데이타신호를 발생한다. 여기서 제어신호로는 수직동기신호(Vsync), 수평동기신호(Hsync), 데이타 인에이블신호(DE) 및 메인클럭(MCLK) 등이 있다. 그리고 데이타신호는 화면에 표시될 화소데이타로서, 짝수번째 데이타(DATA_EVEN)와 홀수번째 데이타(DATA_ODD)로 나누어 전송된다.

인터페이스부(I/F IC)(133)는 PC-SET(11)로부터 전송된 제어신호 및 데이타신호에 따라 드라이브부(137, 138, 139)를 제어한다. 인터페이스부(133)는 상위 소스드라이브(UP SOURCE IC)(138)로는 짝수번째 데이타(DATA_EVEN)을 전송하고, 하위 소스드라이브(DOWN SOURCE IC)(139)로는 홀수번째 데이타(DATA_ODD)를 전송한다. LCD패널(135)은 게이트드라이브부(GATE IC)(137), 상위 소스드라이브부(138) 및 하위 소스드라이브부(139)에 의하여 구동된다.

제14도는 종래의 기술에 의한 인터페이스부의 동작을 설명하기 위한 도면이다. 짝수번째 데이타(IN_A)는 플립플럽들(141)을 통하여 차례로 상위 소스드라이브부(UP SOURCE IC)(143)로 전송된다. 또한 홀수번째 데이타(IN_B)도 플립플럽들(142)을 통하여 차례로 하위 소스드라이브부(DOWN SOURCE IC)(144)로 전송된다. 이들 데이타 전송은 메인클럭 MCLK에 동기되어 처리된다. LCD패널(145)은 상위 소스드라이브(143) 및 하위 소스드라이브(143)에 의하여 구동된다.

따라서 종래의 방식은 순차적으로 입력되는 데이타를 순차적으로 출력하는 방식에는 적합하나, 그 데이타를 일시적으로 저장하거나 그 데이타의 순서를 바꾸어 출력하는 회로에는 적당하지 않다. 그리고 높은 주파수를 가진 메인클럭(MCLK)에 의하여 데이타를 처리함으로 인하여 전자기장애(Electro-Magnetic Interference)의 발생가능성이 높으며, 또한 메인클럭의 상태 천이(transition)가 많아 전력소모가 큰 문제점이 있었다.

본 발명의 목적은 XGA 그래픽모드에서 짝수번째 데이타와 홀수번째 데이타로 나누어 전송된 화소데이타를 데이타순으로 정렬하여 처리하기 위한 XGA그래픽시스템을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 의한 XGA그래픽시스템은, XGA그래픽모드에서 화소데이타를 디스플레이수단에 표시하기 위한 XGA그래픽시스템에 있어서, XGA그래픽모드에 따른 동기신호 및 메인클럭을 발생하고, 디스플레이수단에 표시할 화소데이타를 짝수번째 데이타와 홀수번째 데이타로 나누어 전송하는 그래픽데이타발생수단; 소정 개수(N개)의 화소데이타를 저장하기 위한 두 개의 저장수단을 구비하고, 저장수단에 저장된 화소데이타에 따라 상기 디스플레이수단을 구동하기 위한 드라이브수단; 및 상기 그래픽데이타발생수단과 상기 드라이브수단을 인터페이스하기 위하여, 상기 메인클럭을 2분주한 제어신호에 따라 상기 드라이브수단의 저장수단에 저장될 화소데이타의 개수(N개) 단위로 상기 짝수번째 데이타와 상기 홀수번째 데이타를 데이타순으로 차레대로 화소데이타를 정렬하고, 데이타순으로 정렬된 N개 단위의 출력데이타를 상기 드라이브수단에 있는 두 개의 저장수단으로 번갈아 출력하기 위한 인터페이스수단을 포함함을 특징으로 한다.

이하에서 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.

제1도는 본 발명에 의한 그래픽시스템의 구성블럭도를 도시한 도면이다.

PC-SET(11)는 XGA용 그래픽카드를 내장한 컴퓨터로서 XGA그래픽모드를 위한 제어신호 및 데이타신호를 발생한다. 데이타신호는 짝수번째 데이타(DATA_EVEN) 및 홀수번째 데이타(DATA_ODD)로 나누어 전송된다.

소스드라이브부(15)는 소정 개수(N개)의 화소데이타를 저장하기 위한 두 개의 메모리를 구비하고, 메모리에 저장된 화소데이타에 따라 LCD패널(17)을 구동한다.

인터페이스부(18)는 PC-SET(11)과 소스드라이브부(15)를 인터페이스하기 위하여, 캐리신호발생부(183), 데이타래치부(181), OUT_A출력부(185) 및 OUT_B출력부(187)를 구비한다.

캐리신호발생부(183)는 메인클럭 주기의 N배의 주기를 가지고, 메인클럭의 한 주기와 같은 기간 동안 인에이블상태를 가진 캐리신호를 N개만큼 발생시킨다. 여기서, 제1캐리신호부터 제N캐리신호는 그 신호의 인에이블상태가 메인클럭주기 단위만큼 차례로 지연된다. 데이타래치부(181)는 적어도 N개보다 많은 래치를 구비하고, 캐리신호에 따라 짝수번째 데이타와 홀수번째 데이타를 각각 다른 래치에 저장한다. OUT_A출력부(185)는 캐리신호에 따라 데이타래치부(181)로부터 데이타순으로 차례대로 정렬된 N개 단위의 출력데이타 중 홀수번째 출력데이타를 소스드라이브부(15)의 제1메모리로 출력하고, OUT_B출력부(187)는 캐리신호에 따라 데이타래치부로부터 데이타순으로 차례대로 정렬된 N개 단위의 출력데이타 중 짝수번째 출력데이타를 소스드라이브부(15)의 제2메모리로 출력한다.

즉, 인터페이스부(18)는 메인클럭을 2분주한 제어신호에 따라 드라이브부(15)의 메모리에 저장될 화소데이타의 개수(N개) 단위로 PC-SET(11)로부터 전송되는 짝수번째 데이타와 홀수번째 데이타를 데이타순으로 차례대로 정렬하고, 데이타순으로 정렬된 N개 단위의 출력데이타를 드라이브부(15)에 있는 두 개의 메모리로 번갈아 출력한다.

제2a도에서 제2c도는 제1도에 도시된 소스드라이브부(15)의 각 메모리에 저장되는 화소데이타의 개수가 짝수(N=2M, 여기서 M은 정수)일 때의 인터페이스부의 상세한 구성을 도시한 도면이다. 제2a도는 데이타래치부의 구성을, 제2b도는 OUT_A출력부의 구성을, 그리고 제2c도는 OUT_B출력부의 구성을 도시한 것이며, 캐리신호발생부의 구성은 도시되지 않았다. 본 실시예에서 그 메모리에 저장되는 화소데이타의 수는 각각 10개이며, 이 경우 M=5이다.

도면에서 IN_A(211)는 PC-SET(11)으로부터 전송된 홀수번째 화소데이타, IN_B(212)는 PC-SET(11)으로부터 전송된 짝수번째 화소데이타, CARRY1~10은 캐리신호발생기에서 발생된 캐리신호들, OUT_A는 N개 단위의 출력데이타 중 홀수번째 출력데이타, 그리고 OUT_B는 N개 단위의 출력데이타 중 짝수번째 출력데이타를 의미한다.

제2a도에 도시된 데이타래치부는 IN_A(211)가 입력되는 5개의 플립플럽 FO1~FO5 (221, 223, 225, 227, 229)과 2개의 플립플럽 FOX1~FOX2 (231, 233), 그리고 IN_B(212)가 입력되는 5개의 플립플럽 FE1~FE5 (222, 224, 226, 228, 230)과 2개의 플립플럽 FEX1~FEX2(232, 234)으로 구성된다.

여기서, 홀수번째 입력데이타가 입력되는 홀수플립플럽들은 IN_A(211)를 통하여 전송된 M개 단위의 홀수데이타 중 제1~제(M-2)번째 데이타가 입력되며, 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, (M-2)개의 래치로 구성된 제1홀수래치부, IN_A(211)를 통하여 전송된 2M개 단위의 홀수데이타 중 제(M-1) 및 제M데이타가 입력되며, 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제2홀수래치부, 그리고 IN_A(211)를 통하여 전송된 2M개 단위의 홀수데이타 중 제(2M-1) 및 제2M데이타가 입력되며, 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제3홀수래치부로 나눌 수 있다.

그리고 짝수번째 입력데이타가 입력되는 짝수플립플럽들은 IN_B(212)를 통하여 전송된 M개 단위의 짝수데이타 중 제1~제(M-2)번째 데이타가 각각 입력되며, 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, (M-2)개의 래치로 구성된 제1짝수래치부, IN_B(212)를 통하여 전송된 2M개 단위의 짝수데이타 중 제(M-1) 및 제M데이타가 입력되며, 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제2짝수래치부, 그리고 IN_B(212)를 통하여 전송된 2M개 단위의 홀수데이타 중 제(2M-1) 및 제2M데이타가 입력되며, 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제3짝수래치부로 나눌 수 있다.

본 실시예에서는 N=10, M=5이므로, 제1홀수래치부는 플립플럽 FO1~FO3 (221, 243, 225), 제2홀수래치부는 플립플럽 FO4~FO5 (227, 229), 제3홀수래치부는 플립플럽 FOX1~FOX2 (231, 233), 제1짝수래치부는 플립플럽 FE1~FE3 (222, 224, 226), 제2짝수래치부는 플립플럽 FE4~FE5 (228, 230), 제3짝수래치부는 플립플럽 FEX1~FEX2 (232, 234)으로 구성된다.

제2b도에 도시된 OUT_A출력부는 플립플럽의 출력데이타 및 캐리신호가 입력되는 10개의 AND게이트(261~270), 그리고 AND게이트들(261~270)의 출력신호가 입력되어 OUT_A를 출력하는 OR회로(25)로 구성되며, 소정의 캐리신호에 의하여 제1, 제2홀수래치부 및 제1, 제2짝수래치부로부터 전송된 2M개 단위의 데이타,,,,,,,,및를 드라이브부의 제1메모리로 출력한다.

그리고 제2c도에 도시된 OUT_B출력부는 플립플럽의 출력데이타 및 캐리신호가 입력되는 10개의 AND게이트(281~290), 그리고 AND게이트들(281~290)의 출력신호가 입력되어 OUT_B를 출력하는 OR회로(29)로 구성되며, 소정의 캐리신호에 의하여 제1, 제3홀수래치부 및 제1, 제3짝수래치부로부터 전송된 2M개 단위의 데이타,,,,,,,,및를 드라이브부의 제2메모리로 출력한다.

먼저 제2a도를 참조하여, 입력데이타가 캐리신호에 의하여 각 플립플럽에 래치되는 동작에 대하여 설명한다.

제1홀수 및 제1짝수플립플럽 FO1, FE1 (221, 222)은 제1캐리신호 CARRY1 및 제6캐리신호 CARRY6를 논리OR(241)한 신호에 의하여 입력데이타를 래치하고, 제2홀수 및 제2짝수플립플럽 FO2, FE2 (223, 224)은 제2캐리신호 CARRY2 및 제7캐리신호 CARRY7를 논리OR(242)한 신호에 의하여 입력데이타를 래치하고, 제3홀수 및 제2짝수플립플럽 FO3, FE3 (225, 226)은 제3캐리신호 CARRY3 및 제8캐리신호 CARRY8를 논리OR(243)한 신호에 의하여 입력데이타를 래치하고, 제4홀수 및 제4짝수플립플럽 FO4, FE4 (227, 228)은 제4캐리신호 CARRY4에 의하여 입력데이타를 래치하고, 제5홀수 및 제5짝수플립플럽 FO5, FE5 (229, 230)은 제5캐리신호 CARRY5에 의하여 입력데이타를 래치하고, 제1홀수 및 제1짝수추가플립플럽 FOX1, FEX1 (231, 232)은 제9캐리신호 CARRY9에 의하여 입력데이타를 래치하고, 그리고 제2홀수 및 제2짝수추가플립플럽 FOX2, FEX2 (233, 234)은 제10캐리신호 CARRY10에 의하여 입력데이타를 래치한다.

데이타를 래치하고 있는 각 플립플럽은 다음의 캐리신호에 의하여 다음의 입력데이타가 래치될 때까지 현재의 데이타를 그대로 저장하고 있다.

다음으로 제2b도를 참조하여, 각 플립플럽에 래치된 데이타가 캐리신호에 의하여 OUT_A로 출력되는 동작에 대하여 설명한다.

제1홀수플립플럽 FO1에 래치된 데이타는 제2캐리신호 CARRY2가 HIGH(인에이블상태)인 동안에, 제1짝수플립플럽 FE1에 래치된 데이타는 제3캐리신호 CARRY3가 HIGH인 동안에, 제2홀수플립플럽 FO2에 래치된 데이타는 제4캐리신호 CARRY4가 HIGH인 동안에, 제2짝수플립플럽 FE2에 래치된 데이타는 제5캐리신호 CARRY5가 HIGH인 동안에, 제3홀수플립플럽 FO3에 래치된 데이타는 제6캐리신호 CARRY6가 HIGH인 동안에, 제3짝수플립플럽 FE3에 래치된 데이타는 제7캐리신호 CARRY7가 HIGH인 동안에, 제4홀수플립플럽 FO4에 래치된 데이타는 제8캐리신호 CARRY8가 HIGH인 동안에, 제4짝수플립플럽 FE4에 래치된 데이타는 제9캐리신호 CARRY9가 HIGH인 동안에, 제5홀수플립플럽 FO5에 래치된 데이타는 제10캐리신호 CARRY10가 HIGH인 동안에, 그리고 제5짝수플립플럽 FE5에 래치된 데이타는 제1캐리신호 CARRY1가 HIGH인 동안에 각각 OR회로(25)로 차례대로 출력된다.

즉, OR회로(25)는 캐리신호들 중에 하이로 된 캐리신호에 의하여 선택된 플립플럽의 출력데이타를 상기와 같은 순서에 따라 OUT_A로 출력한다. 따라서 플립플럽에 래치된 데이타~가 캐리신호 CARRY2~CARRY10, CARRY1에 의하여 차례대로 OUT_A로 출력되며, OUT_A로 출력되는 데이타는 제1~제10데이타, 제21~제30데이타 등 10개 단위의 데이타이다.

그 다음으로 제2c도를 참조하여, 각 플립플럽에 래치된 데이타가 캐리신호에 의하여 OUT_B로 출력되는 동작에 대하여 설명한다.

제1홀수플립플럽 FO1에 래치된 데이타는 제7캐리신호 CARRY7가 HIGH인 동안에, 제1짝수플립플럽 FE1에 래치된 데이타는 제8캐리신호 CARRY8가 HIGH인 동안에, 제2홀수플립플럽 FO2에 래치된 데이타는 제9캐리신호 CARRY9가 HIGH인 동안에, 제2짝수플립플럽 FE2에 래치된 데이타는 제10캐리신호 CARRY10가 HIGH인 동안에, 제3홀수플립플럽 FO3에 래치된 데이타는 제1캐리신호 CARRY1가 HIGH인 동안에, 제3짝수플립플럽 FE3에 래치된 데이타는 제2캐리신호 CARRY2가 HIGH인 동안에, 제1홀수추가플립플럽 FOX1에 래치된 데이타는 제3캐리신호 CARRY3가 HIGH인 동안에, 제1짝수추가플립플럽 FEX1에 래치된 데이타는 제4캐리신호 CARRY4가 HIGH인 동안에, 제2홀수추가플립플럽 FOX2에 래치된 데이타은 제5캐리신호 CARRY5가 HIGH인 동안에, 그리고 제2짝수추가플립플럽 FEX2에 래치된 데이타은 제6캐리신호 CARRY6가 HIGH인 동안에 각각 OR회로(29)로 차례대로 출력된다.

즉, OR회로(29)는 캐리신호들 중에 하이로 된 캐리신호에 의하여 선택된 플립플럽의 데이타를 상기와 같은 순서에 따라 OUT_B로 출력한다. 따라서 플립플럽에 래치된 데이타~,~가 캐리신호 CARRY7~CARRY10, CARRY1~CARRY6에 의하여 차례대로 OUT_B로 출력되며, OUT_B로 출력되는 데이타는 제11~제20데이타, 제31~제40데이타 등 10개 단위의 데이타이다.

이상에서 살펴본 바와 같이, OUT_A 출력은 제1~제5홀수플립플럽 FO1~FO5 및 제1~제5짝수플립플럽 FE1~FE5에 래치된 데이타에 의하여 형성되며, OUT_B 출력은 제1~제3홀수플립플럽 FO1~FO3, 제1~제3짝수플립플럽 FE1~FE3 및 제1~제2추가플립플럽 FOX1, FOX2, FEX1, FEX2에 래치된 데이타에 의하여 형성된다.

제3도에서 제6도는 제2도에 도시된 인터페이스부의 동작을 설명하기 위한 타이밍도이다.

제3a도는 메인클럭 MCLK의 파형을, 제3b도는 홀수번째 입력데이타인 IN_A의 파형을, 제3c도는 짝수번째 입력데이타인 IN_B의 파형을 도시한 것이며, 각 입력데이타는 메인클럭의 주기단위로 입력된다.

제4a도에서 제4j도는 캐리신호들 CARRY1~CARRY10의 파형을 도시한 것이다. 제1캐리신호 CARRY1(제4a도)는 메인클럭의 제1하이엣지(high edge)에서 하이로 되고 메인클럭의 제2하이엣지에서 로우가 되며(C1), 다시 메인클럭의 제11하이엣지에서 하이가 되고 메인클럭의 제12하이엣지에서 로우가 되며(C11), 이와 같이 제1캐리신호 CARRY1는 메인클럭의 제1, 11, 21, 31, 41,...번째 하이엣지에서 하이가 되고 메인클럭의 제2, 12, 22, 32, 42,...번째 하이엣지에서 로우가 되는 형태의 신호이다. 제2캐리신호 CARRY2(제4b도)는 메인클럭의 제2, 12, 22, 32,...번째 하이엣지에서 하이가 되고 메인클럭의 제3, 13, 23, 33,...번째 하이엣지에서 로우가 되는 형태의 신호이다. 제3~제10캐리신호(제4c도에서 제4j도)도 위와 같은 방법으로 발생하며, 캐리신호의 번호순서대로 메인클럭의 한 주기 차이로 차례로 하이가 되는 신호이다. 그리고 이들 모든 캐리신호들은 그 주기가 메인클럭 주기의 10(=N)배의 주기를 가지며, 그 듀티사이클(duty cycle)이 10% (=1/N * 100%)인 신호이다.

제5a도에서 제5n도는 각 사이클별로 플립플럽들 FO1~FO5, FE1~FE5, FOX1~FOX2, FEX1~FEX2에 래치되는 데이타를 도시한 것이다. 도면에 표시된 숫자는 입력데이타의 순번을 나타내며, 입력데이타 위에 표시된 Cx는 입력데이타를 플립플럽에 래치하게 하는 캐리신호의 순번을 나타낸다.

그리고 제6a도는 드라이브부의 제1메모리로 출력되는 데이타를 도시한 도면이며, 제6b도는 드라이브부의 제2메모리로 출력되는 데이타를 도시한 도면이다.

도면을 참조하여, 캐리신호에 의하여 각 플립플럽에 입력데이타가 래치되는 동작을 자세하게 설명한다.

제1홀수플립플럽 FO1은 제1캐리신호 CARRY1의 C1에 의하여 IN_A의 제1데이타를, 제6캐리신호 CARRY6의 C6에 의하여 IN_A의 제11데이타를, 제1캐리신호 CARRY1의 C11에 의하여 IN_A의 제21데이타를, 제6캐리신호 CARRY6의 C16에 의하여 IN_A의 제31데이타를, 그리고 이와 같은 방법으로 제1 및 제6캐리신호에 의하여 (N*k+1)번째 데이타를 래치한다. 여기서 N은 10이며, k=0,1,2,3,...이다.

제1짝수플립플럽 FE1은 제1캐리신호 CARRY1의 C1에 의하여 IN_B의 제2데이타를, 제6캐리신호 CARRY6의 C6에 의하여 IN_B의 제12데이타를, 제1캐리신호 CARRY1의 C11에 의하여 IN_B의 제22데이타를, 제6캐리신호 CARRY6의 C16에 의하여 IN_B의 제32데이타를, 그리고 이와 같은 방법으로 제1 및 제6캐리신호에 의하여 (N*k+2)번째 데이타를 래치한다.

제2홀수플립플럽 FO2은 제2캐리신호 CARRY2의 C2에 의하여 IN_A의 제3데이타를, 제7캐리신호 CARRY7의 C7에 의하여 IN_A의 제13데이타를, 제2캐리신호 CARRY2의 C12에 의하여 IN_A의 제23데이타를, 제7캐리신호 CARRY7의 C17에 의하여 IN_A의 제33데이타를, 그리고 이와 같은 방법으로 제2 및 제7캐리신호에 의하여 (N*k+3)번째 데이타를 래치한다.

제2짝수플립플럽 FE2은 제2캐리신호 CARRY2의 C2에 의하여 IN_B의 제4데이타를, 제7캐리신호 CARRY7의 C7에 의하여 IN_B의 제14데이타를, 제2캐리신호 CARRY2의 C12에 의하여 IN_B의 제24데이타를, 제7캐리신호 CARRY7의 C17에 의하여 IN_B의 제34데이타를, 그리고 이와 같은 방법으로 제2 및 제7캐리신호에 의하여 (N*k+4)번째 데이타를 래치한다.

제3홀수플립플럽 FO3은 제3캐리신호 CARRY3의 C3에 의하여 IN_A의 제5데이타를, 제8캐리신호 CARRY8의 C8에 의하여 IN_A의 제15데이타를, 제3캐리신호 CARRY3의 C13에 의하여 IN_A의 제25데이타를, 제8캐리신호 CARRY8의 C18에 의하여 IN_A의 제35데이타를, 그리고 이와 같은 방법으로 제3 및 제8캐리신호에 의하여 (N*k+5)번째 데이타를 래치한다.

제3짝수플립플럽 FE3은 제3캐리신호 CARRY3의 C3에 의하여 IN_B의 제6데이타를, 제8캐리신호 CARRY8의 C8에 의하여 IN_B의 제16데이타를, 제3캐리신호 CARRY3의 C13에 의하여 IN_B의 제26데이타를, 제8캐리신호 CARRY8의 C18에 의하여 IN_B의 제36데이타를, 그리고 이와 같은 방법으로 제3 및 제8캐리신호에 의하여 (N*k+6)번째 데이타를 래치한다.

제4홀수플립플럽 FO4은 제4캐리신호 CARRY4의 C4에 의하여 IN_A의 제7데이타를, 제4캐리신호 CARRY4의 C14에 의하여 IN_A의 제27데이타를, 그리고 이와 같은 방법으로 제4캐리신호에 의하여 (N*2k+7)번째 데이타를 래치한다.

제4짝수플립플럽 FE4은 제4캐리신호 CARRY4의 C4에 의하여 IN_B의 제8데이타를, 제4캐리신호 CARRY4의 C14에 의하여 IN_B의 제28데이타를, 그리고 이와 같은 방법으로 제4캐리신호에 의하여 (N*2k+8)번째 데이타를 래치한다.

제5홀수플립플럽 FO5은 제5캐리신호 CARRY5의 C5에 의하여 IN_A의 제9데이타를, 제5캐리신호 CARRY5의 C15에 의하여 IN_A의 제29데이타를, 그리고 이와 같은 방법으로 제5캐리신호에 의하여 (N*2k+9)번째 데이타를 래치한다.

제5짝수플립플럽 FE5은 제5캐리신호 CARRY5의 C5에 의하여 IN_B의 제10데이타를, 제5캐리신호 CARRY5의 C15에 의하여 IN_B의 제30데이타를, 그리고 이와 같은 방법으로 제5캐리신호에 의하여 (N*2k+10)번째 데이타를 래치한다.

제1홀수추가플립플럽 FOX1은 제9캐리신호 CARRY9의 C9에 의하여 IN_A의 제17데이타를, 제9캐리신호 CARRY9의 C19에 의하여 IN_A의 제37데이타를, 그리고 이와 같은 방법으로 제9캐리신호에 의하여 (N*2k+17)번째 데이타를 래치한다.

제1짝수추가플립플럽 FEX1은 제9캐리신호 CARRY9의 C9에 의하여 IN_B의 제18데이타를, 제9캐리신호 CARRY9의 C19에 의하여 IN_B의 제38데이타를, 그리고 이와 같은 방법으로 제9캐리신호에 의하여 (N*2k+18)번째 데이타를 래치한다.

제2홀수추가플립플럽 FOX2은 제10캐리신호 CARRY10의 C10에 의하여 IN_A의 제19데이타를, 제10캐리신호 CARRY10의 C20에 의하여 IN_A의 제39데이타를, 그리고 이와 같은 방법으로 제10캐리신호에 의하여 (N*2k+19)번째 데이타를 래치한다.

제2짝수추가플립플럽 FEX2은 제10캐리신호 CARRY10의 C10에 의하여 IN_B의 제20데이타를, 제10캐리신호 CARRY10의 C20에 의하여 IN_B의 제40데이타를, 그리고 이와 같은 방법으로 제10캐리신호에 의하여 (N*2k+20)번째 데이타를 래치한다.

위와 같은 각 플립플럽에서의 데이타 래치 동작은 메인클럭의 20주기(C1~C20) 단위로 40개 단위의 입력데이타에 대하여 반복 수행된다.

다음으로, 위에서 설명한 바와 같이 각 플립플럽에 래치된 데이타들이 캐리신호에 의하여 OUT_A 및 OUT_B로 출력되는 동작을 자세히 설명한다.

OUT_A는 첫 번째 10개의 데이타를, 그 다음으로 10개의 데이타를 건너띄어 제21번째 데이타부터 10개의 데이타를 차례대로 출력하며, OUT_B는 제11번째 데이타부터 10개의 데이타를, 그 다음으로 10개의 데이타를 건너띄어 제31번찌 데이타부터 10개의 데이타를 차례대로 출력하며, 이들 OUT_A와 OUT_B로 출력되는 데이타는 메인클럭의 처음 몇 사이클을 제외하고는 동시에 형성된다.

OUT_A로 출력되는 제1~제10데이타는 제1홀수플립플럽부터 제5짝수플립플럽까지 래치된 데이타에 의하여 형성되며, 이들 데이타가 캐리신호에 의하여 어떻게 제어되어 데이타순으로 정렬되어 순차적으로 출력되는지를 살펴본다.

제1홀수플립플럽 FO1에 래치된 제1데이타는 제2캐리신호 CARRY2의 C2에 의하여 출력되고, 제1짝수플립플럽 FE1에 래치된 제2데이타는 제3캐리신호 CARRY3의 C3에 의하여 출력된다.

제2홀수플립플럽 FO2에 래치된 제3데이타는 제4캐리신호 CARRY4의 C4에 의하여 출력되고, 제2짝수플립플럽 FE2에 래치된 제4데이타는 제5캐리신호 CARRY5의 C5에 의하여 출력된다.

제3홀수플립플럽 FO3에 래치된 제5데이타는 제6캐리신호 CARRY6의 C6에 의하여 출력되고, 제3짝수플립플럽 FE3에 래치된 제6데이타는 제7캐리신호 CARRY7의 C7에 의하여 출력된다.

제4홀수플립플럽 FO4에 래치된 제7데이타는 제8캐리신호 CARRY8의 C8에 의하여 출력되고, 제4짝수플립플럽 FE4에 래치된 제8데이타는 제9캐리신호 CARRY9의 C9에 의하여 출력된다.

제5홀수플립플럽 FO5에 래치된 제9데이타는 제10캐리신호 CARRY10의 C10에 의하여 출력되고, 제5짝수플립플럽 FE5에 래치된 제10데이타는 제1캐리신호 CARRY1의 C11에 의하여 출력된다.

그 다음으로 OUT_B에 제11~제20데이타는 제1홀수플립플럽부터 제3짝수플립플럽까지 그리고 제1홀수추가플립플럽부터 제2짝수추가플립플럽까지 래치된 데이타에 의하여 형성되며, 이들 데이타가 캐리신호에 의하여 어떻게 제어되어 데이타순으로 정렬되어 순차적으로 출력되는지를 살펴본다.

제1홀수플립플럽 FO1에 래치된 제11데이타는 제7캐리신호 CARRY7의 C7에 의하여 출력되고, 제1짝수플립플럽 FE1에 래치된 제12데이타는 제8캐리신호 CARRY8의 C8에 의하여 출력된다.

제2홀수플립플럽 FO2에 래치된 제13데이타는 제9캐리신호 CARRY9의 C9에 의하여 출력되고, 제2짝수플립플럽 FE2에 래치된 제14데이타는 제10캐리신호 CARRY10의 C10에 의하여 출력된다.

제3홀수플립플럽 FO3에 래치된 제15데이타는 제1캐리신호 CARRY1의 C11에 의하여 출력되고, 제3짝수플립플럽 FE32에 래치된 제16데이타는 제2캐리신호 CARRY2의 C12에 의하여 출력된다.

제1홀수추가플립플럽 FOX1에 래치된 제17데이타는 제3캐리신호 CARRY3의 C13에 의하여 출력되고, 제1짝수추가플립플럽 FEX1에 래치된 제18데이타는 제4캐리신호 CARRY4의 C14에 의하여 출력된다.

제2홀수추가플립플럽 FOX2에 래치된 제19데이타는 제5캐리신호 CARRY5의 C15에 의하여 출력되고, 제2짝수추가플립플럽 FEX2에 래치된 제20데이타는 제6캐리신호 CARRY6의 C16에 의하여 출력된다.

이상에서 설명한 인터페이스부에서의 데이타입출력에 관한 동작을 캐리신호의 주기별로 살펴본다.

제1캐리신호 CARRY1의 C1 동안에 제1 및 제2데이타가 제1홀수 및 제1짝수플립플럽에 각각 래치되고, 래치된 데이타는 제6캐리신호 CARRY6의 C6가 발생하기 전까지 지속된다.

제2캐리신호 CARRY2의 C2 동안에 제3 및 제4데이타가 제2홀수 및 제2짝수플립플럽에 각각 래치되고, 래치된 데이타는 제7캐리신호 CARRY7의 C7가 발생하기 전까지 지속된다. 그와 동시에 제1홀수플립플럽 FO1에 래치되어 있는 제1데이타가 OUT_A로 출력된다.

제3캐리신호 CARRY3의 C3 동안에 제5 및 제6데이타가 제3홀수 및 제3짝수플립플럽에 각각 래치되고, 래치된 데이타는 제8캐리신호 CARRY8의 C8가 발생하기 전까지 지속된다. 그와 동시에 제1짝수플립플럽 FE1에 래치되어 있는 제2데이타가 OUT_A로 출력된다.

제4캐리신호 CARRY4의 C4 동안에 제7 및 제8데이타가 제4홀수 및 제4짝수플립플럽에 각각 래치되고, 래치된 데이타는 제4캐리신호 CARRY4의 C14가 발생하기 전까지 지속된다. 그와 동시에 제2홀수플립플럽 FO2에 래치되어 있는 제3데이타가 OUT_A로 출력된다.

제5캐리신호 CARRY5의 C5 동안에 제9 및 제10데이타가 제5홀수 및 제5짝수플립플럽에 각각 래치되고, 래치된 데이타는 제5캐리신호 CARRY5의 C15가 발생하기 전까지 지속된다. 그와 동시에 제2짝수플립플럽 FE2에 래치되어 있는 제4데이타가 OUT_A로 출력된다.

제6캐리신호 CARRY6의 C6 동안에 제11 및 제12데이타가 제1홀수 및 제1짝수플립플럽에 각각 래치되고, 래치된 데이타는 제1캐리신호 CARRY1의 C11가 발생하기 전까지 지속된다. 그와 동시에 제3홀수플립플럽 FO3에 래치되어 있는 제5데이타가 OUT_A로 출력된다.

제7캐리신호 CARRY7의 C7 동안에 제13 및 제14데이타가 제2홀수 및 제2짝수플립플럽에 각각 래치되고, 래치된 데이타는 제2캐리신호 CARRY2의 C12가 발생하기 전까지 지속된다. 그와 동시에 제3짝수플립플럽 FE3에 래치되어 있는 제6데이타가 OUT_A로 출력되며, 또한 제1홀수플립플럽 FO1에 래치되어 있는 제11데이타가 OUT_B로 출력된다.

제8캐리신호 CARRY8의 C8 동안에 제15 및 제16데이타가 제3홀수 및 제3짝수플립플럽에 각각 래치되고, 래치된 데이타는 제3캐리신호 CARRY3의 C13가 발생하기 전까지 지속된다. 그와 동시에 제4짝수플립플럽 FE4에 래치되어 있는 제7데이타가 OUT_A로 출력되며, 또한 제1짝수플립플럽 FE1에 래치되어 있는 제12데이타가 OUT_B로 출력된다.

제9캐리신호 CARRY9의 C9 동안에 제17 및 제18데이타가 제1홀수 및 제1짝수플립플럽에 각각 래치되고, 래치된 데이타는 제9캐리신호 CARRY9의 C19가 발생하기 전까지 지속된다. 그와 동시에 제4짝수플립플럽 FE4에 래치되어 있는 제8데이타가 OUT_A로 출력되며, 또한 제2홀수플립플럽 FO2에 래치되어 있는 제13데이타가 OUT_B로 출력된다.

제10캐리신호 CARRY10의 C10 동안에 제19 및 제20데이타가 제2홀수 및 제2짝수플립플럽에 각각 래치되고, 래치된 데이타는 제10캐리신호 CARRY10의 C20가 발생하기 전까지 지속된다. 그와 동시에 제5홀수플립플럽 FO5에 래치되어 있는 제9데이타가 OUT_A로 출력되며, 또한 제2짝수플립플럽 FE2에 래치되어 있는 제14데이타가 OUT_B로 출력된다.

제1캐리신호 CARRY1의 C11 동안에 제21 및 제22데이타가 제1홀수 및 제1짝수플립플럽에 각각 래치되고, 그와 동시에 제5짝수플립플럽 FE5에 래치되어 있는 제10데이타가 OUT_A로 출력되며, 또한 제3홀수플립플럽 FO3에 래치되어 있는 제15데이타가 OUT_B로 출력된다.

제2캐리신호 CARRY2의 C12 동안에 제23 및 제24데이타가 제2홀수 및 제2짝수추가플립플럽에 각각 래치되고, 그와 동시에 제1홀수플립플럽 FO1에 래치되어 있는 제21데이타가 OUT_A로 출력되며, 또한 제3짝수플립플럽 FE3에 래치되어 있는 제16데이타가 OUT_B로 출력된다.

위와 같은 방법으로 제3도에서 제6도에 도시된 타이밍도를 참조하면 그밖의 사이클에서의 동작관계도 용이하게 파악할 수 있다.

이상에서 설명된 내용을 바탕으로, 플립플럽들에 데이타가 래치되는 동작을 요약하면 다음과 같다.

제1홀수 및 제1짝수플립플럽은 제1 및 제6캐리신호에 의하여 데이타가 래치되고, 제2홀수 및 제2짝수플립플럽은 제2 및 제7캐리신호에 의하여 데이타가 래치되고, 제3홀수 및 제3짝수플립플럽은 제3 및 제8캐리신호에 의하여 데이타가 래치된다. 반면에 제4홀수 및 제4짝수플립플럽은 제4캐리신호에 의하여만 데이타가 래치되고, 제5홀수 및 제5짝수플립플럽은 제5캐리신호에 의하여만 데이타가 래치된다. 그리고 제1홀수 및 제1짝수추가 플립플럽은 제9캐리신호에 의하여만 데이타가 래치되고, 제2홀수 및 제2짝수추가플립플럽은 제10캐리신호에 의하여만 데이타가 래치된다.

그리고 플립플럽에 래치된 데이타가 출력되는 동작을 요약하면 다음과 같다.

OUT_A로 출력되는 제1~제10데이타는 제2~제10, 및 제1캐리신호(C2, C3, ..., C10, C1)에 의하여 차례대로 출력되고, 또한 그 다음에 계속되는 제21~제30, 제41~제50데이타 등도 또한 같다. OUT_B로 출력되는 제11~제20데이타는 제7~제10, 제1~제6캐리신호(C7, C8, C9, C10, C11, C12, ..., C16)에 의하여 차례대로 출력되고, 또한 그 다음에 계속되는 제31~제40, 제51~제60데이타 등도 또한 같다.

이러한 데이타 입출력동작은 소오스드라이브부에 구비된 메모리용량이 더 증가하더라도 그 메모리에 저장되는 데이타의 수가 짝수인 한 동일한 방법으로 적용된다. 예를 들어 출력데이타의 수(N)를 100으로 하는 경우에, 캐리신호를 100개, 짝수플립플럽을 50개, 홀수플립플럽을 50개, 그리고 추가의 플립플럽을 4개 구비하고, 제1~제48홀수 및 제1~제48짝수플립플럽은 상기 실시예에서의 제1~제3홀수 및 제1~제3짝수플립플럽과 동일한 방법으로 동작하고, 제49, 제50홀수 및 제49, 제50짝수플립플럽은 상기 실시예에서의 제4~제5홀수 및 제4~제5짝수플립플럽과 동일한 방법으로 동작하고, 한편 4개의 추가플립플럽은 상기 실시예에서의 제1~제2홀수 및 제1~제2짝수추가플립플럽과 동일한 방법으로 동작한다.

제7a도에서 제7c도는 제1도에 도시된 소스드라이브부(15)의 각 메모리에 저장되는 화소데이타의 개수가 홀수(N=2M+1, 여기서 M은 정수)일 때의 인터페이스부의 상세한 구성을 도시한 도면이다. 제7a도는 데이타래치부의 구성을, 제7b도는 OUT_A출력부의 구성을, 그리고 제7c도는 OUT_B출력부의 구성을 도시한 것이며, 캐리신호발생부의 구성은 도시되지 않았다. 본 실시예에서 그 메모리에 저장되는 화소데이타의 수는 각각 11개이며, 이 경우 M=5이다.

도면에서 IN_A(711)는 PC-SET(11)으로부터 전송된 홀수번째 화소데이타, IN_B(712)는 PC-SET(11)으로부터 전송된 짝수번째 화소데이타, CARRY1~11은 캐리신호발생기에서 발생된 캐리신호들, OUT_A는 N개 단위의 출력데이타 중 홀수번째 출력데이타, 그리고 OUT_B는 N개 단위의 출력데이타 중 짝수번째 출력데이타를 의미한다.

제7a도에 도시된 데이타래치부는 IN_A(711)가 입력되는 6개의 플립플럽 FO1~FO6 (721, 723, 725, 727, 729, 731)과 2개의 플립플럽 FOX1~FOX2 (733, 735), 그리고 IN_B(712)가 입력되는 6개의 플립플럽 FE1~FE6 (722, 724, 726, 728, 730, 732)과 2개의 플립플럽 FEX1~FEX2 (734, 736)으로 구성된다.

여기서, 홀수번째 입력데이타가 입력되는 홀수플립플럽들은 IN_A(711)를 통하여 전송된 (2M+1)개의 홀수데이타 중 제1~제(M-2)번째 데이타 또는 제(M+2)~제(2M-1)번째 데이타가 입력되며, 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, (M-2)개의 래치로 구성된 제1홀수래치부, IN_A(711)를 통하여 전송된 (2M+1)개 단위의 홀수데이타 중 제(M-1), M, (M+1)번째 데이타가 입력되며, 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 3개의 래치로 구성된 제2홀수래치부, 그리고 IN_A(711)를 통하여 전송된 (2M+1)개 단위의 홀수데이타 중 제2M, (2M+1)번째 데이타가 입력되며, 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제3홀수래치부로 나눌 수 있다.

그리고 짝수번째 입력데이타가 입력되는 짝수플립플럽들은 IN_B(712)를 통하여 전송된 (2M+1)개의 짝수데이타 중 제1~제(M-2)번째 데이타 또는 제(M+2)~제(2M-1)번째 데이타가 입력되며, 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, (M-2)개의 래치로 구성된 제1짝수래치부, IN_B(712)를 통하여 전송된 (2M+1)개 단위의 짝수데이타 중 제(M-1), M, (M+1)번째 데이타가 입력되며, 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 3개의 래치로 구성된 제2짝수래치부, 그리고 IN_B(712)를 통하여 전송된 (2M+1)개 단위의 짝수데이타 중 제2M, (2M+1)번째 데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제3짝수래치부로 나눌 수 있다.

본 실시예에서는 N=11, M=5이므로, 제1홀수래치부는 플립플럽 FO1~FO3 (721, 723, 725), 제2홀수래치부는 플립플럽 FO4~FO6 (727, 729, 731), 제3홀수래치부는 플립플럽 FOX1~FOX2 (733, 735), 제1짝수래치부는 플립플럽 FE1~FE3 (722, 724, 726), 제2짝수래치부는 플립플럽 FE4~FE6 (728, 730, 732), 제3짝수래치부는 플립플럽 FEX1~FEX2 (734, 736)으로 구성된다.

제7b도에 도시된 OUT_A출력부는 플립플럽의 출력데이타 및 캐리신호가 입력되는 11개의 AND게이트(761~771), 그리고 AND게이트들(761~771)의 출력신호가 입력되어 OUT_A를 출력하는 OR회로(75)로 구성되며, 소정의 캐리신호에 의하여 제1, 제2홀수래치부, 제1짝수래치부, 및 제2짝수래치부의 FE4(728), FE5(730)으로부터 전송된 (2M+1)개 단위의 데이타,,,,,,,,,및를 드라이브부의 제1메모리로 출력한다.

그리고 제7c도에 도시된 OUT_B출력부는 플립플럽의 출력데이타 및 캐리신호가 입력되는 11개의 AND게이트(781~791), 그리고 AND게이트들(781~791)의 출력신호가 입력되어 OUT_B를 출력하는 OR회로(79)로 구성되며, 소정의 캐리신호에 의하여 제2짝수래치부의 FE6(732), 제1, 제3홀수래치부, 및 제1, 제3짝수래치부로부터 전송된 (2M+1)개 단위의 데이타,,,,,,,,,및를 드라이브부의 제2메모리로 출력한다.

먼저 제7a도를 참조하여, 입력데이타가 캐리신호에 의하여 각 플립플럽에 래치되는 동작에 대하여 설명한다.

제1홀수 및 제1짝수플립플럽 FO1, FE1 (721, 722)은 제1캐리신호 CARRY1 및 제7캐리신호 CARRY7를 논리OR(741)한 신호에 의하여 입력데이타를 래치하고, 제2홀수 및 제2짝수플립플럽 FO2, FE2 (723, 724)은 제2캐리신호 CARRY2 및 제8캐리신호 CARRY8를 논리OR(742)한 신호에 의하여 입력데이타를 래치하고, 제3홀수 및 제2짝수플립플럽 FO3, FE3 (725, 726)은 제3캐리신호 CARRY3 및 제9캐리신호 CARRY9를 논리OR(743)한 신호에 의하여 입력데이타를 래치하고, 제4홀수 및 제4짝수플립플럽 FO4, FE4 (727, 728)은 제4캐리신호 CARRY4에 의하여 입력데이타를 래치하고, 제5홀수 및 제5짝수플립플럽 FO5, FE5 (729, 730)은 제5캐리신호 CARRY5에 의하여 입력데이타를 래치하고, 제6홀수 및 제6짝수플립플럽 FO6,FE6 (731, 732)은 제6캐리신호 CARRY6에 의하여 입력데이타를 래치하고, 제1홀수 및 제1짝수추가플립플럽 FOX1, FEX1 (733, 734)은 제10캐리신호 CARRY10에 의하여 입력데이타를 래치하고, 그리고 제2홀수 및 제2짝수추가플립플럽 FOX2, FEX2 (735, 736)은 제11캐리신호 CARRY11에 의하여 입력데이타를 래치한다.

다음으로 제7b도를 참조하여, 각 플립플럽에 래치된 데이타가 캐리신호에 의하여 OUT_A로 출력되는 동작에 대하여 설명한다.

제1홀수플립플럽 FO1에 래치된 데이타는 제2캐리신호 CARRY2가 HIGH(인에이블상태)인 동안에, 제1짝수플립플럽 FE1에 래치된 데이타는 제3캐리신호 CARRY3가 HIGH인 동안에, 제2홀수플립플럽 FO2에 래치된 데이타는 제4캐리신호 CARRY4가 HIGH인 동안에, 제2짝수플립플럽 FE2에 래치된 데이타는 제5캐리신호 CARRY5가 HIGH인 동안에, 제3홀수플립플럽 FO3에 래치된 데이타는 제6캐리신호 CARRY6가 HIGH인 동안에, 제3짝수플립플럽 FE3에 래치된 데이타는 제7캐리신호 CARRY7가 HIGH인 동안에, 제4홀수플립플럽 FO4에 래치된 데이타는 제8캐리신호 CARRY8가 HIGH인 동안에, 제4짝수플립플럽 FE4에 래치된 데이타는 제9캐리신호 CARRY9가 HIGH인 동안에, 제5홀수플립플럽 FO5에 래치된 데이타는 제10캐리신호 CARRY10가 HIGH인 동안에, 제5짝수플립플럽 FE5에 래치된 데이타는 제11캐리신호 CARRY11가 HIGH인 동안에, 그리고 제6홀수플립플럽 FO6에 래치된 데이타는 제1캐리신호 CARRY1가 HIGH인 동안에 각각 OR회로(75)로 차례대로 출력된다.

즉, OR회로(75)는 캐리신호들 중에 하이로 된 캐리신호에 의하여 선택된 플립플럽의 출력데이타를 상기와 같은 순서에 따라 OUT_A로 출력한다. 따라서 플립플럽에 래치된 데이타~가 캐리신호 CARRY2~CARRY11, CARRY1에 의하여 차례대로 OUT_A로 출력되며, OUT_A로 출력되는 데이타는 제1~제11데이타, 제23~제33데이타 등 11개 단위의 데이타이다.

그 다음으로 제7c도를 참조하여, 각 플립플럽에 래치된 데이타가 캐리신호에 의하여 OUT_B로 출력되는 동작에 대하여 설명한다.

제1홀수플립플럽 FO1에 래치된 데이타는 제8캐리신호 CARRY8가 HIGH인 동안에, 제1짝수플립플럽 FE1에 래치된 데이타는 제9캐리신호 CARRY9가 HIGH인 동안에, 제2홀수플립플럽 FO2에 래치된 데이타는 제10캐리신호 CARRY10가 HIGH인 동안에, 제2짝수플립플럽 FE2에 래치된 데이타는 제11캐리신호 CARRY11가 HIGH인 동안에, 제3홀수플립플럽 FO3에 래치된 데이타는 제1캐리신호 CARRY1가 HIGH인 동안에, 제3짝수플립플럽 FE3에 래치된 데이타는 제2캐리신호 CARRY2가 HIGH인 동안에, 제1홀수추가플립플럽 FOX1에 래치된 데이타는 제3캐리신호 CARRY3가 HIGH인 동안에, 제1짝수추가플립플럽 FEX1에 래치된 데이타는 제4캐리신호 CARRY4가 HIGH인 동안에, 제2홀수추가플립플럽 FOX2에 래치된 데이타은 제5캐리신호 CARRY5가 HIGH인 동안에, 제2짝수추가플립플럽 FEX2에 래치된 데이타은 제6캐리신호 CARRY6가 HIGH인 동안에, 그리고 제6짝수플립플럽 FE6에 래치된 데이타는 제7캐리신호 CARRY7가 HIGH인 동안에, 각각 OR회로(79)로 차례대로 출력된다.

즉, OR회로(79)는 캐리신호들 중에 하이로 된 캐리신호에 의하여 선택된 플립플럽의 데이타를 상기와 같은 순서에 따라 OUT_B로 출력한다. 따라서 플립플럽에 래치된 데이타~,~및가 캐리신호 CARRY8~CARRY11, CARRY1~CARRY7에 의하여 차례대로 OUT_B로 출력되며, OUT_B로 출력되는 데이타는 제12~제22데이타, 제34~제44데이타 등 11개 단위의 데이타이다.

이상에서 살펴본 바와 같이, OUT_A 출력은 제1~제6홀수플립플럽 FO1~FO6 및 제1~제5짝수플립플럽 FE1~FE5에 래치된 데이타에 의하여 형성되며, OUT_B 출력은 제1~제3홀수플립플럽 FO1~FO3, 제1~제3짝수플립플럽 FE1~FE3, 제6짝수플립플럽 FE6 및 제1~제2추가플립플럽 FOX1, FOX2, FEX1, FEX2에 래치된 데이타에 의하여 형성된다.

제8도에서 제11도는 제7도에 도시된 인터페이스부의 동작을 설명하기 위한 타이밍도이다.

제8a도는 메인클럭 MCLK의 파형을, 제8b도는 홀수번째 입력데이타인 IN_A의 파형을, 제8c도는 짝수번째 입력데이타의 IN_B의 파형을 도시한 것이며, 각 입력데이타는 메인클럭의 주기단위로 입력된다.

제9a도에서 제9k도는 캐리신호들 CARRY1~CARRY11의 파형을 도시한 것이다. 제1캐리신호 CARRY1(제9a도)는 메인클럭의 제1하이엣지(high edge)에서 하이로 되고 메인클럭의 제2하이엣지에서 로우가 되며(C1), 다시 메인클럭의 제12하이엣지에서 하이가 되고 메인클럭의 제13하이엣지에서 로우가 되며(C12), 이와 같이 제1캐리신호 CARRY1는 메인클럭의 제1, 12, 23, 34, 45,...번째 하이엣지에서 하이가 되고 메인클럭의 제2, 13, 24, 35, 46,...번째 하이엣지에서 로우가 되는 형태의 신호이다. 제2캐리신호 CARRY2(제9b도)는 메인클럭의 제2, 13, 24, 35,...번째 하이엣지에서 하이가 되고 메인클럭의 제3, 14, 25, 36,...번째 하이엣지에서 로우가 되는 형태의 신호이다. 제3~제11캐리신호(제7c도에서 제7k도)도 위와 같은 방법으로 발생하며, 캐리신호의 번호순서대로 메인클럭의 한 주기 차이로 차례로 하이가 되는 신호이다. 그리고 이들 모든 캐리신호들은 그 주긱가 메인클럭 주기의 11(=N)배의 주기를 가지며, 메인클럭의 한 주기 동안 인에이블상태를 가진다.

제10a도에서 제10p도는 각 사이클별로 플립플럽들 FO1~FO6, FE1~FE6, FOX1~FOX2, FEX1~FEX2에 래치되는 데이타를 도시한 것이다. 도면에 표시된 숫자는 입력데이타의 순번을 나타내며, 입력데이타 위에 표시된 Cx는 입력데이타를 플립플럽에 래치하게 하는 캐리신호의 순번을 나타낸다.

그리고 제11a도는 드라이브부의 제1메모리로 출력되는 데이타를 도시한 도면이며, 제11b도는 드라이브부의 제2메모리로 출력되는 데이타를 도시한 도면이다.

제1홀수플립플럽 FO1은 제1캐리신호 CARRY1의 C1에 의하여 IN_A의 제1데이타를, 제7캐리신호 CARRY7의 C7에 의하여 IN_A의 제13데이타를, 제1캐리신호 CARRY1의 C12에 의하여 IN_A의 제23데이타를, 제7캐리신호 CARRY7의 C18에 의하여 IN_A의 제35데이타를, 그리고 이와 같은 방법으로 제1캐리신호 CARRY1에 의하여 (N*2k+1)번째 데이타를, 제7캐리신호 CARRY7에 의하여 (N*(2k+1)+2)번째 데이타를 래치한다. 여기서 N은 11, M은 5이며, k=0,1,2,3,...이다.

제1짝수플립플럽 FE1은 제1캐리신호 CARRY1의 C1에 의하여 IN_B의 제2데이타를, 제7캐리신호 CARRY7의 C7에 의하여 IN_B의 제14데이타를, 제1캐리신호 CARRY1의 C12에 의하여 IN_B의 제24데이타를, 제7캐리신호 CARRY7의 C18에 의하여 IN_B의 제36데이타를, 그리고 이와 같은 방법으로 제1캐리신호 CARRY1에 의하여 (N*2k+2)번째 데이타를, 제7캐리신호 CARRY7에 의하여 (N*(2k+1)+3)번째 데이타를 래치한다.

제2홀수플립플럽 FO2은 제2캐리신호 CARRY2의 C2에 의하여 IN_A의 제3데이타를, 제8캐리신호 CARRY8의 C8에 의하여 IN_A의 제15데이타를, 제2캐리신호 CARRY2의 C13에 의하여 IN_A의 제25데이타를, 제8캐리신호 CARRY8의 C19에 의하여 IN_A의 제37데이타를, 그리고 이와 같은 방법으로 제2캐리신호 CARRY2에 의하여 (N*2k+3)번째 데이타를, 제8캐리신호 CARRY8에 의하여 (N*(2k+1)+4)번째 데이타를 래치한다.

제2짝수플립플럽 FE2은 제2캐리신호 CARRY2의 C2에 의하여 IN_B의 제4데이타를, 제8캐리신호 CARRY8의 C8에 의하여 IN_B의 제16데이타를, 제2캐리신호 CARRY2의 C13에 의하여 IN_B의 제26데이타를, 제8캐리신호 CARRY8의 C19에 의하여 IN_B의 제38데이타를, 그리고 이와 같은 방법으로 제2캐리신호 CARRY2에 의하여 (N*2k+4)번째 데이타를, 제8캐리신호 CARRY8에 의하여 (N*(2k+1)+5)번째 데이타를 래치한다.

제3홀수플립플럽 FO3은 제3캐리신호 CARRY3의 C3에 의하여 IN_A의 제5데이타를, 제9캐리신호 CARRY9의 C9에 의하여 IN_A의 제17데이타를, 제3캐리신호 CARRY3의 C14에 의하여 IN_A의 제27데이타를, 제9캐리신호 CARRY9의 C20에 의하여 IN_A의 제39데이타를, 그리고 이와 같은 방법으로 제3캐리신호 CARRY3에 의하여 (N*2k+5)번째 데이타를, 제9캐리신호 CARRY9에 의하여 (N*(2k+1)+6)번째 데이타를 래치한다.

제3짝수플립플럽 FE3은 제3캐리신호 CARRY3의 C3에 의하여 IN_B의 제6데이타를, 제9캐리신호 CARRY9의 C9에 의하여 IN_B의 제18데이타를, 제3캐리신호 CARRY3의 C14에 의하여 IN_B의 제28데이타를, 제9캐리신호 CARRY9의 C20에 의하여 IN_B의 제40데이타를, 그리고 이와 같은 방법으로 제3캐리신호 CARRY3에 의하여 (N*2k+6)번째 데이타를, 제9캐리신호 CARRY9에 의하여 (N*(2k+1)+7)번째 데이타를 래치한다.

제4홀수플립플럽 FO4은 제4캐리신호 CARRY4의 C4에 의하여 IN_A의 제7데이타를, 제4캐리신호 CARRY4의 C15에 의하여 IN_A의 제29데이타를, 그리고 이와 같은 방법으로 제4캐리신호 CARRY4에 의하여 (N*2k+7)번째 데이타를 래치한다.

제4짝수플립플럽 FE4은 제4캐리신호 CARRY4의 C4에 의하여 IN_B의 제8데이타를, 제4캐리신호 CARRY4의 C15에 의하여 IN_B의 제30데이타를, 그리고 이와 같은 방법으로 제4캐리신호 CARRY4에 의하여 (N*2k+8)번째 데이타를 래치한다.

제5홀수플립플럽 FO5은 제5캐리신호 CARRY5의 C5에 의하여 IN_A의 제9데이타를, 제5캐리신호 CARRY5의 C16에 의하여 IN_A의 제31데이타를, 그리고 이와 같은 방법으로 제5캐리신호 CARRY5에 의하여 (N*2k+9)번째 데이타를 래치한다.

제5짝수플립플럽 FE5은 제5캐리신호 CARRY5의 C5에 의하여 IN_B의 제10데이타를, 제5캐리신호 CARRY5의 C16에 의하여 IN_B의 제32데이타를, 그리고 이와 같은 방법으로 제5캐리신호 CARRY5에 의하여 (N*2k+10)번째 데이타를 래치한다.

제6홀수플립플럽 FO6은 제6캐리신호 CARRY6의 C6에 의하여 IN_A의 제11데이타를, 제6캐리신호 CARRY6의 C17에 의하여 IN_A의 제33데이타를, 그리고 이와 같은 방법으로 제6캐리신호 CARRY6에 의하여 (N*2k+11 = N*2k+N = N*(2k+1))번째 데이타를 래치한다.

제6짝수플립플럽 FE6은 제6캐리신호 CARRY6의 C6에 의하여 IN_B의 제12데이타를, 제6캐리신호 CARRY6의 C17에 의하여 IN_B의 제34데이타를, 그리고 이와 같은 방법으로 제6캐리신호 CARRY6에 의하여 (N*2k+12 = N*2k+N+1 = N*(2k+1+1))번째 데이타를 래치한다.

제1홀수추가플립플럽 FOX1은 제10캐리신호 CARRY10의 C10에 의하여 IN_A의 제19데이타를, 제10캐리신호 CARRY10의 C21에 의하여 IN_A의 제41데이타를, 그리고 이와 같은 방법으로 제10캐리신호 CARRY10에 의하여 (N*(2k+1)+8 = N*(2k+1)+N-3 = N*(2k+2)-3)번째 데이타를 래치한다.

제1짝수추가플립플럽 FEX1은 제10캐리신호 CARRY10의 C10에 의하여 IN_B의 제20데이타를, 제10캐리신호 CARRY10의 C21에 의하여 IN_B의 제42데이타를, 그리고 이와 같은 방법으로 제10캐리신호 CARRY10에 의하여 (N*(2k+1)+9 = N*(2k+1)+N-2 = N*(2k+2)-2)번째 데이타를 래치한다.

제2홀수추가플립플럽 FOX2은 제11캐리신호 CARRY11의 C11에 의하여 IN_A의 제21데이타를, 제11캐리신호 CARRY11의 C22에 의하여 IN_A의 제43데이타를, 그리고 이와 같은 방법으로 제11캐리신호 CARRY11에 의하여 (N*(2k+1)+10 = N*(2k+1)+N-1 = N*(2k+2)-1)번째 데이타를 래치한다.

제2짝수추가플립플럽 FEX2은 제11캐리신호 CARRY11의 C11에 의하여 IN_B의 제22데이타를, 제11캐리신호 CARRY11의 C22에 의하여 IN_B의 제44데이타를, 그리고 이와 같은 방법으로 제11캐리신호 CARRY11에 의하여 (N*(2k+1)+11 = N*(2k+1)+N = N*(2k+2))번째 데이타를 래치한다.

위와 같은 각 플립플럽에서의 데이타 래치 동작은 메인클럭의 22주기(C1~C22) 단위로 44개 단위의 입력데이타에 대하여 반복 수행된다.

OUT_A는 첫 번째 11개의 데이타를, 그 다음으로 11개의 데이타를 건너띄어 제23번째 데이타부터 11개의 데이타를 차례대로 출력하며, OUT_B는 제12번째 데이타부터 11개의 데이타를, 그 다음으로 11개의 데이타를 건너띄어 제34번째 데이타부터 11개의 데이타를 차례대로 출력하며, 이들 OUT_A와 OUT_B로 출력되는 데이타는 메인클럭의 처음 몇 사이클을 제외하고는 동시에 형성된다.

OUT_A로 출력되는 제1~제11데이타는 제1~제6홀수플립플럽 및 제1~제5짝수플립플럽에 래치된 데이타에 의하여 형성되며, 이들 데이타가 캐리신호에 의하여 어떻게 제어되어 데이타순으로 정렬되어 순차적으로 출력되는지를 살펴본다.

제5홀수플립플럽 FO5에 래치된 제9데이타는 제10캐리신호 CARRY10의 C10에 의하여 출력되고, 제5짝수플립플럽 FE5에 래치된 제10데이타는 제11캐리신호 CARRY11의 C11에 의하여 출력된다.

그 다음으로 OUT_B에 제12~제22데이타는 제6짝수플립플럽, 제1~제3홀수플립플럽, 제1, 제2홀수추가플립플럽, 및 제1, 제2짝수추가플립플럽에 래치된 데이타에 의하여 형성되며, 이들 데이타가 캐리신호에 의하여 어떻게 제어되어 데이타순으로 정렬되어 순차적으로 출력되는지를 살펴본다.

제6짝수플립플럽 FE6에 래치된 제12데이타는 제8캐리신호 CARRY8의 C8에 의하여 출력된다.

제1홀수플립플럽 FO1에 래치된 제13데이타는 제9캐리신호 CARRY9의 C9에 의하여 출력되고, 제1짝수플립플럽 FE1에 래치된 제14데이타는 제10캐리신호 CARRY10의 C10에 의하여 출력된다.

제2홀수플립플럽 FO2에 래치된 제15데이타는 제11캐리신호 CARRY11의 C11에 의하여 출력되고, 제2짝수플립플럽 FE2에 래치된 제16데이타는 제1캐리신호 CARRY1의 C1에 의하여 출력된다.

제3홀수플립플럽 FO3에 래치된 제17데이타는 제2캐리신호 CARRY2의 C13에 의하여 출력되고, 제3짝수플립플럽 FE3에 래치된 제18데이타는 제3캐리신호 CARRY3의 C14에 의하여 출력된다.

제1홀수추가플립플럽 FOX1에 래치된 제19데이타는 제4캐리신호 CARRY4의 C15에 의하여 출력되고, 제1짝수추가플립플럽 FEX1에 래치된 제20데이타는 제5캐리신호 CARRY5의 C16에 의하여 출력된다.

제2홀수추가플립플럽 FOX2에 래치된 제21데이타는 제6캐리신호 CARRY6의 C17에 의하여 출력되고, 제2짝수추가플립플럽 FEX2에 래치된 제22데이타는 제7캐리신호 CARRY7의 C18에 의하여 출력된다.

제1캐리신호 CARRY1의 C1 동안에 제1 및 제2데이타가 제1홀수 및 제1짝수플립플럽에 각각 래치되고, 래치된 데이타는 제7캐리신호 CARRY7의 C7가 발생하기 전까지 지속된다.

제2캐리신호 CARRY2의 C2 동안에 제3 및 제4데이타가 제2홀수 및 제2짝수플립플럽에 각각 래치되고, 래치된 데이타는 제8캐리신호 CARRY8의 C8가 발생하기 전까지 지속된다. 그와 동시에 제1홀수플립플럽 FO1에 래치되어 있는 제1데이타가 OUT_A로 출력된다.

제3캐리신호 CARRY3의 C3 동안에 제5 및 제6데이타가 제3홀수 및 제3짝수플립플럽에 각각 래치되고, 래치된 데이타는 제9캐리신호 CARRY9의 C9가 발생하기 전까지 지속된다. 그와 동시에 제1짝수플립플럽 FE1에 래치되어 있는 제2데이타가 OUT_A로 출력된다.

제4캐리신호 CARRY4의 C4 동안에 제7 및 제8데이타가 제4홀수 및 제4짝수플립플럽에 각각 래치되고, 래치된 데이타는 제4캐리신호 CARRY4의 C15가 발생하기 전까지 지속된다. 그와 동시에 제2홀수플립플럽 FO2에 래치되어 있는 제3데이타가 OUT_A로 출력된다.

제5캐리신호 CARRY5의 C5 동안에 제9 및 제10데이타가 제5홀수 및 제5짝수플립플럽에 각각 래치되고, 래치된 데이타는 제5캐리신호 CARRY5의 C16가 발생하기 전까지 지속된다. 그와 동시에 제2짝수플립플럽 FE2에 래치되어 있는 제4데이타가 OUT_A로 출력된다.

제6캐리신호 CARRY6의 C6 동안에 제11 및 제12데이타가 제6홀수 및 제6짝수플립플럽에 각각 래치되고, 래치된 데이타는 제6캐리신호 CARRY6의 C17가 발생하기 전까지 지속된다. 그와 동시에 제3홀수플립플럽 FO3에 래치되어 있는 제5데이타가 OUT_A로 출력된다.

제7캐리신호 CARRY7의 C7 동안에 제13 및 제14데이타가 제1홀수 및 제2짝수플립플럽에 각각 래치되고, 래치된 데이타는 제1캐리신호 CARRY1의 C12가 발생하기 전까지 지속된다. 그와 동시에 제3짝수플립플럽 FE3에 래치되어 있는 제6데이타가 OUT_A로 출력된다.

제8캐리신호 CARRY8의 C8 동안에 제15 및 제16데이타가 제2홀수 및 제2짝수플립플럽에 각각 래치되고, 래치된 데이타는 제2캐리신호 CARRY2의 C13가 발생하기 전까지 지속된다. 그와 동시에 제4홀수플립플럽 FO4에 래치되어 있는 제7데이타가 OUT_A로 출력되며, 또한 제6짝수플립플럽 FO6에 래치되어 있는 제12데이타가 OUT_B로 출력된다.

제9캐리신호 CARRY9의 C9 동안에 제17 및 제18데이타가 제3홀수 및 제3짝수플립플럽에 각각 래치되고, 래치된 데이타는 제3캐리신호 CARRY3의 C14가 발생하기 전까지 지속된다. 그와 동시에 제4짝수플립플럽 FE4에 래치되어 있는 제8데이타가 OUT_A로 출력되며, 또한 제1홀수플립플럽 FO1에 래치되어 있는 제13데이타가 OUT_B로 출력된다.

제10캐리신호 CARRY10의 C10 동안에 제19 및 제20데이타가 제1홀수 및 제1짝수추가플립플럽에 각각 래치되고, 래치된 데이타는 제10캐리신호 CARRY10의 C21가 발생하기 전까지 지속된다. 그와 동시에 제5홀수플립플럽 FO5에 래치되어 있는 제9데이타가 OUT_A로 출력되며, 또한 제1짝수플립플럽 FE1에 래치되어 있는 제14데이타가 OUT_B로 출력된다.

제11캐리신호 CARRY11의 C11 동안에 제21 및 제22데이타가 제2홀수 및 제2짝수플립플럽에 각각 래치되고, 그와 동시에 제5짝수플립플럽 FE5에 래치되어 있는 제10데이타가 OUT_A로 출력되며, 또한 제2홀수플립플럽 FO2에 래치되어 있는 제15데이타가 OUT_B로 출력된다.

제1캐리신호 CARRY1의 C12 동안에 제23 및 제24데이타가 제1홀수 및 제1짝수플립플럽에 각각 래치되고, 그와 동시에 제6홀수플립플럽 FO6에 래치되어 있는 제11데이타가 OUT_A로 출력되며, 또한 제2짝수플립플럽 FE2에 래치되어 있는 제16데이타가 OUT_B로 출력된다.

제2캐리신호 CARRY2의 C13 동안에 제25 및 제26데이타가 제2홀수 및 제2짝수플립플럽에 각각 래치되고, 그와 동시에 제1홀수플립플럽 FO1에 래치되어 있는 제23데이타가 OUT_A로 출력되며, 또한 제3홀수플립플럽 FO3에 래치되어 있는 제17데이타가 OUT_B로 출력된다.

위와 같은 방법으로 제8도에서 제11도에 도시된 타이밍도를 참조하면 그밖의 사이클에서의 동작관계도 용이하게 파악할 수 있다.

제1홀수 및 제1짝수플립플럽은 제1 및 제7캐리신호에 의하여 데이타가 래치되고, 제2홀수 및 제2짝수플립플럽은 제2 및 제8캐리신호에 의하여 데이타가 래치되고, 제3홀수 및 제3짝수플립플럽은 제3 및 제9캐리신호에 의하여 데이타가 래치된다. 반면에 제4홀수 및 제4짝수플립플럽은 제4캐리신호에 의하여만 데이타가 래치되고, 제5홀수 및 제5짝수플립플럽은 제5캐리신호에 의하여만 데이타가 래치되고, 제6홀수 및 제6짝수플립플럽은 제6캐리신호에 의하여만 데이타가 래치된다. 그리고 제1홀수 및 제1짝수추가플립플럽은 제10캐리신호에 의하여만 데이타가 래치되고, 제2홀수 및 제2짝수추가플립플럽은 제11캐리신호에 의하여만 데이타가 래치된다.

OUT_A로 출력되는 제1~제11데이타는 제2~제11, 및 제1캐리신호(C2, C3, .., C11, C1)에 의하여 차례대로 출력되고, 또한 그 다음에 계속되는 제23~제33, 제45~제55데이타 등도 또한 같다. OUT_B로 출력되는 제12~제22데이타는 제8~제11, 제1~제7캐리신호(C8, .., C11, C12, .., C18)에 의하여 차례대로 출력되고, 또한 그 다음에 계속되는 제34~제44, 제56~제66데이타 등도 또한 같다.

이러한 데이타 입출력동작은 소오스드라이브부에 구비된 메모리용량이 더 증가하더라도 그 메모리에 저장되는 데이타의 수가 홀수인 한 동일한 방법으로 적용된다. 예를 들어 출력데이타의 수를 101으로 하는 경우에, 캐리신호를 101개, 짝수플립플럽을 51개, 홀수플립플럽을 51개, 그리고 추가의 플립플럽을 4개 구비하고, 제1~제48홀수 및 제1~제48짝수플립플럽은 상기 실시예에서의 제1~제3홀수 및 제1~제3짝수플립플럽과 동일한 방법으로 동작하고, 제49~제51홀수 및 제49~제51짝수플립플럽은 상기 실시예에서의 제4~제6홀수 및 제4~제6짝수플립플럽과 동일한 방법으로 동작하고, 한편 4개의 추가플립플럽은 상기 실시예에서의 제1~제2홀수 및 제1~제2짝수추가플립플럽과 동일한 방법으로 동작한다.

제12a도에서 제12e도는 제1도에 도시된 소스드라이브부(15)의 각 메모리에 저장되는 화소데이타의 개수(N)가 103개인 경우의 인터페이스부의 입출력동작을 설명하기 위한 타이밍도이다. 제12a도는 메인클럭 MCLK의 파형을, 제12b도는 홀수번째 입력데이타인 IN_A의 파형을, 제12c도는 짝수번째 입력데이타인 IN_B의 파형을, 제12d도는 드라이브부의 제1메모리로 출력되는 데이타를, 그리고 제12e도는 드라이브부의 제2메모리로 출력되는 데이타를 도시한 도면이다.

본 발명에 의하면, XGA모드의 LCD구동용 인터페이스 집적회로에서 데이타 래치시 EMI발생에 큰 영향을 미치는 메인클럭 대신에 그 주파수보다 더 낮은 주파수를 가진 캐리신호를 사용함으로써 EMI의 발생을 감소시키는 효과가 있으며, 또한 회로 구성에 있어서 쉬프트레지스터 방식에서 보다 사용된 플립플럽의 개수가 더 적어짐으로 인하여 전체 전력소모를 줄일 수 있다.

본 발명은 상기의 실시예에 한정되지 않으며, 많은 변형들이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims

XGA그래픽모드에서 화소데이타를 디스플레이수단에 표시하기 위한 XGA그래픽시스템에 있어서, XGA그래픽모드에 따른 동기신호 및 메인클럭을 발생하고, 디스플레이수단에 표시할 화소데이타를 짝수번째 데이타와 홀수번째 데이타로 나누어 전송하는 그래픽데이타발생수단; 소정 개수(N개)의 화소데이타를 저장하기 위한 두 개의 저장수단을 구비하고, 저장수단에 저장된 화소데이타에 따라 상기 디스플레이수단을 구동하기 위한 드라이브수단; 및 상기 그래픽데이타발생수단과 상기 드라이브수단을 인터페이스하기 위하여, 상기 메인클럭을 2분주한 제어신호에 따라 상기 드라이브수단의 저장수단에 저장될 화소데이타의 개수(N개) 단위로 상기 짝수번째 데이타와 상기 홀수번째 데이타를 데이타순으로 차례대로 화소데이타를 정렬하고, 데이타순으로 정렬된 N개 단위의 출력데이타를 상기 드라이브수단에 있는 두 개의 저장수단으로 번갈아 출력하기 위한 인터페이스수단을 포함함을 특징으로 하는 XGA그래픽시스템.
제1항에 있어서, 상기 인터페이스수단은 상기 메인클럭 주기의 N배의 주기를 가지고, 상기 메인클럭의 한 주기와 같은 기간 동안 인에이블상태를 가진 캐리신호를 N개만큼 발생시키며, 상기 N개 캐리신호는 메인클럭주기 단위만큼 차례로 지연된 신호를 발생하는 캐리신호발생수단; 적어도 N개보다 많은 래치를 구비하고, 상기 캐리신호에 따라 상기 짝수번째 데이타와 상기 홀수번째 데이타를 각각 다른 래치에 저장하는 데이타래치수단; 상기 캐리신호에 따라 상기 데이타래치수단으로부터 데이타순으로 차례대로 정렬된 N개 단위의 출력데이타 중 홀수번째 출력데이타를 출력하기 위한 제1출력수단; 및 상기 캐리신호에 따라 상기 데이타래치수단으로부터 데이타순으로 차례대로 정렬된 N개 단위의 출력데이타 중 짝수번째 출력데이타를 출력하기 위한 제2출력수단을 포함함을 특징으로 하는 XGA그래픽시스템.
XGA그래픽모드에서 화소데이타를 디스플레이수단에 표시하기 위한 XGA그래픽시스템에 있어서, XGA그래픽모드에 따른 동기신호 및 메인클럭을 발생하고, 디스플레이수단에 표시할 화소데이타를 짝수번째 데이타와 홀수번째 데이타로 나누어 전송하는 그래픽데이타발생수단; 소정의 짝수개(2M개, 여기서 M은 정수)의 화소데이타를 저장하기 위한 두 개의 저장수단을 구비하고, 저장수단에 저장된 화소데이타에 따라 상기 디스플레이수단을 구동하기 위한 드라이브수단; 메인클럭 주기의 2M배의 주기를 가지고, 메인클럭의 한 주기와 같은 기간 동안 인에이블상태를 가진 캐리신호를 2M개만큼 발생시키며, 상기 2M개 캐리신호는 메인클럭주기 단위만큼 차례로 지연된 신호를 발생하는 캐리신호발생수단; 상기 그래픽데이타발생수단으로부터 전송된 M개 단위의 홀수데이타 중 제1~제(M-2)번째 데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, (M-2)개의 래치로 구성된 제1홀수래치수단; 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 홀수데이타 중 제(M-1) 및 제M데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제2홀수래치수단; 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 홀수데이타 중 제(2M-1) 및 제2M데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제3홀수래치수단; 상기 그래픽데이타발생수단으로부터 전송된 M개 단위의 짝수데이타 중 제1~제(M-2)번째 데이타가 각각 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, (M-2)개의 래치로 구성된 제1짝수래치수단; 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 짝수데이타 중 제(M-1) 및 제M데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제2짝수래치수단; 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 홀수데이타 중 제(2M-1) 및 제2M데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제3짝수래치수단; 상기 캐리신호에 의하여 상기 제1, 제2홀수래치수단 및 상기 제1, 제2짝수래치수단으로부터 2M개 단위의 데이타를 상기 드라이브수단의 제1저장수단으로 출력하기 위한 제1출력수단; 및 상기 캐리신호에 의하여 상기 제1, 제3홀수래치수단 및 상기 제1, 제3짝수래치수단으로부터 2M개 단위의 데이타를 상기 드라이브수단의 제2저장수단으로 출력하기 위한 제2출력수단을 포함함을 특징으로 하는 XGA그래픽시스템.
제3항에 있어서, 상기 제1홀수래치수단에서 (M-2)개의 래치 중 제K번째 래치는 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 홀수데이타 중 제K번째 데이타를 제K캐리신호에 의하여 래치하고, 래치된 데이타를 제2K캐리신호에 의하여 제1출력수단으로 출력하고, 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 홀수데이타 중 제(M+K)데이타를 제(M+K)캐리신호에 의하여 래치하고, 래치된 데이타를 제(M+2K)캐리신호에 의하여 제2출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.
제3항에 있어서, 상기 제1짝수래치수단에서 (M-2)개의 래치 중 제K번째 래치는 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 짝수데이타 중 제K번째 데이타를 제K캐리신호에 의하여 래치하고, 래치된 데이타를 제(2K+1)캐리신호에 의하여 제1출력수단으로 출력하고, 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 짝수데이타 중 제(M+K)번째 데이타를 제(M+K)캐리신호에 의하여 래치하고, 래치된 데이타를 제(M+2K+1)캐리신호에 의하여 제2출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.
제3항에 있어서, 상기 제2홀수래치수단에서 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 홀수데이타 중 제(M-1)번째 데이타를 제(M-1)캐리신호에 의하여 래치하고, 래치된 데이타를 제2(M-1)캐리신호에 의하여 제1출력수단으로 출력하고, 다른 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 홀수데이타 중 제M번째 데이타를 제M캐리신호에 의하여 래치하고, 래치된 데이타를 제2M캐리신호에 의하여 제1출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.
제3항에 있어서, 상기 제2짝수래치수단에서 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 짝수데이타 중 제(M-1)번째 데이타를 제(M-1)캐리신호에 의하여 래치하고, 래치된 데이타를 제(2M-1)캐리신호에 의하여 제1출력수단으로 출력하고, 다른 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 짝수데이타 중 제M번째 데이타를 제M캐리신호에 의하여 래치하고, 래치된 데이타를 제1캐리신호에 의하여 제1출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.
제3항에 있어서, 상기 제3홀수래치수단에서 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 홀수데이타 중 제(2M-1)번째 데이타를 제(2M-1)캐리신호에 의하여 래치하고, 래치된 데이타를 제3캐리신호에 의하여 제2출력수단으로 출력하고, 다른 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 홀수데이타 중 제2M번째 데이타를 제2M캐리신호에 의하여 래치하고, 래치된 데이타를 제5캐리신호에 의하여 제2출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.
제3항에 있어서, 상기 제3짝수래치수단에서 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 짝수데이타 중 제(2M-1)번째 데이타를 제(2M-1)캐리신호에 의하여 래치하고, 래치된 데이타를 제4캐리신호에 의하여 제2출력수단으로 출력하고, 다른 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 2M개 단위의 짝수데이타 중 제2M번째 데이타를 제2M캐리신호에 의하여 래치하고, 래치된 데이타를 제6캐리신호에 의하여 제2출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.
XGA그래픽모드에서 화소데이타를 디스플레이수단에 표시하기 위한 XGA그래픽시스템에 있어서, XGA그래픽모드에 따른 동기신호 및 메인클럭을 발생하고, 디스플레이수단에 표시할 화소데이타를 짝수번째 데이타와 홀수번째 데이타로 나누어 전송하는 그래픽데이타발생수단; 소정의 홀수개(2M+1개, 여기서 M은 정수)의 화소데이타를 저장하기 위한 두 개의 저장수단을 구비하고, 저장수단에 저장된 화소데이타에 따라 상기 디스플레이수단을 구동하기 위한 드라이브수단; 메인클럭 주기의 (2M+1)배의 주기를 가지고, 메인클럭의 한 주기와 같은 기간 동안 인에이블상태를 가진 캐리신호를 (2M+1)개만큼 발생시키며, 상기 (2M+1)개 캐리신호는 메인클럭주기 단위만큼 차례로 지연된 신호를 발생하는 캐리신호발생수단; 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개의 홀수데이타 중 제1~제(M-2)번째 데이타 또는 제(M+2)~제(2M-1)번째 데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, (M-2)개의 래치로 구성된 제1홀수래치수단; 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 홀수데이타 중 제(M-1), M, (M+1)번째 데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 3개의 래치로 구성된 제2홀수래치수단; 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 홀수데이타 중 제2M, (2M+1)번째 데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제3홀수래치수단; 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개의 짝수데이타 중 제1~제(M-2)번째 데이타 또는 제(M+2)~제(2M-1)번째 데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, (M-2)개의 래치로 구성된 제1짝수래치수단; 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 짝수데이타 중 제(M-1), M, (M+1)번째 데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 3개의 래치로 구성된 제2짝수래치수단; 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 짝수데이타 중 제2M, (2M+1)번째 데이타가 입력되며, 상기 캐리신호에 의하여 데이타를 래치하고 출력하기 위한, 2개의 래치로 구성된 제3짝수래치수단; 상기 캐리신호에 의하여 상기 제1, 제2홀수래치수단, 상기 제1짝수래치수단, 및 상기 제2짝수래치수단의 제1,2래치로부터 (2M+1)개 단위의 데이타를 상기 드라이브수단의 제1저장수단으로 출력하기 위한 제1출력수단; 및 상기 캐리신호에 의하여 상기 제2짝수래치수단의 제3래치, 상기 제1, 제3홀수래치수단, 및 상기 제1, 제3짝수래치수단으로부터 (2M+1)개 단위의 데이타를 상기 드라이브수단의 제2저장수단으로 출력하기 위한 제2출력수단을 포함함을 특징으로 하는 XGA그래픽시스템.
제10항에 있어서, 상기 제1홀수래치수단에서 (M-2)개의 래치 중 제K번째 래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 홀수데이타 중 제K번째 데이타를 제K캐리신호에 의하여 래치하고, 래치된 데이타를 제2K캐리신호에 의하여 제1출력수단으로 출력하고, 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 홀수데이타 중 제(M+K+1)데이타를 제(M+K+1)캐리신호에 의하여 래치하고, 래치된 데이타를 제(M+2(K+1))캐리신호에 의하여 제2출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.
제10항에 있어서, 상기 제1짝수래치수단에서 (M-2)개의 래치 중 제K번째 래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 짝수데이타 중 제K번째 데이타를 제K캐리신호에 의하여 래치하고, 래치된 데이타를 제(2K+1)캐리신호에 의하여 제1출력수단으로 출력하고, 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 짝수데이타 중 제(M+K+1)데이타를 제(M+K+1)캐리신호에 의하여 래치하고, 래치된 데이타를 제(M+2(K+1)+1)캐리신호에 의하여 제2출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.
제10항에 있어서, 상기 제2홀수래치수단에서 제1래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 홀수데이타 중 제(M-1)번째 데이타를 제(M-1)캐리신호에 의하여 래치하고, 래치된 데이타를 제(2M-2)캐리신호에 의하여 제1출력수단으로 출력하고, 제2래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 홀수데이타 중 제M번째 데이타를 제M캐리신호에 의하여 래치하고, 래치된 데이타를 제2M캐리신호에 의하여 제1출력수단으로 출력하고, 그리고 제3래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 홀수데이타 중 제(M+1)번째 데이타를 제(M+1)캐리신호에 의하여 래치하고, 래치된 데이타를 제1캐리신호에 의하여 제1출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.
제10항에 있어서, 상기 제2짝수래치수단에서 제1래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 짝수데이타 중 제(M-1)번째 데이타를 제(M-1)캐리신호에 의하여 래치하고, 래치된 데이타를 제(2M-1)캐리신호에 의하여 제1출력수단으로 출력하고, 제2래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 짝수데이타 중 제M번째 데이타를 제M캐리신호에 의하여 래치하고, 래치된 데이타를 제(2M+1)캐리신호에 의하여 제1출력수단으로 출력하고, 그리고 제3래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 짝수데이타 중 제(M+1)번째 데이타를 제(M+1)캐리신호에 의하여 래치하고, 래치된 데이타를 제(2M-2)캐리신호에 의하여 제2출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.
제10항에 있어서, 상기 제3홀수래치수단에서 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 홀수데이타 중 제2M번째 데이타를 제2M캐리신호에 의하여 래치하고, 래치된 데이타를 제4캐리신호에 의하여 제2출력수단으로 출력하고, 다른 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 홀수데이타 중 제(2M+1)번째 데이타를 제(2M+1)캐리신호에 의하여 래치하고, 래치된 데이타를 제6캐리신호에 의하여 제2출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.
제10항에 있어서, 상기 제3짝수래치수단은 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 짝수데이타 중 제2M번째 데이타를 제2M캐리신호에 의하여 래치하고, 래치된 데이타를 제5캐리신호에 의하여 제2출력수단으로 출력하고, 다른 하나의 래치는 상기 그래픽데이타발생수단으로부터 전송된 (2M+1)개 단위의 짝수데이타 중 제(2M+1)번째 데이타를 제(2M+1)캐리신호에 의하여 래치하고, 래치된 데이타를 제7캐리신호에 의하여 제2출력수단으로 출력함을 특징으로 하는 XGA그래픽시스템.